CN105469754A - 降低馈通电压的goa电路 - Google Patents

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Abstract

本发明提供一种降低馈通电压的GOA电路，在下拉输出单元(400)中增设第十一薄膜晶体管(T11)及与第十一薄膜晶体管(T11)串联的第一电阻(R1)，在GOA电路的输出过程中，通过增设的输出控制信号(CKF)导通第十一薄膜晶体管(T11)，利用第一电阻(R1)的分压作用，使得输出端(G(n))输出的信号波形多产生一个下降沿，即输出端(G(n))输出的信号波形具有两个下降沿，能够减小像素内TFT的栅极关闭前后的电压差，从而降低馈通电压，提升液晶面板的显示均一性。

Description

降低馈通电压的GOA电路
技术领域
本发明涉及显示技术领域，尤其涉及一种降低馈通电压的GOA电路。
背景技术
液晶显示器(LiquidCrystalDisplay，LCD)具有机身薄、省电、无辐射等众多优点，得到了广泛的应用。如：液晶电视、移动电话、个人数字助理(PDA)、数字相机、计算机屏幕或笔记本电脑屏幕等，在平板显示领域中占主导地位。
GOA技术(GateDriveronArray)即阵列基板行驱动技术，是运用液晶显示面板的原有阵列制程将水平扫描线的驱动电路制作在显示区周围的基板上，使之能替代外接集成电路板(IntegratedCircuit，IC)来完成水平扫描线的驱动。GOA技术能减少外接IC的焊接(bonding)工序，有机会提升产能并降低产品成本，而且可以使液晶显示面板更适合制作窄边框或无边框的显示产品。
图1所示为现有的一种常见的GOA电路，包括级联的多个GOA单元。设n为正整数，第n级GOA单元包括：第一薄膜晶体管T1，所述第一薄膜晶体管T1的栅极电性连接于正向扫描控制信号U2D，源极电性连接于上一级第n-1级GOA单元的输出端G(n-1)，漏极电性连接于第三薄膜晶体管T3的源极；第二薄膜晶体管T2，所述第二薄膜晶体管T2的栅极电性连接于反向扫描控制信号D2U，源极电性连接于下一级第n+1级GOA单元的输出端G(n+1)，漏极电性连接于第三薄膜晶体管T3的源极；第三薄膜晶体管T3，所述第三薄膜晶体管T3的栅极电性连接于第1条时钟信号CK(1)，漏极电性连接于第四薄膜晶体管T4的栅极；第四薄膜晶体管T4，所述第四薄膜晶体管T4的栅极电性连接于第七薄膜晶体管T7的源极，漏极电性连接于第二节点P(n)，源极电性连接于第1条时钟信号CK(1)；第五薄膜晶体管T5，所述第五薄膜晶体管T5的栅极电性连接于第1条时钟信号CK(1)，漏极电性连接于第二节点P(n)，源极电性连接于恒压高电位VGH；第六薄膜晶体管T6，所述第六薄膜晶体管T6的栅极电性连接于第二节点P(n)，源极电性连接于第七薄膜晶体管T7的漏极，漏极电性连接于恒压低电位VGL；第七薄膜晶体管T7，所述第七薄膜晶体管T7的栅极电性连接于第2条时钟信号CK(2)，源极电性连接于第八薄膜晶体管T8的源极；第八薄膜晶体管T8，所述第八薄膜晶体管T8的栅极电性连接于恒压高电位VGH，漏极电性连接于第一节点Q(n)；第九薄膜晶体管T9，所述第九薄膜晶体管T9的栅极电性连接于第一节点Q(n)，源极电性连接于第2条时钟信号CK(2)，漏极电性连接于输出端G(n)；第十薄膜晶体管T10，所述第十薄膜晶体管T10的栅极电性连接于第二节点P(n)，漏极电性连接于输出端G(n)，源极电性连接于恒压低电位VGL；第一电容C1，所述第一电容C1的一端电性连接于第一节点Q(n)，另一端电性连接于输出端G(n)；第二电容C2，所述第二电容C2的一端电性连接于第二节点P(n)，另一端电性连接于恒压低电位VGL。
进一步地，所述第一薄膜晶体管T1与第二薄膜晶体管T2组成GOA电路的正反向扫描控制单元100；第九薄膜晶体管T9与第一电容C1组成GOA电路的上拉输出单元200，用于将第二条时钟信号CK(2)的高电位输出至输出端G(n)，所述第二条时钟信号CK(2)的高电位与恒压高电位VGH相等；第六、第七、及第八薄膜晶体管T6、T7、T8组成GOA电路的第一节点下拉单元300；第四薄膜晶体管T4、第五薄膜晶体管T5、第十薄膜晶体管T10、及第二电容C2组成GOA电路的下拉输出单元400，用于使输出端G(n)输出与恒压低电位VGL相等的低电位。结合图2，上述GOA电路的输出端G(n)输出的信号(如图2中G(1)-G(4)所示)为只有一个下降沿的脉冲信号，即从恒压高电位VGH直接降低至恒压低电位VGL。
通常液晶显示器中，每个像素电性连接一个薄膜晶体管(TFT)，薄膜晶体管的栅极(Gate)连接至水平扫描线，漏极(Drain)连接至垂直方向的数据线，源极(Source)则连接至像素电极。在水平扫描线上施加足够的电压，会使得电性连接至该条水平扫描线上的所有TFT打开，从而数据线上的信号电压能够写入像素，控制不同液晶的透光度从而达到控制色彩与亮度的效果。在给像素充电后，TFT的栅极关闭，在TFT的栅极关闭的瞬间会因为栅极与漏极的电容耦合发生馈通(Feedthrough)现象，导致像素中充入的电压与数据线上的电压有差异，TFT的栅极关闭前后的电压差越大引发的馈通电压越大，虽然可以调整公共电极电压来补偿这个差异，但是在制程出现偏差时，馈通电压越大，制程偏差导致的公共电压不均就会越明显，所以降低像素充电时的馈通电压对提升液晶面板的显示均一性有很大意义。目前，部分用于栅极驱动的外接集成电路(GateIC)能够输出具有两个下降沿的输出信号波形，以降低馈通电压，但对于GOA电路并不适用。上述如图1所示的现有的GOA电路，只能输出具有一个下降沿的输出信号，TFT的栅极关闭前后由恒压高电位VGH直接降低至恒压低电位VGL，不能降低像素充电时的馈通电压，不利于提升液晶面板的显示均一性。
发明内容
本发明的目的在于提供一种降低馈通电压的GOA电路，该GOA电路的输出端能够输出具有两个下降沿的波形信号，从而降低馈通电压，提升液晶面板的显示均一性。
为实现上述目的，本发明提供了一种降低馈通电压的GOA电路，包括级联的多个GOA单元，每一级GOA单元均包括：正反向扫描控制单元、上拉输出单元、第一节点下拉单元、下拉输出单元、及第三薄膜晶体管；
设n为正整数，除第一级与最后一级GOA单元以外，在第n级GOA单元中：
所述正反向扫描控制单元包括：第一薄膜晶体管，所述第一薄膜晶体管的栅极电性连接于正向扫描控制信号，源极电性连接于上一级第n-1级GOA单元的输出端，漏极电性连接于第三薄膜晶体管的源极；以及第二薄膜晶体管，所述第二薄膜晶体管的栅极电性连接于反向扫描控制信号，源极电性连接于下一级第n+1级GOA单元的输出端；
所述第三薄膜晶体管的栅极电性连接于第M条时钟信号，源极电性连接于第一薄膜晶体管的漏极与第二薄膜晶体管的漏极，漏极电性连接于第四薄膜晶体管的栅极；
所述上拉输出单元包括：第九薄膜晶体管，所述第九薄膜晶体管的栅极电性连接于第一节点，源极电性连接于第M+1条时钟信号，漏极电性连接于输出端；以及第一电容，所述第一电容的一端电性连接于第一节点，另一端电性连接于输出端；
所述下拉输出单元包括：第四薄膜晶体管，所述第四薄膜晶体管的栅极电性连接于第三薄膜晶体管的漏极，漏极电性连接于第二节点，源极电性连接于第M条时钟信号；第五薄膜晶体管，所述第五薄膜晶体管的栅极电性连接于第M条时钟信号，漏极电性连接于第二节点，源极电性连接于恒压高电位；第十薄膜晶体管，所述第十薄膜晶体管的栅极电性连接于第二节点，漏极电性连接于输出端，源极电性连接于恒压低电位；第十一薄膜晶体管，所述第十一薄膜晶体管的栅极电性连接于输出控制信号，漏极电性连接于输出端，源极电性连接于第一电阻的一端；第一电阻，所述第一电阻的另一端电性连接于恒压低电位；以及第二电容，所述第二电容的一端电性连接于第二节点，另一端电性连接于恒压低电位；
所述第一节点下拉单元包括：第六薄膜晶体管，所述第六薄膜晶体管的栅极电性连接于第二节点，源极电性连接于第七薄膜晶体管的漏极，漏极电性连接于恒压低电位；第七薄膜晶体管，所述第七薄膜晶体管的栅极电性连接于第M+1条时钟信号，源极电性连接于第三薄膜晶体管的漏极，漏极电性连接于第六薄膜晶体管的源极；以及第八薄膜晶体管，所述第八薄膜晶体管的栅极电性连接于恒压高电位，源极电性连接于第三薄膜晶体管的漏极，漏极电性连接于第一节点；
所述输出控制信号为脉冲信号，其周期是时钟信号周期的1/2；
所述输出端输出的信号波形具有两个下降沿。
在第一级GOA单元中，所述第一薄膜晶体管的源极电性连接于电路起始信号。
在最后一级GOA单元中，所述第二薄膜晶体管的源极电性连接于电路起始信号。
当正向扫描控制信号提供高电位，反向扫描控制信号提供低电位时，所述GOA电路进行正向扫描；当正向扫描控制信号提供低电位，反向扫描控制信号提供高电位时，所述GOA电路进行反向扫描。
所述时钟信号包括两条时钟信号：第一条时钟信号和第二条时钟信号；当所述第M条时钟信号为第一条时钟信号时，所述第M+1条时钟信号为第二条时钟信号；当所述第M条时钟信号为第二条时钟信号时，所述第M+1条时钟信号为第一条时钟信号。
在所述输出控制信号的一个周期内，输出控制信号的上升沿产生于第M+1条时钟信号的高电位阶段，下降沿与所述第M+1条时钟信号的下降沿同时产生。
所述第M+1条时钟信号的高电位与恒压高电位的电位相同。
所述输出端输出的信号波形的第一个下降沿的电位下降至介于恒压高电位与恒压低电位之间。
通过调节第十一薄膜晶体管的沟道宽长比和第一电阻的阻值控制输出端输出的信号波形的第一个下降沿下降至的电位。
所述薄膜晶体管均为N型低温多晶硅半导体薄膜晶体管。
本发明的有益效果：本发明提供的一种降低馈通电压的GOA电路，在下拉输出单元中增设第十一薄膜晶体管及与第十一薄膜晶体管串联的第一电阻，在GOA电路的输出过程中，通过增设的输出控制信号导通第十一薄膜晶体管，利用第一电阻的分压作用，使得输出端输出的信号波形多产生一个下降沿，即输出端输出的信号波形具有两个下降沿，能够减小像素内TFT的栅极关闭前后的电压差，从而降低馈通电压，提升液晶面板的显示均一性。
附图说明
为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。
附图中，
图1为现有的一种常见的GOA电路；
图2为图1所示GOA电路的时序图；
图3为本发明的降低馈通电压的GOA电路的电路图；
图4为本发明的降低馈通电压的GOA电路的第一级GOA单元的电路图；
图5为本发明的降低馈通电压的GOA电路的最后一级GOA单元的电路图；
图6为本发明的降低馈通电压的GOA电路的正向扫描时序图。
具体实施方式
为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。
请同时参阅图3与图6，本发明首先提供一种降低馈通电压的GOA电路，包括级联的多个GOA单元，每一GOA单元均包括：正反向扫描控制单元100、上拉输出单元200、第一节点下拉单元300、下拉输出单元400、及第三薄膜晶体管T3。
设n为正整数，除第一级与最后一级GOA单元以外，在第n级GOA单元中：
所述正反向扫描控制单元100包括：第一薄膜晶体管T1，所述第一薄膜晶体管T1的栅极电性连接于正向扫描控制信号U2D，源极电性连接于上一级第n-1级GOA单元的输出端G(n-1)，漏极电性连接于第三薄膜晶体管T3的源极；以及第二薄膜晶体管T2，所述第二薄膜晶体管T2的栅极电性连接于反向扫描控制信号D2U，源极电性连接于下一级第n+1级GOA单元的输出端G(n+1)，漏极电性连接于第三薄膜晶体管T3的源极；
所述上拉输出单元200包括：第九薄膜晶体管T9，所述第九薄膜晶体管T9的栅极电性连接于第一节点Q(n)，源极电性连接于第M+1条时钟信号CK(M+1)，漏极电性连接于输出端G(n)；以及第一电容C1，所述第一电容C1的一端电性连接于第一节点Q(n)，另一端电性连接于输出端G(n)；
所述下拉输出单元400包括：第四薄膜晶体管T4，所述第四薄膜晶体管T4的栅极电性连接于第三薄膜晶体管T3的漏极，漏极电性连接于第二节点P(n)，源极电性连接于第M条时钟信号CK(M)；第五薄膜晶体管T5，所述第五薄膜晶体管T5的栅极电性连接于第M条时钟信号CK(M)，漏极电性连接于第二节点P(n)，源极电性连接于恒压高电位(VGH)；第十薄膜晶体管T10，所述第十薄膜晶体管T10的栅极电性连接于第二节点P(n)，漏极电性连接于输出端G(n)，源极电性连接于恒压低电位VGL；第十一薄膜晶体管T11，所述第十一薄膜晶体管T11的栅极电性连接于输出控制信号CKF，漏极电性连接于输出端G(n)，源极电性连接于第一电阻R1的一端；第一电阻R1，所述第一电阻R1的另一端电性连接于恒压低电位VGL；以及第二电容C2，所述第二电容C2的一端电性连接于第二节点P(n)，另一端电性连接于恒压低电位VGL；
所述第一节点下拉单元300包括：第六薄膜晶体管T6，所述第六薄膜晶体管T6的栅极电性连接于第二节点P(n)，源极电性连接于第七薄膜晶体管T7的漏极，漏极电性连接于恒压低电位VGL；第七薄膜晶体管T7，所述第七薄膜晶体管T7的栅极电性连接于第M+1条时钟信号CK(M+1)，源极电性连接于第三薄膜晶体管T3的源极，漏极电性连接于第六薄膜晶体管T6的源极；以及第八薄膜晶体管T8，所述第八薄膜晶体管T8的栅极电性连接于恒压高电位VGH，源极电性连接于第三薄膜晶体管T3的漏极，漏极电性连接于第一节点Q(n)。
如图6所示，本发明的GOA电路能够使输出端G(n)输出的信号波形具有两个下降沿。
特别地，请分别参阅图4和图5，在第一级GOA单元中，所述第一薄膜晶体管T1的源极电性连接于电路起始信号STV；在最后一级GOA单元中，所述第二薄膜晶体管T2的源极电性连接于电路起始信号STV。
具体地，各个薄膜晶体管均为N型低温多晶硅半导体薄膜晶体管。
所述时钟信号包括两条时钟信号：第一条时钟信号CK(1)和第二条时钟信号CK(2)；当所述第M条时钟信号CK(M)为第一条时钟信号CK(1)时，所述第M+1条时钟信号CK(M+1)为第二条时钟信号CK(2)；当所述第M条时钟信号CK(M)为第二条时钟信号CK(2)时，所述第M+1条时钟信号CK(M+1)为第一条时钟信号CK(1)。
所述输出控制信号CKF为脉冲信号，其周期是时钟信号周期的1/2。在所述输出控制信号CKF的一个周期内，输出控制信号CKF的上升沿产生于第M+1条时钟信号CK(M+1)的高电位阶段，下降沿与所述第M+1条时钟信号CK(M+1)的下降沿同时产生。
进一步地，所述第M+1条时钟信号CK(M+1)的高电位与恒压高电位VGH的电位相同。所述输出端G(n)输出的信号波形的第一个下降沿的电位下降至介于恒压高电位VGH与恒压电位VGL之间，第二个下降沿的电位下降至恒压电位VGL，这样能够减小像素内TFT的栅极关闭前后的电压差，从而降低馈通电压，提升液晶面板的显示均一性。可通过调节第十一薄膜晶体管T11的沟道宽长比(W/L)和第一电阻R1的阻值控制输出端G(n)输出的信号波形的第一个下降沿下降至的电位。
值得一提的是，本发明的降低馈通电压的GOA电路既可以实现正向扫描，也可以实现反向扫描。正向扫描时，正向扫描控制信号U2D提供高电位，反向扫描控制信号D2U提供低电位；反向扫描时，正向扫描控制信号U2D提供低电位，反向扫描控制信号D2U提供高电位。反向扫描的过程与正向扫描类似，只是扫描方向不同，正向扫描是从第一级GOA单元开始依次扫描至最后一级GOA单元，而反向扫描是从最后一级GOA单元开始依次扫描至第一级GOA单元。
下面以正向扫描为例，说明本发明的降低馈通电压的GOA电路工作过程：
第一阶段、第n-1级GOA单元的输出端G(n-1)及第M条时钟信号CK(M)提供高电位，输出控制信号CKF、及第M+1条时钟信号CK(M+1)提供低电位，第一、第三、及第五薄膜晶体管T1、T3、T5导通，第八薄膜晶体管T8受恒压高电位VGH控制始终导通，第二、第七、及第十一薄膜晶体管T2、T7、T11截止，第一节点Q(n)充电至高电位，受第一节点Q(n)控制的第四薄膜晶体管T4导通，第二节点P(n)充电至高电位，第十薄膜晶体管T10导通，输出端G(n)输出恒压低电位VGL。
第二阶段、第n-1级GOA单元的输出端G(n-1)及第M条时钟信号CK(M)转变为低电位，第M+1条时钟信号CK(M+1)提供高电位，输出控制信号CKF、提供低电位，第三、第五薄膜晶体管T3、T5截止，第七薄膜晶体管T7导通，第一节点Q(n)受第一电容C1的作用保持高电位，第四薄膜晶体管T4仍导通，拉低第二节点P(n)的电位至低电位，第六、及第十薄膜晶体管T6、T10截止，第九薄膜晶体管T9仍导通，输出端G(n)输出第M+1条时钟信号CK(M+1)的高电位，即等于恒压高电位VGH的高电位；
第三阶段、第M+1条时钟信号CK(M+1)及输出控制信号CKF均提供高电位，第n-1级GOA及第M条时钟信号CK(M)均提供低电位，第十一薄膜晶体管T11受输出控制信号CKF的控制导通，在第一电阻R1的分压作用下，输出端G(n)输出的波形第一次下降，形成第一个下降沿，该下降沿的电位下降至介于恒压高电位VGH与恒压低电位VGL之间，可通过调节第十一薄膜晶体管T11的沟道宽长比和第一电阻R1的阻值来控制。
第四阶段、第M条时钟信号CK(M)再次提供高电位，第n-1级GOA单元的输出端G(n-1)、输出控制信号CKF、及第M+1条时钟信号CK(M+1)提供低电位，第三、及第五薄膜晶体管T3、T5导通，第二节点P(n)充电至高电位，第一节点Q(n)降低为低电位，第九、第十一薄膜晶体管T9、T11均截止、第十薄膜晶体管T10导通，输出端G(n)输出恒压低电位VGL，形成第二个下降沿。
第五阶段、第M+1条时钟信号CK(M+1)再次提供高电位，第n-1级GOA单元的输出端G(n-1)、输出控制信号CKF、及第M条时钟信号CK(M)提供低电位，第三、第四、第五、第九、第十一薄膜晶体管T3、T4、T5、T9、T11均截止，第二节点P(n)受第二电容C2的作用保持高电位，第六、第七、第十薄膜晶体管T6、T7、T10均导通，维持第一节点Q(n)、及输出端G(n)的低电位。
已知馈通电压的计算公式为：V＝Cgd×(Vg1-Vg2)/(Cgs+Clc+Cst)(1)
其中，V为馈通电压，Vgd是像素中薄膜晶体管的栅极与漏极间的电容，Clc是像素的液晶电容，Cst是像素的存储电容；Vg1是像素中薄膜晶体管的栅极关闭之前的栅极电压，即GOA电路输出端的电压，针对于图1所示的现有GOA电路为恒压高电位VGH，而针对于本发明的GOA电路为输出端(G(n))输出的信号波形的第一个下降沿所下降至的界于恒压高电位VGH与恒压低电位VGL之间的电位；Vg2是像素中薄膜晶体管的栅极关闭之后的栅极电压，针对图1所示的现有GOA电路及本发明的GOA电路均为恒压低电位VGL。与现有技术相比，本发明的GOA电路使得Vg1与Vg2之间的差值降低，根据上述公式(1)可知，Vg1与Vg2之间的差值降低，馈通电压也随之降低。
综上所述，本发明的降低馈通电压的GOA电路，在下拉输出单元中增设第十一薄膜晶体管及与第十一薄膜晶体管串联的第一电阻，在GOA电路的输出过程中，通过增设的输出控制信号导通第十一薄膜晶体管，利用第一电阻的分压作用，使得输出端输出的信号波形多产生一个下降沿，即输出端输出的信号波形具有两个下降沿，能够减小像素内TFT的栅极关闭前后的电压差，从而降低馈通电压，提升液晶面板的显示均一性。
以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明权利要求的保护范围。

Claims (10)

1.一种降低馈通电压的GOA电路，其特征在于，包括级联的多个GOA单元，每一级GOA单元均包括：正反向扫描控制单元(100)、上拉输出单元(200)、第一节点下拉单元(300)、下拉输出单元(400)、及第三薄膜晶体管(T3)；
设n为正整数，除第一级与最后一级GOA单元以外，在第n级GOA单元中：
所述正反向扫描控制单元(100)包括：第一薄膜晶体管(T1)，所述第一薄膜晶体管(T1)的栅极电性连接于正向扫描控制信号(U2D)，源极电性连接于上一级第n-1级GOA单元的输出端(G(n-1))，漏极电性连接于第三薄膜晶体管(T3)的源极；以及第二薄膜晶体管(T2)，所述第二薄膜晶体管(T2)的栅极电性连接于反向扫描控制信号(D2U)，源极电性连接于下一级第n+1级GOA单元的输出端(G(n+1))，漏极电性连接于第三薄膜晶体管(T3)的源极；
所述第三薄膜晶体管(T3)的栅极电性连接于第M条时钟信号(CK(M))，源极电性连接于第一薄膜晶体管(T1)的漏极与第二薄膜晶体管(T2)的漏极，漏极电性连接于第四薄膜晶体管(T4)的栅极；
所述上拉输出单元(200)包括：第九薄膜晶体管(T9)，所述第九薄膜晶体管(T9)的栅极电性连接于第一节点(Q(n))，源极电性连接于第M+1条时钟信号(CK(M+1))，漏极电性连接于输出端(G(n))；以及第一电容(C1)，所述第一电容(C1)的一端电性连接于第一节点(Q(n))，另一端电性连接于输出端(G(n))；
所述下拉输出单元(400)包括：第四薄膜晶体管(T4)，所述第四薄膜晶体管(T4)的栅极电性连接于第三薄膜晶体管(T3)的漏极，漏极电性连接于第二节点(P(n))，源极电性连接于第M条时钟信号(CK(M))；第五薄膜晶体管(T5)，所述第五薄膜晶体管(T5)的栅极电性连接于第M条时钟信号(CK(M))，漏极电性连接于第二节点(P(n))，源极电性连接于恒压高电位(VGH)；第十薄膜晶体管(T10)，所述第十薄膜晶体管(T10)的栅极电性连接于第二节点(P(n))，漏极电性连接于输出端(G(n))，源极电性连接于恒压低电位(VGL)；第十一薄膜晶体管(T11)，所述第十一薄膜晶体管(T11)的栅极电性连接于输出控制信号(CKF)，漏极电性连接于输出端(G(n))，源极电性连接于第一电阻(R1)的一端；第一电阻(R1)，所述第一电阻(R1)的另一端电性连接于恒压低电位(VGL)；以及第二电容(C2)，所述第二电容(C2)的一端电性连接于第二节点(P(n))，另一端电性连接于恒压低电位(VGL)；
所述第一节点下拉单元(300)包括：第六薄膜晶体管(T6)，所述第六薄膜晶体管(T6)的栅极电性连接于第二节点(P(n))，源极电性连接于第七薄膜晶体管(T7)的漏极，漏极电性连接于恒压低电位(VGL)；第七薄膜晶体管(T7)，所述第七薄膜晶体管(T7)的栅极电性连接于第M+1条时钟信号(CK(M+1))，源极电性连接于第三薄膜晶体管(T3)的漏极，漏极电性连接于第六薄膜晶体管(T6)的源极；以及第八薄膜晶体管(T8)，所述第八薄膜晶体管(T8)的栅极电性连接于恒压高电位(VGH)，源极电性连接于第三薄膜晶体管(T3)的漏极，漏极电性连接于第一节点(Q(n))；
所述输出控制信号(CKF)为脉冲信号，其周期是时钟信号周期的1/2；
所述输出端(G(n))输出的信号波形具有两个下降沿。
2.如权利要求1所述的降低馈通电压的GOA电路，其特征在于，在第一级GOA单元中，所述第一薄膜晶体管(T1)的源极电性连接于电路起始信号(STV)。
3.如权利要求1所述的降低馈通电压的GOA电路，其特征在于，在最后一级GOA单元中，所述第二薄膜晶体管(T2)的源极电性连接于电路起始信号(STV)。
4.如权利要求1所述的降低馈通电压的GOA电路，其特征在于，当正向扫描控制信号(U2D)提供高电位，反向扫描控制信号(D2U)提供低电位时，所述GOA电路进行正向扫描；当正向扫描控制信号(U2D)提供低电位，反向扫描控制信号(D2U)提供高电位时，所述GOA电路进行反向扫描。
5.如权利要求1所述的降低馈通电压的GOA电路，其特征在于，所述时钟信号包括两条时钟信号：第一条时钟信号(CK(1))和第二条时钟信号(CK(2))；当所述第M条时钟信号(CK(M))为第一条时钟信号(CK(1))时，所述第M+1条时钟信号(CK(M+1))为第二条时钟信号(CK(2))；当所述第M条时钟信号(CK(M))为第二条时钟信号(CK(2))时，所述第M+1条时钟信号(CK(M+1))为第一条时钟信号(CK(1))。
6.如权利要求1所述的降低馈通电压的GOA电路，其特征在于，在所述输出控制信号(CKF)的一个周期内，输出控制信号(CKF)的上升沿产生于第M+1条时钟信号(CK(M+1))的高电位阶段，下降沿与所述第M+1条时钟信号(CK(M+1))的下降沿同时产生。
7.如权利要求1所述的降低馈通电压的GOA电路，其特征在于，所述第M+1条时钟信号(CK(M+1))的高电位与恒压高电位(VGH)的电位相同。
8.如权利要求7所述的降低馈通电压的GOA电路，其特征在于，所述输出端(G(n))输出的信号波形的第一个下降沿的电位下降至介于恒压高电位(VGH)与恒压低电位(VGL)之间。
9.如权利要求8所述的降低馈通电压的GOA电路，其特征在于，通过调节第十一薄膜晶体管(T11)的沟道宽长比和第一电阻(R1)的阻值控制输出端(G(n))输出的信号波形的第一个下降沿下降至的电位。
10.如权利要求1所述的降低馈通电压的GOA电路，其特征在于，所述薄膜晶体管均为N型低温多晶硅半导体薄膜晶体管。
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