CN113870755B - 栅极驱动单元、栅极驱动电路、驱动方法及显示装置 - Google Patents

栅极驱动单元、栅极驱动电路、驱动方法及显示装置 Download PDF

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CN113870755B CN202010613150.5A CN202010613150A CN113870755B CN 113870755 B CN113870755 B CN 113870755B CN 202010613150 A CN202010613150 A CN 202010613150A CN 113870755 B CN113870755 B CN 113870755B
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Abstract

本申请公开了一种栅极驱动单元、栅极驱动电路、驱动方法及显示装置。该栅极驱动单元包括输入控制模块、输入模块、电位拉低模块、第一输出模块、第二输出模块、隔离模块、第一节点和第二节点，其中，输入控制模块在第二输入信号和第一时钟信号的作用下，控制该输入模块的工作；输入模块在输入控制模块的控制下，将第二时钟信号传递至第二节点；电位拉低模块在第一节点电位的作用下，拉低第二节点电位；第一输出模块在第一节点电位、第二节点电位和第一时钟信号的作用下，输出第一输出信号；第二输出模块在第一输入信号和第一节点电位的作用下，输出第二输出信号；隔离模块在第一输出模块的反馈信号的作用下，隔离第一节点对第一输出信号的影响。

Description

栅极驱动单元、栅极驱动电路、驱动方法及显示装置
技术领域
本公开一般涉及显示技术领域，尤其涉及栅极驱动电路、栅极驱动电路、驱动方法及显示装置。
背景技术
近年来显示器的发展呈现出了高集成度和低成本的发展趋势。其中一项技术就是GOA(Gate Driver on Array,阵列基板行驱动)的量产化的实现。利用GOA技术将栅极开关电路集成在显示面板的阵列基板上，从而可以省掉栅极驱动集成电路部分，以从材料和制作工艺方面降低成本。显示面板可以做到两边对称和窄边框的美观设计。这种利用GOA技术集成在阵列基板上的栅极开关电路称为GOA电路或移位寄存器电路。现有GOA电路的栅极驱动信号的稳定性有待提高。
发明内容
鉴于现有技术中的上述缺陷或不足，期望提供一种输出信号稳定的栅极驱动电路、栅极驱动电路、驱动方法及显示装置。
第一方面，提供一种栅极驱动单元，包括输入控制模块、输入模块、电位拉低模块、第一输出模块、第二输出模块、隔离模块、第一节点和第二节点，其中，
输入控制模块在第二输入信号和第一时钟信号的作用下，控制该输入模块的工作；
输入模块在输入控制模块的控制下，将第二时钟信号传递至第二节点；
电位拉低模块在第一节点电位的作用下，拉低第二节点电位；
第一输出模块在第一节点电位、第二节点电位和第一时钟信号的作用下，输出第一输出信号；
第二输出模块在第一输入信号和第一节点电位的作用下，输出第二输出信号；
隔离模块在第一输出模块的反馈信号的作用下，隔离第一节点对第一输出信号的影响。
在一些实施例中，输入控制模块包括第二晶体管、第四晶体管和第一储能电容，
第二晶体管的栅极接收第二输入信号，第一极与第一电源信号连接，第二极与输入模块连接；
第四晶体管的栅极接收第一时钟信号，第一极连接第一电源信号，第二极与第二晶体管的第二极连接；
第一储能电容的第一极接收第二时钟信号，第二极与第二晶体管的第二极连接。
在一些实施例中，输入模块包括第五晶体管和第九晶体管，
第五晶体管的栅极与输入控制模块连接，第一极接收第二时钟信号，第二极与第二节点连接；
第九晶体管的栅极与第二节点连接，第一极与第一电源连接，第二极与第一节点连接。
在一些实施例中，电位拉低模块包括第三晶体管，
第三晶体管的栅极与第一节点连接，第一极接收第一电源信号，第二极与第二节点连接。
在一些实施例中，第一输出模块包括第二储能电容、第三储能电容、第七晶体管和第八晶体管，
第二储能电容第一极接收第一电源信号，第二极连接第二节点；
第三储能电容第一极与第一输出节点连接，第二极与第一节点连接；
第七晶体管的栅极与第二节点连接，第一极接收第一电源信号，第二极与第一输出节点连接；
第八晶体管的栅极与第一节点连接，第一极接收第一时钟信号，第二极与第一输出节点连接。
在一些实施例中，第二输出模块包括第一晶体管，
第一晶体管的栅接收与第一输入信号，第一极接收第二电源信号，第二极输出第二输出信号，且第二极与第一节点连接。
在一些实施例中，隔离模块包括第六晶体管，
第六晶体管的栅接收第二电源信号，第一极与第三储能电容的第二极连接，第二极与第一节点连接。
第二方面、提供一种栅极驱动电路，栅极驱动电路包括级联的权利要求1-7任一项的栅极驱动单元，其中，各级栅极驱动单元的第一输出节点分别与一一对应的栅极线连接；
除首级和末级栅极驱动单元之外，其余栅极驱动单元的第一输出信号和第二输出信号分别作为下一级栅极驱动单元的第一输入信号和第二输入信号；
还包括与每个栅极驱动单元连接的第一时钟信号线和第二时钟信号线。
第三方面、提供一种显示装置，包括本申请各实施例所提供的的栅极驱动电路。
第四方面、一种栅极驱动单元的驱动方法，驱动方法包括如下阶段：
第一阶段，输入控制模块在第二输入信号的作用下，禁止输入模块工作；电位拉低模块在第一节点电位的作用下，拉低第二节点电位；第一输出模块在第一节点电位的作用下，输出第一时钟信号，并禁止隔离模块工作；第二输出模块在第一输入信号的作用下，输出高电平信号；
第二阶段：输入控制模块在第一时钟信号的作用下，禁止输入模块工作；电位拉低模块在第一节点电位的作用下，拉低第二节点电位；第一输出模块在第一节点电位的作用下，输出第一时钟信号，使能隔离模块工作，隔离模块隔离第一节点电位对第一输出信号的影响；第二输出模块在第一节点电位的作用下，输出高电平信号；
第三阶段：输入控制模块在第一时钟信号和第二输入信号的作用下，使能输入模块工作；输入模块在第二时钟信号的作用下，拉高第二节点电位、拉低第一节点电位并禁止电位拉低模块工作；第一输出模块在第二节点电位的作用下，输出低电平信号，并禁止隔离模块工作；第二输出模块在第一节点电位的作用下，输出低电平信号；
第四阶段：输入控制模块在第一时钟信号和第二输入信号的作用下，禁止输入模块传递第二时钟信号；输入模块在第二节点电位的作用下，拉低第一节点电位并禁止电位拉低模块工作；第一输出模块在第二节点电位的作用下，输出低电平信号，并禁止隔离模块工作；第二输出模块在第一节点电位的作用下，输出低电平信号。
根据本申请实施例提供的技术方案，通过设置在第一输出模块的反馈信号的作用下能够隔离第一节点对第一输出信号的影响的隔离模块，能够解决输出信号的稳定性问题。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：
图1示出了根据本申请实施例的栅极驱动单元的示例性结构框图；
图2示出了根据本申请实施例的栅极驱动电路的示例性结构框图；
图3示出了根据本申请实施例的栅极驱动单元驱动方法的示例性流程图；
图4示出了根据本申请实施例的栅极驱动单元的示例性时序图；
图5至图8示出了根据图3中各阶段栅极驱动单元的驱动方法的的具体示例性示意图。
具体实施方式
下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与发明相关的部分。
除非另外定义，本公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
请参考图1，图1示出了根据本申请实施例的栅极驱动单元的示例性结构框图。
本申请公开一种栅极驱动单元，包括输入控制模块101、输入模块102、电位拉低模块103、第一输出模块104、第二输出模块105、隔离模块106、第一节点N1和第二节点N2，其中，
输入控制模块101在第二输入信号IN2和第一时钟信号CK的作用下，控制该输入模块102的工作；
输入模块102在输入控制模块101的控制下，将第二时钟信号CB传递至第二节点N2；
电位拉低模块103在第一节点N1电位的作用下，拉低第二节点N2电位；
第一输出模块104在第一节点N1电位、第二节点N2电位和第一时钟信号CK的作用下，输出第一输出信号OUT；
第二输出模块105在第一输入信号IN和第一节点N1电位的作用下，输出第二输出信号OUT2；
隔离模块106在第一输出模块104的反馈信号的作用下，隔离第一节点N1对第一输出信号OUT的影响。
本申请通过设置在第一输出模块的反馈信号的作用下能够隔离第一节点对第一输出信号的影响的隔离模块，能够解决输出信号的稳定性问题。
下面逐一说明每个模块的具体结构。
输入控制模块101包括第二晶体管T2、第四晶体管T4和第一储能电容C1，其中，第二晶体管T2的栅极接收第二输入信号IN2，第一极与第一电源信号VGL连接，第二极与输入模块102连接；第四晶体管T4的栅极接收第一时钟信号CK，第一极连接第一电源信号VGL，第二极与第二晶体管T2的第二极连接；第一储能电容C1的第一极接收第二时钟信号CB，第二极与第二晶体管T2的第二极连接。
输入模块102包括第五晶体管T5和第九晶体管T9，其中，第五晶体管T5的栅极与输入控制模块101连接，第一极接收第二时钟信号CB，第二极与第二节点N2连接；第九晶体管T9的栅极与第二节点N2连接，第一极与第一电源VGL连接，第二极与第一节点N1连接。
电位拉低模103块包括第三晶体管T3，第三晶体管T3的栅极与第一节点N1连接，第一极接收第一电源信号VGL，第二极与第二节点N2连接。
第一输出模块104包括第二储能电容C2、第三储能电容C3、第七晶体管T7和第八晶体管T8，其中，第二储能电容C2第一极接收第一电源信号VGL，第二极连接第二节点N2；第三储能电容C3第一极与第一输出节点N3连接，第二极与第一节点N1连接；第七晶体管T7的栅极与第二节点N2连接，第一极接收第一电源信号VGL，第二极与第一输出节点N3连接；第八晶体管T8的栅极与第一节点N1连接，第一极接收第一时钟信号CK，第二极与第一输出节N3点连接。
第二输出模块105包括第一晶体管T1，第一晶体管T1的栅接收与第一输入信号IN，第一极接收第二电源信号VGH，第二极输出第二输出信号，且第二级与第一节点N1连接。
隔离模块106包括第六晶体管T6，第六晶体管T6的栅接收第二电源信号VGH，第一极与第三储能电容C3的第二极连接，第二极与第一节点N1连接。
图1的栅极驱动单元的工作过程详见图3至图8的说明。
请参考图2，图2示出了根据本申请实施例的栅极驱动电路的示例性结构框图。
本申请还公开一种栅极驱动电路，栅极驱动电路包括本申请各实施例所提供的栅极驱动单元GOA，其中，各级栅极驱动单元GOA的第一输出节点N3分别与一一对应的栅极线连接；
除首级和末级栅极驱动单元GOA之外，其余栅极驱动单元GOA的第一输出信号OUT和第二输出信号OUT2分别作为下一级栅极驱动单元的第一输入信号IN和第二输入信号IN2；
还包括与每个栅极驱动单元连接的第一时钟信号线CK_1和第二时钟信号线CB_2，第一时钟信号线CK_1提供第一时钟信号CK，第二时钟信号线CB_2提供第二时钟信号CB。
如图2所示，栅极驱动电路包括级联的栅极驱动单元GOA(1)至栅极驱动单元GOA(n)，各栅极驱动单元GOA包括第一输出信号OUT(1)至第一输出信号OUT(n)，分别与对应的栅极线连接驱动像素驱动电路。其中，第一帧起始信号STV和第二帧起始信号STV2作为首级栅极驱动单元GOA(1)的第一输入信号IN和第二输入信号IN2。除首级栅极驱动单元GOA(1)和末级栅极驱动单元GOA(n)之外，其余栅极驱动单元的第一输出信号OUT和第二输出信号OUT2分别作为下一级栅极驱动单元的第一输入信号IN和第二输入信号IN2。具体地，栅极驱动单元GOA(1)的第一输出信号OUT和第二输出信号OUT2分别作为下一级栅极驱动单元GOA(2)的第一输入信号IN和第二输入信号IN2。以此类推，栅极驱动单元GOA(2)的第一输出信号OUT和第二输出信号OUT2分别作为下一级栅极驱动单元GOA(3)(图中未标出)的第一输入信号IN和第二输入信号IN2。
本申请还公开一种显示装置，该显示装置包括本申请各实施例所提供的栅极驱动电路。
请参考图3，图3示出了根据本申请实施例的栅极驱动单元驱动方法的示例性流程图。驱动方法包括如下阶段：
步骤S101：第一阶段，输入控制模块在第二输入信号的作用下，禁止输入模块工作；电位拉低模块在第一节点电位的作用下，拉低第二节点电位；第一输出模块在第一节点电位的作用下，输出第一时钟信号，并禁止隔离模块工作；第二输出模块在第一输入信号的作用下，输出高电平信号；
步骤S102：第二阶段，输入控制模块在第一时钟信号的作用下，禁止输入模块工作；电位拉低模块在第一节点电位的作用下，拉低第二节点电位；第一输出模块在第一节点电位的作用下，输出第一时钟信号，使能隔离模块工作，隔离模块隔离第一节点电位对第一输出信号的影响；第二输出模块在第一节点电位的作用下，输出高电平信号；
步骤S103：第三阶段，输入控制模块在第一时钟信号和第二输入信号的作用下，使能输入模块工作；输入模块在第二时钟信号的作用下，拉高第二节点电位、拉低第一节点电位并禁止电位拉低模块工作；第一输出模块在第二节点电位的作用下，输出低电平信号，并禁止隔离模块工作；第二输出模块在第一节点电位的作用下，输出低电平信号；
步骤S104：第四阶段，输入控制模块在第一时钟信号和第二输入信号的作用下，禁止输入模块传递第二时钟信号；输入模块在第二节点电位的作用下，拉低第一节点电位并禁止电位拉低模块工作；第一输出模块在第二节点电位的作用下，输出低电平信号，并禁止隔离模块工作；第二输出模块在第一节点电位的作用下，输出低电平信号。
下面结合图2、图4至图8对每个阶段进行说明。其中，图4示出了根据本申请实施例的栅极驱动单元的示例性时序图；图5至图8示出了根据图3中各阶段栅极驱动单元的驱动方法的的具体示例性示意图。
如图4和图5所示，在第一阶段t1，第一时钟信号CK为低电平、第二时钟信号CB为高电平、第一输入信号IN为高电平、第二输入信号IN2为高电平、第一电源信号VGL为低电平、第二电源信号VGH为高电平，此时，栅极接入第二输入信号IN2的第二晶体管T2导通，使得第一电源信号的低电平传递至第五晶体管T5的栅极；栅极接入第一时钟信号的第四晶体管T4截止；栅极接入第一电源信号VGL的第五晶体管T5截止；接入第一输入信号IN的第一晶体管T1导通，第二电源信号VGH传递至第一节点N1，第一节点N1为高电平，且输出的第二输出信号OUT2为高电平；栅极接入第一节点N1的第三晶体管T3导通，第一电源信号VGL传递至第二节点N2，第二节点N2为低电平；栅极接入第二节点N2的第九晶体管T9截止；栅极接入第二节点N2的第七晶体管T7截止；栅极接入第二电源信号VGH的第六晶体管T6导通，第八晶体管T8的栅极接入高电平的第一节点N1信号而导通，第八晶体管T8将低电平的第一时钟信号CK传递至第一输出节点N3并输出第一输出信号OUT。其中，第二储能电容C2用于存储第七晶体管T7的栅极电压，第三储能电容C3用于存储第八晶体管T8的栅极电压，第一储能电容C1用于存储第五晶体管T5的栅极电压。为了看图的便利，图5中用斜线标出晶体管处在截止状态。
如图4和图6所示，第二阶段：第一时钟信号CK为高电平、第二时钟信号CB为低电平、第一输入信号IN为低电平、第二输入信号IN2为低电平、第一电源信号VGL为低电平、第二电源信号VGH为高电平，此时，栅极接入第二输入信号IN2的第二晶体管T2截止；栅极接入第一时钟信号的第四晶体管T4导通，使得第一电源信号的低电平写入第五晶体管T5的栅极；栅极接入第一电源信号VGL的第五晶体管T5截止；第二节点N2保持上一阶段的低电平(见t1阶段)，栅极接入第二节点N2的第九晶体管T9截止；第一节点N1保持上一阶段的高电平(见t1阶段)，接入第一节点N1的第三晶体管T3导通，第一电源信号VGL传递至第二节点N2，第二节点N2依旧保持低电平；栅极接入第一节点N1的第七晶体管T7截止；接入第一输入信号IN的第一晶体管T1截止，第一节点保持高电平，第二输出信号OUT2在第一节点N1电位的作用下为高电平；栅极接入第二电源信号VGH的第六晶体管T6导通，第八晶体管T8的栅极接入高电平的第一节点N1信号而导通，第八晶体管T8将高电平的第一时钟信号CK作为第一输出信号OUT输出。由于第三储能电容C3的作用，第八晶体管T8的栅极电压被拉高，且高于第二电源信号VGH，使得第八晶体管T8输出能力增加，第六晶体管T6截止，第八晶体管T8的栅极与第一节点N1隔离，输出更加稳定。为了看图的便利，图6中用斜线标出晶体管处在截止状态。
如图4和图7所示，第三阶段：第一时钟信号CK为低电平、第二时钟信号CB为高电平、第一输入信号IN为低电平、第二输入信号IN2为低电平、第一电源信号VGL为低电平、第二电源信号VGH为高电平，此时，栅极接入第二输入信号IN2的第二晶体管T2截止；栅极接入第一时钟信号的第四晶体管T4截止；第二储能电容C1的在第二时钟信号CB的高电平的作用下，将第五晶体管T5的栅极电位由t2阶段的低电平变为t3阶段的高电平，从而第五晶体管T5导通，并将第二时钟信号传递到第二节点，第二节点变为高电平；栅极接入第二节点N2的第九晶体管T9导通，将低电平的第一电源信号传递至第一节点，第一节点N1为低电平；栅极接入第一节点N1的第三晶体管T3截止；栅极接入第二节点N2的第七晶体管T7导通，将低电平的第一电源信号传递至第一输出节点N3，并输出第一输出信号OUT；接入第一输入信号IN的第一晶体管T1截止，此时第二输出信号OUT2在第一节点N1电位的作用下输出低电平；栅极接入第二电源信号VGH的的第六晶体管T6导通，第八晶体管T8的栅极接入低电平的第一节点N1信号而截止。为了看图的便利，图7中用斜线标出晶体管处在截止状态。
如图4和图8所示，第四阶段：第一时钟信号CK为高电平、第二时钟信号CB为低电平、第一输入信号IN为低电平、第二输入信号IN2为高电平、第一电源信号VGL为低电平、第二电源信号VGH为高电平，此时，栅极接入第二输入信号IN2的第二晶体管T2导通；栅极接入第一时钟信号的第四晶体管T4导通，使得第一电源信号的低电平写入第五晶体管T5的栅极；栅极接入第一电源信号VGL的第五晶体管T5截止；第二节点N2保持上一阶段(t3阶段)的高电平，栅极接入第二节点N2的第九晶体管T9导通，将低电平的第一电源信号传递至第一节点，第一节点N1为低电平；栅极接入第一节点N1的第三晶体管T3截止；栅极接入第二节点N2的第七晶体管T7导通，将低电平的第一电源信号传递至第一输出节点N3，并输出第一输出信号OUT输出；接入第一输入信号IN的第一晶体管T1截止，此时第二输出信号OUT2在第一节点N1电位的作用下输出低电平；栅极接入第二电源信号VGH的第六晶体管T6导通，第八晶体管T8的栅极接入低电平的第一节点N1信号而截止。为了看图的便利，图8中用斜线标出晶体管处在截止状态。
以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (9)

1.一种栅极驱动单元，其特征在于，包括输入控制模块、输入模块、电位拉低模块、第一输出模块、第二输出模块、隔离模块、第一节点和第二节点，其中，
所述输入控制模块在第二输入信号和第一时钟信号的作用下，控制该输入模块的工作；
所述输入模块在所述输入控制模块的控制下，将第二时钟信号传递至第二节点；
所述电位拉低模块在所述第一节点电位的作用下，拉低第二节点电位；
所述第一输出模块在所述第一节点电位、所述第二节点电位和所述第一时钟信号的作用下，输出第一输出信号；
所述第二输出模块在第一输入信号和所述第一节点电位的作用下，输出第二输出信号；
所述隔离模块在所述第一输出模块的反馈信号的作用下，隔离第一节点对所述第一输出信号的影响，所述隔离模块包括第六晶体管，所述第六晶体管的栅接收第二电源信号，第一极与第三储能电容的第二极连接，第二极与所述第一节点连接。
2.权利要求1所述的栅极驱动单元，其特征在于，所述输入控制模块包括第二晶体管、第四晶体管和第一储能电容，
所述第二晶体管的栅极接收所述第二输入信号，第一极与第一电源信号连接，第二极与所述输入模块连接；
所述第四晶体管的栅极接收第一时钟信号，第一极连接第一电源信号，第二极与所述第二晶体管的第二极连接；
所述第一储能电容的第一极接收第二时钟信号，第二极与所述第二晶体管的第二极连接。
3.权利要求1所述的栅极驱动单元，其特征在于，所述输入模块包括第五晶体管和第九晶体管，
所述第五晶体管的栅极与所述输入控制模块连接，第一极接收第二时钟信号，第二极与所述第二节点连接；
所述第九晶体管的栅极与所述第二节点连接，第一极与第一电源连接，第二极与所述第一节点连接。
4.权利要求1所述的栅极驱动单元，其特征在于，所述电位拉低模块包括第三晶体管，
所述第三晶体管的栅极与第一节点连接，第一极接收第一电源信号，第二极与所述第二节点连接。
5.权利要求1所述的栅极驱动单元，其特征在于，所述第一输出模块包括第二储能电容、第三储能电容、第七晶体管和第八晶体管，
所述第二储能电容第一极接收第一电源信号，第二极连接所述第二节点；
所述第三储能电容第一极与第一输出节点连接，第二极与所述第一节点连接；
所述第七晶体管的栅极与第二节点连接，第一极接收所述第一电源信号，第二极与所述第一输出节点连接；
所述第八晶体管的栅极与第一节点连接，第一极接收所述第一时钟信号，第二极与所述第一输出节点连接。
6.权利要求1所述的栅极驱动单元，其特征在于，第二输出模块包括第一晶体管，
所述第一晶体管的栅接收与第一输入信号，第一极接收第二电源信号，第二极输出所述第二输出信号，且第二级与所述第一节点连接。
7.一种栅极驱动电路，其特征在于，栅极驱动电路包括级联的权利要求1-6任一项所述的栅极驱动单元，其中，各级栅极驱动单元的第一输出节点分别与一一对应的栅极线连接；
除首级和末级栅极驱动单元之外，其余栅极驱动单元的第一输出信号和第二输出信号分别作为下一级栅极驱动单元的第一输入信号和第二输入信号；
还包括与每个栅极驱动单元连接的第一时钟信号线和第二时钟信号线。
8.一种显示装置，其特征在于，包括如权利要求7权利要求所述的栅极驱动电路。
9.一种权利要求1-6任一项所述的栅极驱动单元的驱动方法，其特征在于，所述驱动方法包括如下阶段：
第一阶段，所述输入控制模块在所述第二输入信号的作用下，禁止所述输入模块工作；所述电位拉低模块在所述第一节点电位的作用下，拉低所述第二节点电位；所述第一输出模块在所述第一节点电位的作用下，输出所述第一时钟信号，并禁止所述隔离模块工作；所述第二输出模块在所述第一输入信号的作用下，输出高电平信号；
第二阶段：所述输入控制模块在所述第一时钟信号的作用下，禁止所述输入模块工作；所述电位拉低模块在所述第一节点电位的作用下，拉低所述第二节点电位；所述第一输出模块在所述第一节点电位的作用下，输出第一时钟信号，使能所述隔离模块工作，所述隔离模块隔离第一节点电位对第一输出信号的影响；所述第二输出模块在所述第一节点电位的作用下，输出高电平信号；
第三阶段：所述输入控制模块在所述第一时钟信号和所述第二输入信号的作用下，使能所述输入模块工作；所述输入模块在所述第二时钟信号的作用下，拉高第二节点电位、拉低第一节点电位并禁止所述电位拉低模块工作；所述第一输出模块在所述第二节点电位的作用下，输出低电平信号，并禁止所述隔离模块工作；所述第二输出模块在所述第一节点电位的作用下，输出低电平信号；
第四阶段：所述输入控制模块在所述第一时钟信号和所述第二输入信号的作用下，禁止所述输入模块传递所述第二时钟信号；所述输入模块在所述第二节点电位的作用下，拉低所述第一节点电位并禁止所述电位拉低模块工作；所述第一输出模块在所述第二节点电位的作用下，输出低电平信号，并禁止所述隔离模块工作；所述第二输出模块在所述第一节点电位的作用下，输出低电平信号。
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