CN110517637A - 移位寄存器及其驱动方法、栅极驱动电路、显示面板 - Google Patents

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Abstract

本发明提出一种移位寄存器及其驱动方法、栅极驱动电路、显示面板，移位寄存器包括多个移位寄存单元，多个移位寄存单元共用第一下拉电路，其中，每个移位寄存单元还包括第一输出电路和第二输出电路，每个移位寄存单元的第一输出电路与相应移位寄存单元的第一输出端相连，每个移位寄存单元的第二输出电路与相应移位寄存单元的第二输出端相连，每个移位寄存单元的第一输出端还通过第一单向隔离电路连接第一下拉电路，且每个移位寄存单元的第二输出端还通过第二单向隔离电路连接第一下拉电路，以使每个移位寄存单元的第一输出端与第二输出端相互隔离，从而，能够简化电路的结构，节省占用的空间，可以满足高分辨率窄边框的要求。

Description

移位寄存器及其驱动方法、栅极驱动电路、显示面板
技术领域
本发明涉及显示技术领域，尤其涉及一种本发明提出一种移位寄存器及其驱动方法、栅极驱动电路、显示面板。
背景技术
相关技术中的OLED栅极驱动电路通常要用三个子电路组合而成，即检测单元、显示单元和输出两者复合脉冲的连接单元(或门电路或Hiz电路)，但是，其存在的问题在于，电路结构非常复杂，无法满足高分辨率窄边框的要求。
发明内容
本发明旨在至少在一定程度上解决相关技术中的技术问题之一。
为此，本发明的第一个目的在于提出一种移位寄存器，通过共用下拉电路，简化了电路的结构，节省了空间。
本发明的第二个目的在于提出一种栅极驱动电路。
本发明的第三个目的在于提出一种显示面板。
本发明的第四个目的在于提出一种移位寄存器的驱动方法。
为达上述目的，本发明第一方面实施例提出了一种移位寄存器，包括多个移位寄存单元，所述多个移位寄存单元共用第一下拉电路，其中，每个所述移位寄存单元还包括第一输出电路和第二输出电路，每个所述移位寄存单元的第一输出电路与相应移位寄存单元的第一输出端相连，每个所述移位寄存单元的第二输出电路与相应移位寄存单元的第二输出端相连，每个所述移位寄存单元的第一输出端还通过第一单向隔离电路连接所述第一下拉电路，且每个所述移位寄存单元的第二输出端还通过第二单向隔离电路连接所述第一下拉电路，以使每个所述移位寄存单元的第一输出端与所述第二输出端相互隔离。
根据本发明实施例提出的移位寄存器，多个移位寄存单元共用第一下拉电路，且每个移位寄存单元的第一输出端还通过第一单向隔离电路连接第一下拉电路，且每个移位寄存单元的第二输出端还通过第二单向隔离电路连接第一下拉电路，以使每个移位寄存单元的第一输出端与第二输出端相互隔离，从而，能够简化电路的结构，节省占用的空间，可以满足高分辨率窄边框的要求。
根据本发明的一个实施例，所述多个移位寄存单元包括第一移位寄存单元和第二移位寄存单元，其中，所述第一移位寄存单元的第一输出电路还与第一上拉节点和第一时钟端相连，所述第一移位寄存单元的第一输出电路用于根据所述第一上拉节点的电位和所述第一时钟端的第一时钟信号控制所述第一移位寄存单元的第一输出端输出第一输出信号，所述第一移位寄存单元的第二输出电路还与所述第一上拉节点和第二时钟端相连，所述第一移位寄存单元的第二输出电路用于根据所述第一上拉节点的电位和所述第二时钟端的第二时钟信号控制所述第一移位寄存单元的第二输出端输出第二输出信号；所述第二移位寄存单元的第一输出电路与第二上拉节点和第三时钟端相连，所述第二移位寄存单元的第一输出电路用于根据所述第二上拉节点的电位和所述第三时钟端的第三时钟信号控制所述第二移位寄存单元的第一输出端输出第三输出信号，所述第二移位寄存单元的第二输出电路与所述第二上拉节点和第四时钟端相连，所述第二移位寄存单元的第二输出电路用于根据所述第二上拉节点的电位和所述第四时钟端的第四时钟信号控制所述第二移位寄存单元的第二输出端输出第四输出信号。
根据本发明的一个实施例，所述第一移位寄存单元还包括第一控制电路，所述第一控制电路分别与第一上拉节点、第一下拉节点、第一电源和第三电源相连，所述第一控制电路用于将所述第一电源的电位写入所述第一下拉节点，或者在所述第一上拉节点的控制下，将所述第一下拉节点的电位下拉至所述第三电源的电位；所述第二移位寄存单元还包括第二控制电路，所述第二控制电路分别与第二上拉节点、第二下拉节点、第二电源和所述第三电源相连，所述第二控制电路用于将所述第二电源的电位写入所述第二下拉节点，或者在所述第二上拉节点的控制下，将所述第二下拉节点的电位下拉至所述第三电源的电位；其中，所述第一下拉电路的第一控制端与所述第一下拉节点相连，所述第一下拉电路的第二控制端与所述第二下拉节点相连。
根据本发明的一个实施例，所述第一移位寄存单元还包括第三下拉电路，所述第三下拉电路与第一上拉节点、第一下拉节点和第二下拉节点相连，所述第三下拉电路用于在所述第一下拉节点或所述第二下拉节点的控制下，对所述第一上拉节点进行初始化；所述第二移位寄存单元还包括第四下拉电路，所述第四下拉电路与第二上拉节点、所述第一下拉节点和所述第二下拉节点相连，所述第四下拉电路用于在所述第一下拉节点或所述第二下拉节点的控制下，对所述第二上拉节点进行初始化。
根据本发明的一个实施例，所述第一电源与所述第二电源交替工作。
根据本发明的一个实施例，所述第一移位寄存单元还包括级联输出电路和第二下拉电路，所述级联输出电路与第五时钟端、第一上拉节点和级联输出端相连，所述级联输出电路用于根据所述第一上拉节点的电位和所述第五时钟端的第五时钟信号控制所述级联输出端输出级联输出信号，所述第二下拉电路与所述级联输出端相连，所述第二下拉电路的第一控制端与第一下拉节点相连，所述第二下拉电路的第二控制端与第二下拉节点相连，所述第二下拉电路用于在所述第一下拉节点或所述第二下拉节点的控制下，下拉所述级联输出端的电位。
根据本发明的一个实施例，所述第一移位寄存单元还包括第一输入单元和第一复位单元，所述第一输入单元分别与第一上拉节点、第四电源和第一控制端相连，所述第一输入单元用于在所述第一控制端的控制下，将所述第四电源提供的电位写入所述第一上拉节点，所述第一复位单元与所述第一上拉节点、第三电源和第二控制端相连，所述第一复位单元用于在所述第二控制端的控制下，通过所述第三电源对所述第一上拉节点进行复位；所述第二移位寄存单元还包括第二输入单元和第二复位单元，所述第二输入单元分别与所述第二上拉节点、所述第四电源和所述第一控制端相连，所述第二输入单元用于在所述第一控制端的控制下，将所述第四电源提供的电位写入所述第二上拉节点，所述第二复位单元与所述第二上拉节点、所述第三电源和所述第二控制端相连，所述第二复位单元用于在所述第二控制端的控制下，通过所述第三电源对所述第二上拉节点进行复位。
根据本发明的一个实施例，所述第一移位寄存单元还包括：第一感测控制电路，所述第一感测控制电路分别与所述第一上拉节点、预存节点、第三控制端、第五控制端和所述第四电源相连，所述第一感测控制电路用于在显示模式，在所述第五控制端的控制下将所述第四电源提供的电位写入预存节点，以及在感测模式，根据所述预存节点的电位和所述第三控制端的第三控制信号控制所述第一上拉节点的电位，以便所述第一移位寄存单元的第一输出电路和第二输出电路分别输出第一感测控制信号和第二感测控制信号；所述第二移位寄存单元还包括：第二感测控制电路，所述第二感测控制电路分别与所述第二上拉节点和所述第三控制端相连，所述第二感测控制电路用于在感测模式，根据所述第三控制端的第三控制信号控制所述第二上拉节点的电位，以便所述第二移位寄存单元的第一输出电路和第二输出电路分别输出第三感测控制信号和第四感测控制信号。
根据本发明的一个实施例，所述第一下拉电路包括第一晶体管和第二晶体管，所述第一晶体管的第一极与所述第二晶体管的第一极相连，与所述每个移位寄存单元的第一单向隔离电路和第二单向隔离电路相连，所述第一晶体管的第二极与所述第二晶体管的第二极相连，并与第五电源相连，所述第一晶体管的控制极与所述第一下拉节点相连，所述第二晶体管的控制极与所述第二下拉节点相连。
根据本发明的一个实施例，所述第一单向隔离电路包括第三晶体管，所述第三晶体管的第一极与控制极相连，并与相应的移位寄存单元的第一输出端相连，所述第三晶体管的第二极与所述第一下拉电路相连；所述第二单向隔离电路包括第四晶体管，所述第四晶体管的第一极与控制极相连，并与相应的移位寄存单元的第二输出端相连，所述第四晶体管的第二极与所述第一下拉电路相连。
根据本发明的一个实施例，所述第三下拉电路包括第七晶体管和第八晶体管，所述第七晶体管的第一极与所述第八晶体管的第一极相连，并与所述第一上拉节点相连，所述第七晶体管的第二极与所述第八晶体管的第二极相连，并与所述第三电源相连，所述第七晶体管的控制极与所述第一下拉节点相连，所述第八晶体管的控制极与所述第二下拉节点相连；所述第四下拉电路包括第九晶体管和第十晶体管，所述第九晶体管的第一极与所述第十晶体管的第一极相连，并与所述第二上拉节点相连，所述第九晶体管的第二极与所述第十晶体管的第二极相连，并与所述第三电源相连，所述第九晶体管的控制极与所述第一下拉节点相连，所述第十晶体管的控制极与所述第二下拉节点相连。
根据本发明的一个实施例，所述第二下拉电路包括第十一晶体管和第十二晶体管，所述第十一晶体管的第一极与所述第十二晶体管的第一极相连，并与所述级联输出端相连，所述第十一晶体管的第二极与所述第十二晶体管的第二极相连，并与所述第三电源相连，所述第十一晶体管的控制极与所述第一下拉节点相连，所述第十二晶体管的控制极与所述第二下拉节点相连。
为达到上述目的，本发明第二方面提出了一种栅极驱动电路，包括多个如前述实施例所述的移位寄存器。
根据本发明实施例提出的栅极驱动电路，能够简化电路的结构，节省占用的空间，可以满足高分辨率窄边框的要求。
为达到上述目的，本发明第三方面提出了一种显示面板，其特征在于，包括如前面实施例所述的栅极驱动电路。
根据本发明实施例提出的显示面板，能够简化电路的结构，节省占用的空间，可以满足高分辨率窄边框的要求。
为达到上述目的，本发明第四方面提出了一种移位寄存器的驱动方法，所述移位寄存器包括多个移位寄存单元，所述多个移位寄存单元共用第一下拉电路，每个所述移位寄存单元还包括第一输出电路和第二输出电路，每个所述移位寄存单元的第一输出电路与相应移位寄存单元的第一输出端相连，每个所述移位寄存单元的第二输出电路与相应移位寄存单元的第二输出端相连，每个所述移位寄存单元的第一输出端还通过第一单向隔离电路连接所述第一下拉电路，且所述第二输出端还通过第二单向隔离电路连接所述第一下拉电路，以使所述第一输出端与所述第二输出端相互隔离，所述方法包括以下步骤：分别控制所述多个移位寄存单元的第一输出端和第二输出端进行输出；控制所述第一下拉电路同时对所述多个移位寄存单元的第一输出端和第二输出端进行下拉。
根据本发明实施例提出的移位寄存器的驱动方法，分别控制多个移位寄存单元的第一输出端和第二输出端进行输出，控制第一下拉电路同时对多个移位寄存单元的第一输出端和第二输出端进行下拉，从而，多个移位寄存单元共用第一下拉电路，能够简化电路的结构，节省占用的空间，可以满足高分辨率窄边框的要求。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1根据本发明实施例的移位寄存器的方框示意图；
图2根据本发明一个实施例的移位寄存器的方框示意图；
图3根据本发明一个实施例的移位寄存器的电路原理图；
图4为图3实施例的时序图；
图5为根据本发明实施例的栅极驱动电路的方框示意图；
图6为根据本发明一个实施例的栅极驱动电路的级联示意图；
图7为根据本发明实施例的显示面板的方框示意图；以及
图8为根据本发明实施例的移位寄存器的驱动方法的流程示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
下面参考附图描述本发明实施例的移位寄存器及其驱动方法、栅极驱动电路、显示面板。
图1根据本发明实施例的移位寄存器的方框示意图。如图1所示，移位寄存器100包括多个移位寄存单元101，多个移位寄存单元101共用第一下拉电路11，其中，每个移位寄存单元101还包括第一输出电路12和第二输出电路13，每个移位寄存单元101的第一输出电路12与相应的移位寄存单元101的第一输出端OUT1相连，每个移位寄存单元101的第二输出电路13与相应的移位寄存单元101的第二输出端OUT2相连，每个移位寄存单元101的第一输出端OUT1还通过第一单向隔离电路14连接第一下拉电路11，且每个移位寄存单元101的第二输出端OUT2还通过第二单向隔离电路15连接第一下拉电路11，以使每个移位寄存单元101的第一输出端OUT1与第二输出端OUT2相互隔离。
需要说明的是，第一单向隔离电路14和第二单向隔离电路15可以实现单向导通，具体地，多个移位寄存单元101与第一下拉电路11之间具有节点M，当第一输出端OUT1的电位高于节点M的电位时，第一单向隔离电路14导通，而当第一输出端OUT1的电位低于节点M的电位时，第一单向隔离电路14截止，同理，当第二输出端OUT2的电位高于节点M的电位时，第二单向隔离电路15导通，而当第二输出端OUT2的电位低于节点M的电位时，第二单向隔离电路15截止。
还需说明的是，多个移位寄存器100用于构造栅极驱动电路GOA，移位寄存器100中的多个移位寄存单元101可分别位于不同级，即分别对应驱动像素电路中的多行像素。
可理解，在本发明实施例中，可以分别控制多个移位寄存单元101中的第一输出端OUT1和第二输出端OUT2进行输出，例如依次控制多个移位寄存单元101进行输出，并使每个移位寄存单元101中的第一输出端OUT1和第二输出端输出高电位。另外，在多个移位寄存单元101均输出完成之后，可以控制第一下拉电路11同时对多个移位寄存单元101的第一输出端OUT1和第二输出端OUT2进行下拉，即通过第一下拉电路11将多个移位寄存单元101的第一输出端OUT1和第二输出端OUT2同时下拉为低电位。
由此，本发明实施例的移位寄存器，多个移位寄存单元101共用第一下拉电路11，从而，能够简化电路的结构，节省占用的空间，可以满足高分辨率窄边框的要求。
下面本申请以移位寄存器100包括两个移位寄存单元101为例进行说明，但这并非是对本发明保护范围的限制。本领域的普通技术人员在阅读了本申请的说明书之后，在知悉本申请的技术构思的情况下，显然可以将本申请应用于移位寄存器100包括三个及三个以上移位寄存单元101的情况。其中，作为一个示例，移位寄存器100中的两个移位寄存单元101可分别位于奇数级和偶数级，即分别对应驱动像素电路中的奇数行像素和偶数行像素。
根据本发明的一个实施例，如图2所示，多个移位寄存单元101包括第一移位寄存单元101A和第二移位寄存单元101B，其中，第一移位寄存单元101A的第一输出电路12A还与第一上拉节点Q1和第一时钟端CLKEA相连，第一移位寄存单元101A的第一输出电路12A用于根据第一上拉节点Q1的电位和第一时钟端CLKEA的第一时钟信号控制第一移位寄存单元101A的第一输出端OUT1输出第一输出信号，第一移位寄存单元101A的第二输出电路13A还与第一上拉节点Q1和第二时钟端CLKFA相连，第一移位寄存单元101A的第二输出电路13A用于根据第一上拉节点Q1的电位和第二时钟端CLKFA的第二时钟信号控制第一移位寄存单元101A的第二输出端OUT2输出第二输出信号；第二移位寄存单元101B的第一输出电路12B与第二上拉节点Q2和第三时钟端CLKEB相连，第二移位寄存单元101B的第一输出电路12B用于根据第二上拉节点Q2的电位和第三时钟端CLKEB的第三时钟信号控制第二移位寄存单元101B的第一输出端OUT1输出第三输出信号，第二移位寄存单元101B的第二输出电路13B与第二上拉节点Q2和第四时钟端CLKFB相连，第二移位寄存单元101B的第二输出电路13B用于根据第二上拉节点Q2的电位和第四时钟端CLKFB的第四时钟信号控制第二移位寄存单元101B的第二输出端OUT2输出第四输出信号。
可理解，当第一上拉节点Q1为高电位且第一时钟端CLKEA提供的第一时钟信号为高电位时，第一移位寄存单元101A的第一输出电路12A导通，且第一时钟端CLKEA提供的高电位使得第一移位寄存单元101A的第一输出端OUT1输出高电位。当第一上拉节点Q1为高电位且第二时钟端CLKFA提供的第二时钟信号为高电位时，第一移位寄存单元101A的第二输出电路13A导通，且第二时钟端CLKFA提供的高电位使得第一移位寄存单元101A的第二输出端OUT2输出高电位。
同理，当第二上拉节点Q2为高电位且第三时钟端CLKEB提供的第三时钟信号为高电位时，第二移位寄存单元101B的第一输出电路12B导通，且第三时钟端CLKEB提供的高电位使得第二移位寄存单元101B的第一输出端OUT1输出高电位。当第二上拉节点Q2为高电位且第四时钟端CLKFB提供的第四时钟信号为高电位时，第二移位寄存单元101B的第二输出电路13B导通，且第四时钟端CLKFB提供的高电位使得第二移位寄存单元101B的第二输出端OUT2输出高电位。
需要说明的是，本文中的“高电位”和“低电位”分别指的是某一电路节点位置处由电位高度范围代表的两种逻辑状态。举例来说，第一上拉节点Q1处的高电位可以具体指代高于公共端电压的电位，第一上拉节点Q1处的低电位可以具体指代低于公共端电压的电位。可以理解的是，具体的电位高度范围可以在具体应用场景下根据需要进行设置，本发明对此不做限制。
与之对应的，本文中的“上拉”指的是使相应的电路节点处的电位上升至高电位，本文中的“下拉”指的是使相应的电路节点处的电位下降至低电位。可以理解的是，上述“上拉”与“下拉”均可以通过电荷的定向移动实现，因此可以具体藉由具有相应功能的电子元器件或其组合实现，本发明对此不做限制。
进一步地，如图2所示，第一移位寄存单元101A还包括第一控制电路16A，第一控制电路16A分别与第一上拉节点Q1、第一下拉节点QB1、第一电源VDDA和第三电源VGL1相连，第一控制电路16A用于将第一电源VDDA的电位写入第一下拉节点QB1，或者在第一上拉节点Q1的控制下，将第一下拉节点QB1的电位下拉至第三电源VGL1的电位；第二移位寄存单元101B还包括第二控制电路16B，第二控制电路101B分别与第二上拉节点Q2、第二下拉节点QB2、第二电源VDDB和第三电源VGL1相连，第二控制电路16B用于将第二电源VDDB的电位写入第二下拉节点QB2，或者在第二上拉节点Q2的控制下，将第二下拉节点Q2的电位下拉至第三电源VGL1的电位；其中，第一下拉电路11的第一控制端与第一下拉节点QB1相连，第一下拉电路11的第二控制端与第二下拉节点QB2相连。
需要说明的是，第一电源VDDA与第二电源VDDB可以交替工作。即，在同一时刻，第一电源VDDA与第二电源VDDB中有且只有一个进行工作，例如，第一电源VDDA提供高电位时，第二电源VDDB提供低电位，第一电源VDDA提供低电位时，第二电源VDDB提供高电位。另外，第三电源VGL1可以提供低电位。
可理解，以第一电源VDDA提供高电位为例，将第一电源VDDA的电位写入第一下拉节点QB1，当第一上拉节点Q1为高电位时，第一控制电路16A可以通过第三电源VGL1下拉第一下拉节点QB1的电位，即将第一下拉节点QB1的电位下拉至第三电源VGL1的电位(低电位)，当第一上拉节点Q1为低电位时，第一控制电路16A停止下拉第一下拉节点QB1的电位，即第一下拉节点QB1的电位保持为第一电源VDDA的电位(高电位)。此时由于第二电源VDDB提供低电位，因此第二下拉节点QB2的电位始终为低电位。
同理，以第二电源VDDB提供高电位为例，将第二电源VDDB的电位写入第二下拉节点QB2，当第二上拉节点Q2为高电位时，第二控制电路16B可以通过第三电源VGL1下拉第二下拉节点QB2的电位，即将第二下拉节点QB2的电位下拉至第三电源VGL1的电位(低电位)，当第二上拉节点Q2为低电位时，第二控制电路16B停止下拉第二下拉节点QB2的电位，即第二下拉节点QB2的电位保持为第二电源VDDB的电位(高电位)。此时由于第一电源VDDA提供低电位，因此第一下拉节点QB1的电位始终为低电位。
进一步地，如图2所示，第一移位寄存单元101A还包括第三下拉电路17A，第三下拉电路17A与第一上拉节点Q1、第一下拉节点QB1和第二下拉节点QB2相连，第三下拉电路17A用于在第一下拉节点QB1或第二下拉节点QB2的控制下，对第一上拉节点Q1进行初始化；第二移位寄存单元101B还包括第四下拉电路17B，第四下拉电路17B与第二上拉节点Q2、第一下拉节点QB1和第二下拉节点QB2相连，第四下拉电路17B用于在第一下拉节点QB1或第二下拉节点QB2的控制下，对第二上拉节点Q2进行初始化。
可理解，当第一下拉节点QB1或第二下拉节点QB2为高电位时，第一移位寄存单元101A的第三下拉电路17A导通，对第一上拉节点Q1进行初始化，即将第一上拉节点Q1的电位下拉为第三电源VGL1的电位(低电位)。同理，当第一下拉节点QB1或第二下拉节点QB2为高电位时，第二移位寄存单元101B的第四下拉电路17B导通，对第二上拉节点Q2进行初始化，即将第二上拉节点Q2的电位下拉为第三电源VGL1的电位(低电位)。
进一步地，如图2所示，第一移位寄存单元101A还包括级联输出电路18和第二下拉电路19，级联输出电路18与第五时钟端CLKD、第一上拉节点Q1和级联输出端CR相连，级联输出电路18用于根据第一上拉节点Q1的电位和第五时钟端CLKD的第五时钟信号控制级联输出端CR输出级联输出信号，第二下拉电路19与级联输出端CR相连，第二下拉电路19的第一控制端与第一下拉节点QB1相连，第二下拉电路19的第二控制端与第二下拉节点QB2相连，第二下拉电路19用于在第一下拉节点QB1或第二下拉节点QB2的控制下，下拉级联输出端CR的电位。
可理解，当第一上拉节点Q1为高电位且第五时钟端CLKD提供的第五时钟信号为高电位时，第一移位寄存单元101A的级联输出电路18导通，且第五时钟端CLKD提供的高电位使得第一移位寄存单元101A的级联输出端CR输出高电位。另外，当第一下拉节点QB1或第二下拉节点QB2为高电位时，第一移位寄存单元101A的第二下拉电路19导通，对级联输出端CR进行下拉，即将级联输出端CR的电位下拉为第三电源VGL1的电位(低电位)。
进一步地，如图2所示，第一移位寄存单元101A还包括第一输入单元20A和第一复位单元21A，第一输入单元20A分别与第一上拉节点Q1、第四电源VDD和第一控制端STU相连，第一输入单元20A用于在第一控制端STU的控制下，将第四电源VDD提供的电位写入第一上拉节点Q1，第一复位单元21A与第一上拉节点Q1、第三电源VGL1和第二控制端STD相连，第一复位单元21A用于在第二控制端STD的控制下，通过第三电源VGL1对第一上拉节点Q1进行复位；第二移位寄存单元101B还包括第二输入单元20B和第二复位单元21B，第二输入单元20B分别与第二上拉节点Q2、第四电源VDD和第一控制端STU相连，第二输入单元20B用于在第一控制端STU的控制下，将第四电源VDD提供的电位写入第二上拉节点Q2，第二复位单元21B与第二上拉节点Q2、第三电源VGL1和第二控制端STD相连，第二复位单元21B用于在第二控制端STD的控制下，通过第三电源VGL1对第二上拉节点Q2进行复位。
可理解，当第一控制端STU为高电位时，第一移位寄存单元101A的第一输入单元20A导通，将第四电源VDD提供的高电位写入第一上拉节点Q1，并且，第二移位寄存单元101B的第二输入单元20B导通，将第四电源VDD提供的高电位写入第二上拉节点Q2。另外，当第二控制端STD为高电位时，第一移位寄存单元101A的第一复位单元21A导通，通过第三电源VGL1对第一上拉节点Q1进行复位，即将第一上拉节点Q1的电位下拉为第三电源VGL1的电位(低电位)，并且，第二移位寄存单元101B的第二复位单元21B导通，通过第三电源VGL1对第二上拉节点Q2进行复位，即将第二上拉节点Q2的电位下拉为第三电源VGL1的电位(低电位)。
进一步地，如图2所示，第一移位寄存单元101A还包括第一感测控制电路22A，第一感测控制电路22A分别与第一上拉节点Q1、预存节点H、第三控制端CLKA、第五控制端OE和第四电源VDD相连，第一感测控制电路22A用于在显示模式，在第五控制端OE的控制下将第四电源VDD提供的电位写入预存节点H，以及在感测模式，根据预存节点H的电位和第三控制端CLKA的第三控制信号控制第一上拉节点Q1的电位，以便第一移位寄存单元101A的第一输出电路12A和第二输出电路13A分别输出第一感测控制信号和第二感测控制信号；第二移位寄存单元101B还包括第二感测控制电路22B，第二感测控制电路22B分别与第二上拉节点Q2和第三控制端CLKA相连，第二感测控制电路22B用于在感测模式，根据第三控制端CLKA的第三控制信号控制第二上拉节点Q2的电位，以便第二移位寄存单元101B的第一输出电路12B和第二输出电路13B分别输出第三感测控制信号和第四感测控制信号。
可理解，在显示模式，当第五控制端OE输出高电位时，第一感测控制电路22A将第四电源VDD提供的高电位写入预存节点H，预存节点H保持高电位直至进入感测模式，其中，在显示装置的空白阶段(Blank阶段)进行感测。在感测模式，预存节点H的电位为高电位，当第三控制端CLKA的第三控制信号为高电位时，第一感测控制电路22A导通，并将高电位写入第一上拉节点Q1和第二上拉节点Q2。
进而，当第一时钟端CLKEA提供的第一时钟信号为高电位时，第一移位寄存单元101A的第一输出电路12A导通，且第一时钟端CLKEA提供的高电位使得第一移位寄存单元101A的第一输出端OUT1输出高电位，并当第二时钟端CLKFA提供的第二时钟信号为高电位时，第一移位寄存单元101A的第二输出电路13A导通，且第二时钟端CLKFA提供的高电位使得第一移位寄存单元101A的第二输出端OUT2输出高电位。同理，当第三时钟端CLKEB提供的第三时钟信号为高电位时，第二移位寄存单元101B的第一输出电路12B导通，且第三时钟端CLKEB提供的高电位使得第二移位寄存单元101B的第一输出端OUT1输出高电位。当第四时钟端CLKFB提供的第四时钟信号为高电位时，第二移位寄存单元101B的第二输出电路13B导通，且第四时钟端CLKFB提供的高电位使得第二移位寄存单元101B的第二输出端OUT2输出高电位。
进一步地，如图2所示，第一移位寄存单元101A还包括第一重置电路23A，第一重置电路23A与第一上拉节点Q1、第三电源VGL1和第四控制端TRST相连，第一重置电路23A用于在第四控制端TRST的控制下，通过第三电源VGL1对第一上拉节点Q1进行重置；第二移位寄存单元101B还包括第二重置电路23B，第二重置电路23B与第二上拉节点Q2、第三电源VGL1和第四控制端TRST相连，第二重置电路23B用于在第四控制端TRST的控制下，通过第三电源VGL1对第二上拉节点Q2进行重置。
可理解，当第四控制端TRST为高电位时，第一移位寄存单元101A的第一重置电路23A导通，通过第三电源VGL1对第一上拉节点Q1进行重置，即将第一上拉节点Q1的电位下拉为第三电源VGL1的电位(低电位)，并且，第二移位寄存单元101B的第二重置电路23B导通，通过第三电源VGL1对第二上拉节点Q2进行重置，即将第二上拉节点Q2的电位下拉为第三电源VGL1的电位(低电位)。
下面结合图3和图4对第一移位寄存单元101A和第二移位寄存单元101B的具体电路及工作原理进行描述。其中，在下面的实施例中，晶体管的控制极可为栅极，晶体管的第一极可为集电极，晶体管的第二极可为发射极。晶体管可为N型晶体管或P型晶体管，本申请以N型晶体管为例进行说明。本领域的普通技术人员在阅读了本申请的说明书之后，在知悉本申请的技术构思的情况下，显然可以将本申请应用于P型晶体管的情况。作为一个示例，晶体管可为薄膜晶体管TFT。
根据图3的实施例，第一下拉电路11包括第一晶体管M1和第二晶体管M2，第一晶体管M1的第一极与第二晶体管M2的第一极相连，与每个移位寄存单元101的第一单向隔离电路14和第二单向隔离电路15相连，第一晶体管M1的第二极与第二晶体管M2的第二极相连，并与第五电源VGL2相连，第一晶体管M1的控制极与第一下拉节点QB1相连，第二晶体管M2的控制极与第二下拉节点QB2相连。
需要说明的是，第五电源VGL2和第三电源VGL1可以为直流低电位信号，其值可以相同也可以不同，可选的，第五电源VGL2的电位高于第三电源VGL1的电位。其中，第五电源VGL2的电位和第三电源VGL1的电位可以都为负电位。而第三电源VDD为直流高电位信号。
可理解，当第一下拉节点QB1为高电位时，第一晶体管M1导通，由于本申请中的单向隔离电路能够从与输出端相连的一端向与第一下拉电路11相连的一端单向导通，因此，第一晶体管M1导通可以使得每个移位寄存单元101的第一输出端OUT1和第二输出端OUT2，通过相应的单向隔离电路下拉，每个移位寄存单元101的第一输出端OUT1和第二输出端OUT2的电位下拉为第三电源VGL1提供的低电位。
由此，本发明实施例的移位寄存器，通过共用第一下拉电路11，能够简化电路的结构，节省占用的空间，可以满足高分辨率窄边框的要求。
根据本发明的一个实施例，如图3所示，第一单向隔离电路14A、14B包括第三晶体管M3，第三晶体管M3的第一极与控制极相连，并与相应的移位寄存单元101的第一输出端OUT1相连，第三晶体管M3的第二极与第一下拉电路11相连；第二单向隔离电路15A、15B包括第四晶体管M4，第四晶体管M4的第一极与控制极相连，并与相应的移位寄存单元101的第二输出端OUT2相连，第四晶体管M4的第二极与第一下拉电路11相连。
可理解，第三晶体管M3的第一极与控制极相连，从而将第三晶体管M3连接成二极管形式，第四晶体管M4的第一极与控制极相连，从而将第四晶体管M4连接成二极管形式，第三晶体管M3的第二极与第四晶体管M4的第二极连接公共节点M，即多个移位寄存单元101中的第三晶体管M3的第二极与第四晶体管M4的第二极均连接公共节点M，公共节点M与第一下拉电路11相连。以第一移位寄存单元101A的第一输出端OUT1和第二输出端OUT2为例，当第一输出端OUT1为高电位时，由于第二单向隔离电路15A反向截止，第二输出端OUT2的输出信号不会受第一输出端OUT1的影响，当第二输出端OUT2为高电位时，由于第一单向隔离电路14A反向截止，第一输出端OUT1的输出信号不会受第二输出端OUT2的影响。
由此，通过二极管分组方式实现下拉管共用，且各个输出端可以独立地输出，而不会互相影响。
需要说明的是，对于两个移位寄存单元的实施方式，如图3所示，第一移位寄存单元101A中第三晶体管M3记为Q3A，第一移位寄存单元101A中第四晶体管M4记为Q4A，第二移位寄存单元101B中第三晶体管M3记为Q3B，第二移位寄存单元101B中第四晶体管M4记为Q4B。
根据本发明的一个实施例，如图3所示，第三下拉电路17A包括第七晶体管Q7和第八晶体管Q8，第七晶体管Q7的第一极与第八晶体管Q8的第一极相连，并与第一上拉节点Q1相连，第七晶体管Q7的第二极与第八晶体管Q8的第二极相连，并与第三电源VGL1相连，第七晶体管Q7的控制极与第一下拉节点QB1相连，第八晶体管Q8的控制极与第二下拉节点QB2相连；第四下拉电路17B包括第九晶体管Q9和第十晶体管Q10，第九晶体管Q9的第一极与第十晶体管Q10的第一极相连，并与第二上拉节点Q2相连，第九晶体管Q9的第二极与第十晶体管Q10的第二极相连，并与第三电源VGL1相连，第九晶体管Q9的控制极与第一下拉节点QB1相连，第十晶体管Q10的控制极与第二下拉节点QB2相连。
可理解，当第一下拉节点QB1为高电位时，第七晶体管Q7导通，第一上拉节点Q1的电位可以通过第七晶体管Q7下拉为第三电源VGL1提供的低电位，并且，第九晶体管Q9导通，第二上拉节点Q2的电位可以通过第九晶体管Q9下拉为第三电源VGL1提供的低电位。而当第二下拉节点QB2为高电位时，第八晶体管Q8导通，第一上拉节点Q1的电位可以通过第八晶体管Q8下拉为第三电源VGL1提供的低电位，并且，第十晶体管Q10导通，第二上拉节点Q2的电位可以通过第十晶体管Q10下拉为第三电源VGL1提供的低电位。
根据图3的实施例，第二下拉电路19包括第十一晶体管M11和第十二晶体管M12，第十一晶体管M11的第一极与第十二晶体管M12的第一极相连，并与级联输出端CR相连，第十一晶体管M11的第二极与第十二晶体管M12的第二极相连，并与第三电源VGL1相连，第十一晶体管M11的控制极与第一下拉节点QB1相连，第十二晶体管M12的控制极与第二下拉节点QB2相连。
可理解，当第一下拉节点QB1为高电位时，第十一晶体管M11导通，级联输出端CR的电位可以通过第十一晶体管M11下拉为第三电源VGL1提供的低电位。而当第二下拉节点QB2为高电位时，第十二晶体管M12导通，级联输出端CR的电位可以通过第十二晶体管M12下拉为第三电源VGL1提供的低电位。
根据图3的实施例，第一移位寄存单元101A的第一输出电路12A包括第五晶体管Q5和第二电容C2，第五晶体管Q5的第一极与第一时钟端CLKEA相连，第五晶体管Q5的第二极与第一移位寄存单元101A的第一输出端OUT1相连，第五晶体管Q5的控制极与第一上拉节点Q1相连；第二电容C2的一端与第五晶体管Q5的控制极相连，第二电容C2的另一端与第五晶体管Q5的第二极相连。第一移位寄存单元101A的第二输出电路13A包括第六晶体管Q6和第三电容C3，第六晶体管Q6的第一极与第二时钟端CLKFA相连，第六晶体管Q6的第二极与第一移位寄存单元101A的第二输出端OUT2相连，第六晶体管Q6的控制极与第一上拉节点Q1相连；第三电容C3的一端与第六晶体管Q6的控制极相连，第三电容C3的另一端与第六晶体管Q6的第二极相连。
第二移位寄存单元101B的第一输出电路12B包括第十三晶体管Q13和第四电容C4，第十三晶体管Q13的第一极与第三时钟端CLKEB相连，第十三晶体管Q13的第二极与第二移位寄存单元101B的第一输出端OUT1相连，第十三晶体管Q13的控制极与第二上拉节点Q2相连；第四电容C4的一端与第十三晶体管Q13的控制极相连，第四电容C4的另一端与第十三晶体管Q13的第二极相连。第二移位寄存单元101B的第二输出电路13B包括第十四晶体管Q14和第五电容C5，第十四晶体管Q14的第一极与第四时钟端CLKFB相连，第十四晶体管Q14的第二极与第二移位寄存单元101B的第二输出端OUT2相连，第十四晶体管Q14的控制极与第二上拉节点Q2相连；第五电容C5的一端与第十四晶体管Q14的控制极相连，第五电容C5的另一端与第十四晶体管Q14的第二极相连。
可理解，当第一上拉节点Q1为高电位时，第五晶体管Q5和第六晶体管Q6的栅极被置为高电位，如果第一时钟端CLKEA提供高电位，则第一移位寄存单元101A的第一输出端OUT1输出高电位，如果第二时钟端CLKFA提供高电位，则第一移位寄存单元101A的第二输出端OUT2输出高电位。同理，当第二上拉节点Q2为高电位时，第十三晶体管Q13和第十四晶体管Q14的栅极被置为高电位，如果第三时钟端CLKEB提供高电位，则第二移位寄存单元101B的第一输出端OUT1输出高电位，如果第四时钟端CLKFB提供的高电位，则第二移位寄存单元101B的第二输出端OUT2输出高电位。
根据图3的实施例，第一移位寄存单元101A的第一控制电路16A包括第十五晶体管M15和第十六晶体管M16。其中，第十五晶体管M15的第一极与控制极相连，并与第一电源VDDA相连，第十五晶体管M15的第二极与第一上拉节点Q1相连，第十六晶体管M16的第一极与第一上拉节点Q1相连，第十六晶体管M16的第二极与第三电源VGL1相连，第十六晶体管M16的控制极与第一下拉节点QB1相连。第二移位寄存单元101B的第二控制电路16B包括第十七晶体管M17和第十八晶体管M18。其中，第十七晶体管M17的第一极与控制极相连，并与第二电源VDDB相连，第十七晶体管M17的第二极与第二上拉节点Q2相连，第十八晶体管M18的第一极与第二上拉节点Q2相连，第十八晶体管M18的第二极与第三电源VGL1相连，第十八晶体管M18的控制极与第二下拉节点QB2相连。
可理解，当第二电源VDDB进行工作时，第二电源VDDB提供高电位，第一电源VDDA提供低电位，此时，第十五晶体管M15关闭，第十七晶体管M17导通，此时如果第二上拉节点Q2为高电位，则第十八晶体管M18导通，将第二下拉节点QB2的电位下拉至第三电源VGL1的低电位，如果第二上拉节点Q2为低电位，第二控制电路16B停止下拉第二下拉节点QB2的电位，即第二下拉节点QB2的电位保持为第二电源VDDB的高电位。
具体地，根据图3的实施例，级联输出电路18包括第二十九晶体管M29，其中，第二十九晶体管M29的第一极与第五时钟端CLKD相连，第二十九晶体管M29的第二极与级联输出端CR相连，第二十九晶体管M29的控制极与第一上拉节点Q1相连。
可理解，当第一上拉节点Q1为高电位时，第二十九晶体管M29的栅极被置为高电位，进而第五时钟端CLKD提供的高电位时，可以使得第一移位寄存单元101A的级联输出端CR输出高电位。
具体地，根据图3的实施例，第一移位寄存单元101A的第一输入单元20A包括第二十七晶体管M27，第二十七晶体管M27的第一极与第四电源VDD相连，第二十七晶体管M27的第二极与第一上拉节点Q1相连，第二十七晶体管M27的控制极与第一控制端STU相连。第一移位寄存单元101A的第一复位单元21A包括第十九晶体管M19，第十九晶体管M19的第一极与第一上拉节点Q1相连，第十九晶体管M19的第二极与第三电源VGL1相连，第十九晶体管M19的控制极与第二控制端STD相连。
第二移位寄存单元101B的第二输入单元20B包括第二十八晶体管M28，第二十八晶体管M28的第一极与第四电源VDD相连，第二十八晶体管M28的第二极与第二上拉节点Q2相连，第二十八晶体管M28的控制极与第一控制端STU相连。第二移位寄存单元101B的第二复位单元21B包括第二十晶体管M20，第二十晶体管M20的第一极与第二上拉节点Q2相连，第二十晶体管M20的第二极与第三电源VGL1相连，第二十晶体管M20的控制极与第二控制端STD相连。
可理解，当第一控制端STU为高电位时，第二十七晶体管M27和第二十八晶体管M28导通，第四电源VDD提供的高电位写入第一上拉节点Q1，且第四电源VDD提供的高电位写入第二上拉节点Q2。另外，当第二控制端STD为高电位时，第十九晶体管M19和第二十晶体管M20导通，第一上拉节点Q1和第二上拉节点Q2的电位下拉为第三电源VGL1的低电位。
需要说明的是，以第一移位寄存单元的级数为准，第一控制端STU可以为第一移位寄存单元的前四级移位寄存单元的级联输出端，也就是说，假设第一移位寄存单元的级数为第N级，那么第一控制端STU可以为第(N-4)级移位寄存单元的级联输出端。以第一移位寄存单元的级数为准，第二控制端STD可以为第一移位寄存单元的后八级移位寄存单元的级联输出端，也就是说，假设第一移位寄存单元的级数为第N级，那么第二控制端STD可以为第(N+8)级移位寄存单元的级联输出端。
具体地，根据图3的实施例，第一移位寄存单元101A的第一重置电路23A包括第二十一晶体管M21，第二十一晶体管M21的第一极与第一上拉节点Q1相连，第二十一晶体管M21的第二极与第三电源VGL1相连，第二十一晶体管M21的控制极与第四控制端TRST相连。第二移位寄存单元101B的第二重置电路23B包括第二十二晶体管M22，第二十二晶体管M22的第一极与第二上拉节点Q2相连，第二十二晶体管M22的第二极与第三电源VGL1相连，第二十二晶体管M22的控制极与第四控制端TRST相连，
可理解，当第四控制端TRST为高电位时，第二十一晶体管M21和第二十二晶体管M22导通，通过第三电源VGL1对第一上拉节点Q1和第二上拉节点Q2进行重置，即将第一上拉节点Q1和第二上拉节点Q2的电位下拉为第三电源VGL1的低电位。
具体地，根据图3的实施例，第一移位寄存单元101A还包括第一感测控制电路22A，
第一感测控制电路22A包括第二十三晶体M23、第二十四晶体M24、第二十五晶体M25和第一电容C1，其中，第二十三晶体M23的第一极与第四电源VDD相连，第二十三晶体M23的第二极与预存节点H相连，第二十三晶体M23的控制极与第五控制端OE相连；第二十四晶体M24的第一极与第三控制端CLKA相连，第二十四晶体M24的第二极与节点N相连，第二十四晶体M24的控制极与预存节点H相连；第二十五晶体M25的第一极与节点N相连，第二十五晶体M25的第二极与第一上拉节点Q1相连，第二十五晶体M25的控制极与第三控制端CLKA相连；第一电容C1的一端与预存节点H相连，第一电容C1的另一端与第三电源VGL1相连。
第二感测控制电路22B包括第二十六晶体管M26，其中，第二十六晶体管M26的第一极与节点N相连，第二十六晶体管M26的第二极与第二上拉节点Q2相连，第二十六晶体管M26的控制极与第三控制端CLKA相连。
可理解，在显示模式，当第五控制端OE输出高电位时，第二十三晶体M23导通，第四电源VDD提供的高电位写入预存节点H，通过第一电容C1，使得预存节点H保持高电位直至进入感测模式，其中，在显示装置的空白阶段(Blank阶段)进行感测。
在感测模式，预存节点H的电位为高电位，第二十四晶体M24导通，当第三控制端CLKA为高电位时，第二十五晶体M25和第二十六晶体管M26导通，当第三控制端CLKA提供的高电位通过第二十四晶体M24和第二十五晶体M25写入第一上拉节点Q1，并通过第二十四晶体M24和第二十六晶体管M2写入第二上拉节点Q2。此时，第一移位寄存单元101A和第二移位寄存单元101B的输出端可以根据时钟端输出感测信号。
由此，可以实现随机sense，即可以在任意帧补偿任意行像素的驱动晶体管。
需要说明的是，第五控制端OE可以与第一控制端STU接收相同的信号，即以第一移位寄存单元的级数为准，第五控制端OE也可以为第一移位寄存单元的前四级移位寄存单元的级联输出端。第三控制端CLKA和第四控制端TRST可以为外部控制电路产生的时钟信号。
接下来，结合图3和图4，说明本发明实施例的移位寄存器的工作过程：
需要说明的是，第三控制端CLKA的第三控制信号、第五时钟端CLKD的第五时钟信号、第一时钟端CLKEA的第一时钟信号、第二时钟端CLKFA的第二时钟信号、第三时钟端CLKEB的第三时钟信号、第四时钟端CLKFB的第四时钟信号和第四控制端TRST的第四控制信号均为外部控制的时钟信号。VDDA和VDDB为低频时钟信号(也可以用直流信号代替)。其中，前面提供的时钟信号之前的脉宽关系可调。
具体地，显示面板可具有10个CLKE时钟信号，即CLKE_1、CLKE_2、CLKE_3，CLKE_4、CLKE_5、……、CLKE_10，前述10个CLKE时钟信号可以分别提供至第一级移位寄存单元至第十级移位寄存单元，例如，CLKE_1提供至第一级移位寄存单元的第一时钟端CLKEA，CLKE_2提供至第二级移位寄存单元的第三时钟端CLKEB，CLKE_3提供至第三级移位寄存单元的第一时钟端CLKEA，CLKE_4提供至第四级移位寄存单元的第三时钟端CLKEB，以此类推。从第10行开始重复CLKE_1-CLKE_10，例如，CLKE_1提供至第十一级移位寄存单元的第一时钟端CLKEA，CLKE_2提供至第十二级移位寄存单元的第三时钟端CLKEB。其中，CLKF与CLKE采用相同的时钟信号。
首先，对整个栅极驱动电路中全部移位寄存器的第一上拉节点Q1和第二上拉节点Q2进行重置，具体地，第四控制端TRST为高电位，第二十一晶体管M21和第二十二晶体管M22导通，通过第三电源VGL1将第一上拉节点Q1和第二上拉节点Q2的电位下拉为第三电源VGL1提供的低电位。
接下来，在显示模式下，即在某一帧的Display期间，针对于第11级移位寄存单元和第12级移位寄存单元，具体的工作过程如下：
A：初始时，VDDA和VDDB始终保持一个为高电位且另一个为低电位，例如，VDDB保持为高电位且VDDA保持为低电位。此时，第十七晶体管M17和第十晶体管M10导通，使得第二下拉节点QB2为高电位，第一上拉节点Q1和第二上拉节点Q2为低电位。
B：第一移位寄存单元的前四级移位寄存单元的级联输出端CR<N-4>为高电位，即图4中CR<7>为高电位，进而第一控制端STU和第五控制端OE为高电位，第一移位寄存单元的后八级移位寄存单元的级联输出端CR<N+8>为低电位，即图4中CR<19>为低电位，进而第二控制端STD为低电位，第四控制端TRST、第三控制端CLKA、第五时钟端CLKD(即CLKD_1)、第一时钟端CLKEA(即CLKE_1)、第二时钟端CLKFA(即CLKF1_1)、第三时钟端CLKEB(CLKE_2)和第四时钟端CLKFB(同CLKE_2)均为低电位，VDDA和VDDB始终保持一个为高电位且另一个为低电位。
CR<7>为高电位使得第二十七晶体管M27和第二十八晶体管M28导通，第一上拉节点Q1和第二上拉节点Q2写入高电压并保持为高电位，进而第二十九晶体管M29、第五晶体管M5、第六晶体管M6、第十三晶体管M13和第十四晶体管M14的栅极被置高电位。第一上拉节点Q1和第二上拉节点Q2为高电位，将第十六晶体管M16和第十八晶体管M18导通，进而把第一下拉节点QB1和第二下拉节点QB2下拉为低电位。第五时钟端CLKD、第一时钟端CLKEA、第二时钟端CLKFA、第三时钟端CLKEB和第四时钟端CLKFB为低电位，使得级联输出端CR<11>、第一输出端的OUT1<11>和OUT1<12>以及第二输出端的OUT2<11>和OUT2<12>都为低电位。并且，CR<7>为高电位还使得第二十三晶体管M23导通，预存节点H写入高电压并保持为高电位。
C：第五时钟端CLKD、第一时钟端CLKEA、第二时钟端CLKFA均为高电位，第一移位寄存单元的前四级移位寄存单元的级联输出端CR<N-4>为低电位，即图4中CR<7>为低电位，进而第一控制端STU和第五控制端OE为低电位，第一移位寄存单元的后八级移位寄存单元的级联输出端CR<N+8>为低电位，即图4中CR<19>为低电位，进而第二控制端STD为低电位，第四控制端TRST、第三控制端CLKA、第三时钟端CLKEB即CLKE_2和第四时钟端CLKFB(同CLKE_2)为低电位，VDDA和VDDB始终保持一个为高电位且另一个为低电位。
第一上拉节点Q1因为第二电容C2和第三电容C3的存在而保持为高电位，第二十九晶体管M29、第五晶体管M5和第六晶体管M6导通，第五时钟端CLKD、第一时钟端CLKEA和第二时钟端CLKFA为高电位，使得级联输出端CR<11>、第一输出端的OUT1<11>和第二输出端OUT2<11>输出高电位。
D：在阶段C的基础上，第三时钟端CLKEB和第四时钟端CLKFB变为高电位。
第二上拉节点Q2因为第四电容C4和第五电容C5的存在而保持为高电位，第十三晶体管M13和第十四晶体管M14导通，第三时钟端CLKEB和第四时钟端CLKFB为高电位，使得第二上拉节点Q2点进行第二次自举进一步提高电位，第一输出端的OUT1<12>和第二输出端OUT2<12>输出高电位。
E：在阶段D的基础上，第五时钟端CLKD、第一时钟端CLKEA和第二时钟端CLKFA变为低电位。
此时，第一上拉节点Q1因为第二电容C2和第三电容C3的存在仍保持高电位，第五时钟端CLKD、第一时钟端CLKEA和第二时钟端CLKFA为低电位，使得级联输出端CR<11>、第一输出端的OUT1<11>和第二输出端OUT2<11>输出低电位。
F：在阶段E的基础上，第三时钟端CLKEB和第四时钟端CLKFB变为低电位。
此时，第二上拉节点Q2因为第四电容C4和第五电容C5的存在仍保持高电位，第三时钟端CLKEB和第四时钟端CLKFB为低电位，使得第一输出端的OUT1<12>和第二输出端OUT2<12>输出低电位。
G：在阶段F的基础上，CR<N+8>(CR<19>)为高电位，即第二控制端STD为高电位。
此时，CR<19>为高电位，使得第十九晶体管M19和第二十晶体管M20导通，第一上拉节点Q1和第二上拉节点Q2点被拉低，复位完成。
另外，第一上拉节点Q1和第二上拉节点Q2点被拉低，使得第十六晶体管M16和第十八晶体管M18关闭，第二下拉节点QB2变为高电位，进而使得第二晶体管M2、第八晶体管M8、第十晶体管M10和第十二晶体管M12导通，第一上拉节点Q1、第二上拉节点Q2、级联输出端CR、第一输出端的OUT1<N>、OUT1<N+1>和第二输出端OUT2<N>、OUT2<N+1>均被第三电源VGL1的低电位拉住并保持低电位。
如此依次移位完成Display期间的所有行的显示，Display阶段结束，接着进入Blank阶段。
由此，在图3实施例中，通过共用结构后两行可以节省两个下拉管，因为下拉管的尺寸比较大，也就节省了较大的空间。
需要说明的是，在此过程中，针对第11行的SENSE，第五控制端OE的第五控制信号与CR<7>的波形脉宽相同，所以在CR<7>输出时，会对第11级移位寄存单元的预存节点H充电，在第五控制端OE变为低电位后，第11级移位寄存单元的预存节点H的高电位会一直保持到Blank阶段。并且，此过程中，第二十五晶体管M25和第二十六晶体管M26一直处于关断状态。隔离了SENSE预存节点H对于Display期间的过程产生影响。
在感测模式，即在某一帧的Blank期间，针对第11级移位寄存单元的具体工作过程如下：
R：第三控制端CLKA为高电位,CR<N-4>(CR<7>)为低电位，进而第一控制端STU和第五控制端OE为低电位，CR<N+8>(CR<19>)为低电位，即第二控制端STD为低电位，第四控制端TRST、第五时钟端CLKD、第一时钟端CLKEA即CLKE_1、第二时钟端CLKFA(同CLKE_1)、第三时钟端CLKEB即CLKE_2和第四时钟端CLKFB(同CLKE_2)均为低电位，VDDA和VDDB始终保持一个为高电位且另一个为低电位。
此时，第三控制端CLKA为高电位，预存节点H也为高电位，使得第二十四晶体管M24导通，输出第三控制端CLKA的高电位到公共节点N，第三控制端CLKA为高电位还使得第二十五晶体管M25和第二十六晶体管M26导通，公共节点N的高电位进一步输出到第一上拉节点Q1和第二上拉节点Q2，第一上拉节点Q1和第二上拉节点Q2变为高电位。
S：第一时钟端CLKEA和第二时钟端CLKFA为高电位，第三控制端CLKA为低电位，CR<N-4>(CR<7>)为低电位，进而第一控制端STU和第五控制端OE为低电位，CR<N+8>(CR<19>)为低电位，即第二控制端STD为低电位，第四控制端TRST、第五时钟端CLKD、第三时钟端CLKEB即CLKE_2和第四时钟端CLKFB(同CLKE_2)均为低电位，VDDA和VDDB始终保持一个为高电位且另一个为低电位。
此时，第一上拉节点Q1因为第二电容C2和第三电容C3的存在而保持为高电位，第五晶体管M5和第六晶体管M6导通，第一时钟端CLKEA和第二时钟端CLKFA为高电位，使得第一上拉节点Q1点进行自举进一步提高电位，第一输出端的OUT1<11>和第二输出端OUT2<11>输出高电位。
T：在阶段S的基础上，第一时钟端CLKEA和第二时钟端CLKFA变为低电位。
第一时钟端CLKEA和第二时钟端CLKFA变为低电位，第一输出端的OUT1<11>和第二输出端OUT2<11>输出低电位。
综上，根据本发明实施例提出的移位寄存器，多个移位寄存单元共用第一下拉电路，且每个移位寄存单元的第一输出端还通过第一单向隔离电路连接第一下拉电路，且每个移位寄存单元的第二输出端还通过第二单向隔离电路连接第一下拉电路，以使每个移位寄存单元的第一输出端与第二输出端相互隔离，从而，能够简化电路的结构，节省占用的空间，可以满足高分辨率窄边框的要求。
基于上述实施例的移位寄存器，本发明还提出了一种栅极驱动电路。
图5为根据本发明实施例的栅极驱动电路的方框示意图。如图5所示，栅极驱动电路200包括多个如前述实施例的移位寄存器100。
具体地，每个移位寄存器100包括第一移位寄存单元和第二移位寄存单元，第一移位寄存单元位于奇数级，第二移位寄存单元位于偶数级，前六级移位寄存单元的级联关系可如图6所示，其中，从上至下依次为第一级移位寄存单元、第二级移位寄存单元、第三级移位寄存单元、第四级移位寄存单元、第五级移位寄存单元和第六级移位寄存单元，第一级移位寄存单元的第四控制端、第二级移位寄存单元的第四控制端、第三级移位寄存单元的第四控制端、第四级移位寄存单元的第四控制端、第五级移位寄存单元的第四控制端和第六级移位寄存单元的第四控制端连接同一TRST信号线；第一级移位寄存单元、第三级移位寄存单元和第五级移位寄存单元连接第一电源VDDA；第二级移位寄存单元、第四级移位寄存单元和第六级移位寄存单元连接第二电源VDDB；第五级移位寄存单元的第五控制端连接OE信号线；第五级移位寄存单元的第三控制端连接CLKA信号线；第一级移位寄存单元的第五时钟端CLKD连接CLKD_1时钟线，第三级移位寄存单元的第五时钟端CLKD连接CLKD_3时钟线，第五级移位寄存单元的第五时钟端CLKD连接CLKD_5时钟线；第一级移位寄存单元的级联输出端连接第五级移位寄存单元和第六级移位寄存单元的第一控制端STU。
根据本发明实施例提出的栅极驱动电路，能够简化电路的结构，节省占用的空间，可以满足高分辨率窄边框的要求。
基于上述实施例的栅极驱动电路，本发明还提出了一种显示面板。
图7为根据本发明实施例的显示面板的方框示意图。如图7所示，本发明实施例的显示面板300包括如前面实施例的栅极驱动电路200。
根据本发明实施例提出的显示面板，能够简化电路的结构，节省占用的空间，可以满足高分辨率窄边框的要求。
与前述实施例的移位寄存器相对应的，本发明还提出了一种移位寄存器的驱动方法。
图8为根据本发明实施例的移位寄存器的驱动方法的流程示意图。移位寄存器包括多个移位寄存单元，多个移位寄存单元共用第一下拉电路，每个移位寄存单元还包括第一输出电路和第二输出电路，每个移位寄存单元的第一输出电路与相应移位寄存单元的第一输出端相连，每个移位寄存单元的第二输出电路与相应移位寄存单元的第二输出端相连，每个移位寄存单元的第一输出端还通过第一单向隔离电路连接第一下拉电路，且第二输出端还通过第二单向隔离电路连接第一下拉电路，以使第一输出端与第二输出端相互隔离。如图8所示，移位寄存器的驱动方法包括以下步骤：
S1：分别控制多个移位寄存单元的第一输出端和第二输出端进行输出；
S2：控制第一下拉电路同时对多个移位寄存单元的第一输出端和第二输出端进行下拉。
需要说明的是，前述对移位寄存器实施例的解释说明也适用于该实施例的移位寄存器的驱动方法，此处不再赘述。
根据本发明实施例提出的移位寄存器的驱动方法，分别控制多个移位寄存单元的第一输出端和第二输出端进行输出，控制第一下拉电路同时对多个移位寄存单元的第一输出端和第二输出端进行下拉，从而，多个移位寄存单元共用第一下拉电路，能够简化电路的结构，节省占用的空间，可以满足高分辨率窄边框的要求。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
流程图中或在此以其他方式描述的任何过程或方法描述可以被理解为，表示包括一个或更多个用于实现定制逻辑功能或过程的步骤的可执行指令的代码的模块、片段或部分，并且本发明的优选实施方式的范围包括另外的实现，其中可以不按所示出或讨论的顺序，包括根据所涉及的功能按基本同时的方式或按相反的顺序，来执行功能，这应被本发明的实施例所属技术领域的技术人员所理解。
在流程图中表示或在此以其他方式描述的逻辑和/或步骤，例如，可以被认为是用于实现逻辑功能的可执行指令的定序列表，可以具体实现在任何计算机可读介质中，以供指令执行系统、装置或设备(如基于计算机的系统、包括处理器的系统或其他可以从指令执行系统、装置或设备取指令并执行指令的系统)使用，或结合这些指令执行系统、装置或设备而使用。就本说明书而言，"计算机可读介质"可以是任何可以包含、存储、通信、传播或传输程序以供指令执行系统、装置或设备或结合这些指令执行系统、装置或设备而使用的装置。计算机可读介质的更具体的示例(非穷尽性列表)包括以下：具有一个或多个布线的电连接部(电子装置)，便携式计算机盘盒(磁装置)，随机存取存储器(RAM)，只读存储器(ROM)，可擦除可编辑只读存储器(EPROM或闪速存储器)，光纤装置，以及便携式光盘只读存储器(CDROM)。另外，计算机可读介质甚至可以是可在其上打印所述程序的纸或其他合适的介质，因为可以例如通过对纸或其他介质进行光学扫描，接着进行编辑、解译或必要时以其他合适方式进行处理来以电子方式获得所述程序，然后将其存储在计算机存储器中。
应当理解，本发明的各部分可以用硬件、软件、固件或它们的组合来实现。在上述实施方式中，多个步骤或方法可以用存储在存储器中且由合适的指令执行系统执行的软件或固件来实现。如，如果用硬件来实现和在另一实施方式中一样，可用本领域公知的下列技术中的任一项或他们的组合来实现：具有用于对数据信号实现逻辑功能的逻辑门电路的离散逻辑电路，具有合适的组合逻辑门电路的专用集成电路，可编程门阵列(PGA)，现场可编程门阵列(FPGA)等。
本技术领域的普通技术人员可以理解实现上述实施例方法携带的全部或部分步骤是可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，该程序在执行时，包括方法实施例的步骤之一或其组合。
此外，在本发明各个实施例中的各功能单元可以集成在一个处理模块中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。所述集成的模块如果以软件功能模块的形式实现并作为独立的产品销售或使用时，也可以存储在一个计算机可读取存储介质中。
上述提到的存储介质可以是只读存储器，磁盘或光盘等。尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (15)

1.一种移位寄存器，其特征在于，包括多个移位寄存单元，所述多个移位寄存单元共用第一下拉电路，其中，
每个所述移位寄存单元还包括第一输出电路和第二输出电路，每个所述移位寄存单元的第一输出电路与相应移位寄存单元的第一输出端相连，每个所述移位寄存单元的第二输出电路与相应移位寄存单元的第二输出端相连，每个所述移位寄存单元的第一输出端还通过第一单向隔离电路连接所述第一下拉电路，且每个所述移位寄存单元的第二输出端还通过第二单向隔离电路连接所述第一下拉电路，以使每个所述移位寄存单元的第一输出端与所述第二输出端相互隔离。
2.根据权利要求1所述的移位寄存器，其特征在于，所述多个移位寄存单元包括第一移位寄存单元和第二移位寄存单元，其中，
所述第一移位寄存单元的第一输出电路还与第一上拉节点和第一时钟端相连，所述第一移位寄存单元的第一输出电路用于根据所述第一上拉节点的电位和所述第一时钟端的第一时钟信号控制所述第一移位寄存单元的第一输出端输出第一输出信号，所述第一移位寄存单元的第二输出电路还与所述第一上拉节点和第二时钟端相连，所述第一移位寄存单元的第二输出电路用于根据所述第一上拉节点的电位和所述第二时钟端的第二时钟信号控制所述第一移位寄存单元的第二输出端输出第二输出信号；
所述第二移位寄存单元的第一输出电路与第二上拉节点和第三时钟端相连，所述第二移位寄存单元的第一输出电路用于根据所述第二上拉节点的电位和所述第三时钟端的第三时钟信号控制所述第二移位寄存单元的第一输出端输出第三输出信号，所述第二移位寄存单元的第二输出电路与所述第二上拉节点和第四时钟端相连，所述第二移位寄存单元的第二输出电路用于根据所述第二上拉节点的电位和所述第四时钟端的第四时钟信号控制所述第二移位寄存单元的第二输出端输出第四输出信号。
3.根据权利要求2所述的移位寄存器，其特征在于，
所述第一移位寄存单元还包括第一控制电路，所述第一控制电路分别与第一上拉节点、第一下拉节点、第一电源和第三电源相连，所述第一控制电路用于将所述第一电源的电位写入所述第一下拉节点，或者在所述第一上拉节点的控制下，将所述第一下拉节点的电位下拉至所述第三电源的电位；
所述第二移位寄存单元还包括第二控制电路，所述第二控制电路分别与第二上拉节点、第二下拉节点、第二电源和所述第三电源相连，所述第二控制电路用于将所述第二电源的电位写入所述第二下拉节点，或者在所述第二上拉节点的控制下，将所述第二下拉节点的电位下拉至所述第三电源的电位；
其中，所述第一下拉电路的第一控制端与所述第一下拉节点相连，所述第一下拉电路的第二控制端与所述第二下拉节点相连。
4.根据权利要求2所述的移位寄存器，其特征在于，
所述第一移位寄存单元还包括第三下拉电路，所述第三下拉电路与第一上拉节点、第一下拉节点和第二下拉节点相连，所述第三下拉电路用于在所述第一下拉节点或所述第二下拉节点的控制下，对所述第一上拉节点进行初始化；
所述第二移位寄存单元还包括第四下拉电路，所述第四下拉电路与第二上拉节点、所述第一下拉节点和所述第二下拉节点相连，所述第四下拉电路用于在所述第一下拉节点或所述第二下拉节点的控制下，对所述第二上拉节点进行初始化。
5.根据权利要求3所述的移位寄存器，其特征在于，其中，所述第一电源与所述第二电源交替工作。
6.根据权利要求2所述的移位寄存器，其特征在于，所述第一移位寄存单元还包括级联输出电路和第二下拉电路，所述级联输出电路与第五时钟端、第一上拉节点和级联输出端相连，所述级联输出电路用于根据所述第一上拉节点的电位和所述第五时钟端的第五时钟信号控制所述级联输出端输出级联输出信号，所述第二下拉电路与所述级联输出端相连，所述第二下拉电路的第一控制端与第一下拉节点相连，所述第二下拉电路的第二控制端与第二下拉节点相连，所述第二下拉电路用于在所述第一下拉节点或所述第二下拉节点的控制下，下拉所述级联输出端的电位。
7.根据权利要求2所述的移位寄存器，其特征在于，
所述第一移位寄存单元还包括第一输入单元和第一复位单元，所述第一输入单元分别与第一上拉节点、第四电源和第一控制端相连，所述第一输入单元用于在所述第一控制端的控制下，将所述第四电源提供的电位写入所述第一上拉节点，所述第一复位单元与所述第一上拉节点、第三电源和第二控制端相连，所述第一复位单元用于在所述第二控制端的控制下，通过所述第三电源对所述第一上拉节点进行复位；
所述第二移位寄存单元还包括第二输入单元和第二复位单元，所述第二输入单元分别与所述第二上拉节点、所述第四电源和所述第一控制端相连，所述第二输入单元用于在所述第一控制端的控制下，将所述第四电源提供的电位写入所述第二上拉节点，所述第二复位单元与所述第二上拉节点、所述第三电源和所述第二控制端相连，所述第二复位单元用于在所述第二控制端的控制下，通过所述第三电源对所述第二上拉节点进行复位。
8.根据权利要求3所述的移位寄存器，其特征在于，
所述第一移位寄存单元还包括：第一感测控制电路，所述第一感测控制电路分别与所述第一上拉节点、预存节点、第三控制端、第五控制端和所述第四电源相连，所述第一感测控制电路用于在显示模式，在所述第五控制端的控制下将所述第四电源提供的电位写入预存节点，以及在感测模式，根据所述预存节点的电位和所述第三控制端的第三控制信号控制所述第一上拉节点的电位，以便所述第一移位寄存单元的第一输出电路和第二输出电路分别输出第一感测控制信号和第二感测控制信号；
所述第二移位寄存单元还包括：第二感测控制电路，所述第二感测控制电路分别与所述第二上拉节点和所述第三控制端相连，所述第二感测控制电路用于在感测模式，根据所述第三控制端的第三控制信号控制所述第二上拉节点的电位，以便所述第二移位寄存单元的第一输出电路和第二输出电路分别输出第三感测控制信号和第四感测控制信号。
9.根据权利要求3所述的移位寄存器，其特征在于，所述第一下拉电路包括第一晶体管和第二晶体管，所述第一晶体管的第一极与所述第二晶体管的第一极相连，并与所述每个移位寄存单元的第一单向隔离电路和第二单向隔离电路相连，所述第一晶体管的第二极与所述第二晶体管的第二极相连，并与第五电源相连，所述第一晶体管的控制极与所述第一下拉节点相连，所述第二晶体管的控制极与所述第二下拉节点相连。
10.根据权利要求1所述的移位寄存器，其特征在于，
所述第一单向隔离电路包括第三晶体管，所述第三晶体管的第一极与控制极相连，并与相应的移位寄存单元的第一输出端相连，所述第三晶体管的第二极与所述第一下拉电路相连；
所述第二单向隔离电路包括第四晶体管，所述第四晶体管的第一极与控制极相连，并与相应的移位寄存单元的第二输出端相连，所述第四晶体管的第二极与所述第一下拉电路相连。
11.根据权利要求4所述的移位寄存器，其特征在于，
所述第三下拉电路包括第七晶体管和第八晶体管，所述第七晶体管的第一极与所述第八晶体管的第一极相连，并与所述第一上拉节点相连，所述第七晶体管的第二极与所述第八晶体管的第二极相连，并与第三电源相连，所述第七晶体管的控制极与所述第一下拉节点相连，所述第八晶体管的控制极与所述第二下拉节点相连；
所述第四下拉电路包括第九晶体管和第十晶体管，所述第九晶体管的第一极与所述第十晶体管的第一极相连，并与所述第二上拉节点相连，所述第九晶体管的第二极与所述第十晶体管的第二极相连，并与所述第三电源相连，所述第九晶体管的控制极与所述第一下拉节点相连，所述第十晶体管的控制极与所述第二下拉节点相连。
12.根据权利要求6所述的移位寄存器，其特征在于，所述第二下拉电路包括第十一晶体管和第十二晶体管，所述第十一晶体管的第一极与所述第十二晶体管的第一极相连，并与所述级联输出端相连，所述第十一晶体管的第二极与所述第十二晶体管的第二极相连，并与第三电源相连，所述第十一晶体管的控制极与所述第一下拉节点相连，所述第十二晶体管的控制极与所述第二下拉节点相连。
13.一种栅极驱动电路，其特征在于，包括多个如权利要求1-12中任一项所述的移位寄存器。
14.一种显示面板，其特征在于，包括如权利要求13所述的栅极驱动电路。
15.一种移位寄存器的驱动方法，其特征在于，所述移位寄存器包括多个移位寄存单元，所述多个移位寄存单元共用第一下拉电路，每个所述移位寄存单元还包括第一输出电路和第二输出电路，每个所述移位寄存单元的第一输出电路与相应移位寄存单元的第一输出端相连，每个所述移位寄存单元的第二输出电路与相应移位寄存单元的第二输出端相连，每个所述移位寄存单元的第一输出端还通过第一单向隔离电路连接所述第一下拉电路，且每个所述移位寄存单元的第二输出端还通过第二单向隔离电路连接所述第一下拉电路，以使每个所述移位寄存单元的第一输出端与所述第二输出端相互隔离，所述方法包括以下步骤：
分别控制所述多个移位寄存单元的第一输出端和第二输出端进行输出；
控制所述第一下拉电路同时对所述多个移位寄存单元的第一输出端和第二输出端进行下拉。
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