CN105590601A - 驱动电路、阵列基板及显示装置 - Google Patents

Abstract

本申请实施例公开了驱动电路、阵列基板及显示装置。所述驱动电路包括多级级联的移位寄存器，每一级移位寄存器包括多个晶体管和至少一个电容器，其中，移位寄存器中至少一个晶体管的沟道宽长比是根据本级移位寄存器所驱动的像素行的预设的像素个数确定的。本申请实施例提供的驱动电路、阵列基板及显示装置，可以根据像素行的像素个数调整晶体管的沟道宽长比，实现了提高显示均匀性的目的。

Description

驱动电路、阵列基板及显示装置

技术领域

本申请涉及电子技术领域，具体涉及电路领域，尤其涉及一种驱动电路、包含该驱动电路的阵列基板及包含该阵列基板的显示装置。

背景技术

随着终端技术的不断发展，各类智能终端所配置的显示屏幕也不再局限于传统的矩形屏幕，而是逐渐向各种非矩形屏幕发展，以便更好地满足越来越多样化的用户需求。

对于非矩形显示屏幕来说，每一行像素点的总数量并不完全相同，因此每一个像素行上的驱动负载也是不同的。由于不同的负载会引起不同的信号延迟，因此会使得各行像素显示不均匀，从而导致非矩形屏幕的显示效果较差的问题。

发明内容

鉴于现有技术中的上述缺陷或不足，期望能够提供一种能够均匀显示的方案。为了实现上述一个或多个目的，本申请实施例提供了一种驱动电路、阵列基板及显示装置。

第一方面，本申请实施例提供了一种驱动电路，该驱动电路包括：多级级联的移位寄存器，每一级移位寄存器包括多个晶体管和至少一个电容器，其中，移位寄存器中至少一个晶体管的沟道宽长比是根据本级移位寄存器所驱动的像素行的预设的像素个数确定的。

第二方面，本申请实施例提供了一种阵列基板，该阵列基板包括像素阵列以及上述第一方面所提供的驱动电路，其中，像素阵列为非矩形阵列。

第三方面，本申请实施例提供了一种显示装置，该显示装置包括上述第二方面所提供的阵列基板。

本申请实施例提供的驱动电路、阵列基板及显示装置，可以包括多级级联的移位寄存器，每一级移位寄存器可以分别驱动一行像素。在一级移位寄存器中，至少一个晶体管的沟道宽长比与所驱动的像素行中预设的像素个数相关。由于可以根据像素行中需要驱动的像素个数调整晶体管的沟道宽长比，从而可以优化每一级移位寄存器的输出能力，改善驱动电路的驱动能力，最终提高非矩形显示屏幕的显示均匀性。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：

图1是本申请驱动电路的一个实施例的结构示意图；

图2是本申请驱动电路的工作时序图；

图3是本申请驱动电路的移位寄存器的一个实施例的电路示意图；

图4是本申请阵列基板的一个实施例的结构示意图

图5是本申请显示装置的一个实施例的结构示意图；

图6是本申请显示装置的另一个实施例的结构示意图。

具体实施方式

下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关发明相关的部分。

需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。

请参考图1，其示出了本申请驱动电路的一个实施例的结构示意图。

如图1所示，本实施例的驱动电路包括N个级联的移位寄存器(表示为Stage1、Stage1…StageN)和最后一级的虚拟寄存器(Dummy)。当所有的移位寄存器级联在一起后，可以逐级打开。该驱动电路的工作时序如图2所示，并且同时参考图1，当外部驱动信号STP传输至第一级移位寄存器Stage1，第一级移位寄存器Stage1可以输出第一行驱动信号G1。第一行驱动信号G1比外部驱动信号STP延迟一个时钟脉宽。同时第一行驱动信号G1可以触发下一级移位寄存器Stage2打开进行工作。当下一级移位寄存器Stage2开始工作时，则输出第二行驱动信号G2，第二行驱动信号G2反馈到上一级移位寄存器Stage1并将其关断。以此类推，每一级移位寄存器都可以由上一级移位寄存器输出的驱动信号触发，并且每一级移位寄存器输出的驱动信号都比上一级移位寄存器输出的驱动信号延迟一个时钟脉宽。最后一级移位寄存器StageN可以由虚拟移位寄存器通过外部关闭信号STPB来进行关断。CKB和CK为互为反向信号的两个外部时钟信号。

本实施例中的驱动电路可以作为像素薄膜晶体管(TFT)的栅极驱动电路，其输出信号可以用于打开所驱动的某一行像素薄膜晶体管，从而使得对应的源端信号能够写入该像素行。每个移位寄存器可以包括多个晶体管和至少一个电容器，其中至少一个晶体管的沟道宽长比是根据本级移位寄存器所驱动的像素行的预设的像素个数确定的。对于晶体管来说，沟道的长度和宽度方向可以反映载流子在迁移过程中被捕获的几率，沟道越长，载流子被捕获的几率越大，沟道越宽，载流子被捕获的几率越小。也就是说，沟道宽长比越大，载流子越容易漂移，阈值电压越小，流过沟道的电流越大，晶体管输出电压的能力也越强。因此，可以根据移位寄存器所驱动的像素行中预设的像素个数，来确定在该移位寄存器中的一个或多个晶体管的沟道宽长比，以便根据像素行的预设的像素个数调整移位寄存器的电压输出能力，从而使得被驱动的所有像素行能够均匀显示。

在本实施例的一个可选实现方式中，沟道宽长比与像素行的预设的像素个数正相关。当像素行中要驱动的像素个数不同时，每一个像素行上的驱动负载也是不同的。像素行中要驱动的像素个数越多，其驱动负载越大，由此引起的信号延迟也更明显。为了避免由此导致的显示不均匀问题，对于那些要驱动更多个像素的像素行，可以提供更大的驱动电压。具体地，可以使移位寄存器中一个或多个晶体管的沟道宽长比与其所驱动的像素行的预设的像素个数正相关，也就是像素行的预设的像素个数越多，则沟道宽长比越大。需要说明的是，沟道宽长比与预设的像素个数之间的对应关系可以是线性的也可以是非线性的，本申请对此不作限定。

在本实施例的一个可选实现方式中，移位寄存器中至少一个晶体管为上拉晶体管。在本实施例中，移位寄存器可以包括多个晶体管和至少一个电容器，每个晶体管可以实现不同的功能，例如，电压的上拉、下拉或保持等。在移位寄存器的输出端，可以通过一个上拉晶体管将移位寄存器的输出电压钳位在高电平，以便移位寄存器输出能够输出驱动电压。由于这个上拉晶体管的上拉能力，可以直接影响到移位寄存器的电压输出能力，因此可以根据本级移位寄存器所驱动的像素行的预设的像素个数，来确定上拉晶体管的沟道宽长比。这样，仅对上拉晶体管的沟道宽长比进行调整，而保持其他晶体管的沟道不变，不但可以实现提高像素行的显示均匀性的目的，而且降低了电路的优化成本。

在本实施例的一个可选实现方式中，第N级移位寄存器中上拉晶体管的沟道宽度W_N可以由下式确定：

$W_N=W_1+W_1\×\left(\frac{L_N^2-L_1^2}{L_1^2}\right)$

其中，W₁为第一级移位寄存器中上拉晶体管的沟道宽度，L₁为第一级移位寄存器所驱动的第一行像素的总长度，L_N为第N级移位寄存器所驱动的第N行像素的总长度，N为大于1的正整数。在本实施例中，各级移位寄存器中上拉晶体管的沟道长度可以是一样的。这样，只要知道第一级移位寄存器中的沟道宽度，就可以通过上式计算出每一级移位寄存器中上拉晶体管的沟道宽度。需要说明的是，本实施例中所涉及的某一行像素的总长度，可以是该像素行的预设的像素个数的长度，而不限定为这一行所有像素的总长度。

下面以一个具有240个像素行的圆形屏幕为例，进行具体说明。对于圆形屏幕来说，其第1个像素行的总长度可以等于第240个像素行的总长度，第2个像素行的总长度可以等于第239个像素行的总长度，……第120个像素行的总长度可以等于第121个像素行的总长度。假设在该圆形屏幕的驱动电路中，每一级移位寄存器中上拉晶体管的沟道长度都是一定的，若第一级上拉晶体管的沟道宽度为2100μm，则经计算可以得到第120级上拉晶体管的沟道宽度为2300μm，也可以得到任意一级移位寄存器中上拉晶体管的沟道宽度。

进一步参考图3，其示出了本申请驱动电路的移位寄存器的一个实施例的电路示意图。

如图3所示，驱动电路中的一个移位寄存器可以包括：第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第一电容器C1和第二电容器C2。

第一晶体管T1的第二电极与第二晶体管T2的第一电极、第三晶体管T3的第一电极、第四晶体管T4的栅极、第五晶体管T5的栅极交汇，形成P点，第二电容器C2的第一极板连接至P点。第三晶体管的栅极T3与第六晶体管T6的栅极、第四晶体管T4的第一电极交汇，形成Q点，第一电容器C1的第一极板连接至Q点。

第二电容器C2的第二极板、第五晶体管T5的第一电极、第六晶体管T6的第一电极、第七晶体管T7的第一电极交汇，形成本级移位寄存器的输出端G_N。第一晶体管T1的栅极与上一级移位寄存器的输出端G_N-1相连接，第二晶体管T2的栅极与下一级移位寄存器的输出端G_N+1相连接。第一级移位寄存器的第一晶体管T1的栅极可以与外部驱动信号STP相连接，最后一级移位寄存器的第二晶体管T2的栅极可以与虚拟移位寄存器的输出端相连接，虚拟移位寄存器可以通过外部关闭信号STPB来进行关断。

第三晶体管T3的第二电极、第四晶体管T4的第二电极、第六晶体管T6的第二电极、第七晶体管T7的第二电极连接低电压信号VGL。

在本实施例的一个可选实现方式中，当进行正向扫描时，也就是由第一级移位寄存器开始，逐级由第二级至第N级输出驱动电压时，第一晶体管T1的第一电极连接高电压信号VGH，第二晶体管T2的第二电极连接低电压信号VGL，并分别用于对P点充电和放电。当进行反向扫描时，也就是由第N级移位寄存器开始，逐级由第N-1级至第一级输出驱动电压时，第一晶体管T1的第一电极连接低电压信号VGL，第二晶体管T2的第二电极连接高电压信号VGH，并分别用于对P点放电和充电。

第一电容器C1的第二极板和第五晶体管T5的第二电极与第一时钟信号CKB相连接。第七晶体管T7的栅极与第二时钟信号CK相连接。其中，第一时钟信号CKB和第二时钟信号CK互为反相信号。

在本实施例中，移位寄存器中的所有晶体管均为NPN型晶体管。以正向扫描为例，第一晶体管T1的第一电极连接高电压信号VGH，用于对P点充电；第二晶体管T2的第二电极连接低电压信号VGL，用于对P点放电。当P点未被充电时，第三晶体管T3在CKB的高电平阶段下拉P点电压；第四晶体管T4处于OFF状态；第六晶体管T6在CKB的高电平阶段下拉输出电压G_N。当P点被充电后，第六晶体管T6处于OFF状态，第四晶体管T4处于ON状态，将Q点电压钳制在低电压VGL，因此第三晶体管T3处于OFF状态，第五晶体管T5在CKB的上升沿上拉输出电压G_N，在CKB的下降沿下拉输出电压G_N。第一电容C1可以将CKB信号耦合到Q点，第二电容C2为自举电容。在本实施例中，第五晶体管T5是移位寄存器中的上拉晶体管，其沟道宽长比可以根据本级移位寄存器所驱动的像素行的预设的像素个数确定。

由于可以根据像素行的预设的像素个数调整移位寄存器中，上拉晶体管的沟道宽长比，从而可以优化每一级移位寄存器的输出能力，改善驱动电路的驱动能力，最终提高非矩形显示屏幕的显示均匀性

进一步参考图4，其示出了本申请阵列基板的一个实施例的结构示意图。

如图4所示，本实施例提供的阵列基板包括扫描线S、与扫描线绝缘S相交的数据线D、像素阵列41以及上述任一实施例所描述的驱动电路42。其中，像素阵列41中的每一个像素电极设置在扫描线S和数据线D相交处，并可以由一个晶体管控制。每一条扫描线S都与驱动电路42中的某一级移位寄存器的输出端相连接。具体地，每个晶体管的栅极连接扫描线S、源极连接数据线D，而漏极连接至像素电极。扫描线S用于控制晶体管的开关，当移位寄存器在扫描线S上施加高电平信号时，一行晶体管被打开，数据线D可以将驱动电压加载在这一行像素电极上，以驱动每个像素电极范围内的液晶分子发生偏转，从而进行图像显示。在本实施例中，像素阵列41为一个非矩形阵列，其第一像素行到第五像素行的预设的像素个数都是不一样的。在驱动电路42中，第一级移位寄存器中至少一个晶体管的沟道宽长比与第一个像素行的预设的像素个数正相关，而第五级移位寄存器中至少一个晶体管的沟道宽长比与第五像素行的预设的像素个数正相关。

由于在像素阵列的驱动电路中，可以根据像素行的预设的像素个数调整移位寄存器中晶体管的沟道宽长比，从而可以优化每一级移位寄存器的输出能力，改善驱动电路的驱动能力，最终提高非矩形显示屏幕的显示均匀性。

基于上述提供的阵列面板，本申请还提供了一种显示装置。进一步参考图5，其示出了本申请显示装置的一个实施例的结构示意图。在本实施例中，显示装置可以包括上述任一实施例中所描述的阵列基板51以及与其对置设置的对置基板52，在阵列基板51与对置基板52之间设置有一个液晶层53。对置基板52可以包括第一基板521和彩膜层522，并且彩膜层522设置于第一基板521面向液晶层53一侧。

进一步参考图6，其示出了本申请显示装置的另一个实施例的示意图。在本实施例中，显示装置可以是一个平板电脑61，其包括上述任一实施例中所描述的阵列基板62。

由于在显示装置的驱动电路中，可以根据所驱动的像素行的预设的像素个数，调整移位寄存器中晶体管的沟道宽长比，从而可以优化每一级移位寄存器的输出能力，改善驱动电路的驱动能力，最终提高非矩形显示屏幕的显示均匀性。

以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (10)

1.一种驱动电路，包括多级级联的移位寄存器，每一级所述移位寄存器包括多个晶体管和至少一个电容器，其特征在于，

所述移位寄存器中至少一个晶体管的沟道宽长比是根据本级移位寄存器所驱动的像素行的预设的像素个数确定的。

2.根据权利要求1所述的驱动电路，其特征在于，所述沟道宽长比与本级移位寄存器所驱动的所述像素行的预设的像素个数正相关。

3.根据权利要求1所述的驱动电路，其特征在于，所述移位寄存器中至少一个晶体管为上拉晶体管。

4.根据权利要求3所述的驱动电路，其特征在于，第N级移位寄存器中上拉晶体管的沟道宽度W_N由下式确定：

$W_N=W_1+W_1\×\left(\frac{L_N^2-L_1^2}{L_1^2}\right)$

其中，W₁为第一级移位寄存器中上拉晶体管的沟道宽度，L₁为第一级移位寄存器所驱动的第一行像素的总长度，L_N为第N级移位寄存器所驱动的第N行像素的总长度，N为大于1的正整数。

5.根据权利要求1所述的驱动电路，其特征在于，每一级所述移位寄存器均包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第一电容器和第二电容器，其中，

所述第一晶体管的第二电极与所述第二晶体管的第一电极、所述第三晶体管的第一电极、所述第四晶体管的栅极、所述第五晶体管的栅极交汇，形成P点，所述第二电容器的第一极板连接至所述P点；

所述第三晶体管的栅极与所述第六晶体管的栅极、所述第四晶体管的第一电极交汇，形成Q点，所述第一电容器的第一极板连接至所述Q点；

所述第二电容器的第二极板、所述第五晶体管的第一电极、所述第六晶体管的第一电极、所述第七晶体管的第一电极交汇，形成本级移位寄存器的输出端G_N；

所述第一晶体管的栅极与上一级移位寄存器的输出端G_N-1相连接，所述第二晶体管的栅极与下一级移位寄存器的输出端G_N+1相连接；

所述第三晶体管的第二电极、所述第四晶体管的第二电极、所述第六晶体管的第二电极、所述第七晶体管的第二电极连接低电压信号；

所述第五晶体管的沟道宽长比是根据所述像素行的预设的像素个数确定的。

6.根据权利要求5所述的驱动电路，其特征在于，

所述第一晶体管的第一电极连接高电压信号，所述第二晶体管的第二电极连接低电压信号；或

所述第一晶体管的第一电极连接低电压信号，所述第二晶体管的第二电极连接高电压信号。

7.根据权利要求5所述的驱动电路，其特征在于，

所述第一电容器的第二极板和所述第五晶体管的第二电极与第一时钟信号相连接；

所述第七晶体管的栅极与第二时钟信号相连接；

其中，所述第一时钟信号和所述第二时钟信号互为反相信号。

8.一种阵列基板，其特征在于，包括像素阵列以及如权利要求1至7任一项所述的驱动电路，其中，所述像素阵列为非矩形阵列。

9.根据权利要求8所述的阵列基板，其特征在于，所述驱动电路集成在所述阵列基板上。

10.一种显示装置，其特征在于，包括权利要求8或9所述的阵列基板。