CN109272921B - 一种栅极驱动电路及其驱动方法、显示面板、显示装置 - Google Patents

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Abstract

本发明公开了一种栅极驱动电路及其驱动方法、显示面板、显示装置，该栅极驱动电路通过将时钟信号线、移位寄存器单元对应分组，在一帧显示时间内，一组时钟信号线对应一个时间段，各组时钟信号线分时工作，从而减少每一时刻在工作的时钟信号线所连接的移位寄存器单元的数量，从而可以降低栅极驱动电路整体的功耗，并且本发明通过将距离时钟信号输入端最近的移位寄存器单元组相连的时钟信号线的宽度设置成小于其它移位寄存器单元组相连的时钟信号线的最大宽度，这样相当于减小远端栅极驱动电路的时钟信号线的电阻，从而减少负载造成的信号延迟，避免远端充电率不足的问题。

Description

一种栅极驱动电路及其驱动方法、显示面板、显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种栅极驱动电路及其驱动方法、显示面板、显示装置。
背景技术
随着显示技术的飞速发展，显示面板越来越向着高集成度和低成本的方向发展。其中，阵列基板行驱动(Gate Driver on Array，GOA)技术将TFT(Thin Film Transistor，薄膜晶体管)栅极驱动电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省去栅极集成电路(Integrated Circuit，IC)的绑定(Bonding)区域以及扇出(Fan-out)区域的布线空间，不仅可以在材料成本和制作工艺两方面降低产品成本，还可以使显示面板做到两边对称和窄边框的美观设计。
随着产品尺寸的不断增加，刷新频率不断增加，分辨率不断提高，与栅极驱动电路连接的时钟信号线的负载不断增加，导致时钟信号的延迟，时钟信号的延迟对像素充电率的影响不断增加，尤其是对于采用栅极驱动电路进行驱动的面板，负载造成的信号延迟对充电率的影响更大，导致GOA技术设计产品远端充电存在延时，造成远端充电率不足的问题。
发明内容
本发明实施例提供了一种栅极驱动电路及其驱动方法、显示面板、显示装置，用以解决现有技术中存在的远端充电率不足的问题。
本发明实施例提供了一种栅极驱动电路，包括：级联的多个移位寄存器单元和多条用于向所述移位寄存器单元输入时钟信号的时钟信号线，各所述时钟信号线的时钟信号输入端位于同一侧；其中，
所述时钟信号线分为至少两组，对应所述时钟信号线的分组，所述移位寄存器单元分为至少两组，每一组的所述时钟信号线与一组所述移位寄存器单元一一对应相连；其中，
沿所述时钟信号线上的时钟信号的传输方向，距离所述时钟信号输入端最近的移位寄存器单元组相连的所述时钟信号线的宽度小于其它移位寄存器单元组相连的所述时钟信号线的最大宽度。
在一种可能的实施方式中，在本发明实施例提供的上述栅极驱动电路中，沿所述时钟信号线上的时钟信号的传输方向，各所述移位寄存器单元组对应的所述时钟信号线的最大宽度逐级增加。
在一种可能的实施方式中，在本发明实施例提供的上述栅极驱动电路中，各所述移位寄存器单元组对应的所述时钟信号线的长度为从所述时钟信号输入端延伸至对应的所述移位寄存器单元组中的最后一级移位寄存器单元。
在一种可能的实施方式中，在本发明实施例提供的上述栅极驱动电路中，除了距离所述时钟信号输入端最近的移位寄存器单元组之外，其它所述移位寄存器单元组对应的时钟信号线分为与各所述移位寄存器单元组对应的多个线段，沿所述时钟信号线上的时钟信号的传输方向，各所述线段的宽度逐级增加。
在一种可能的实施方式中，在本发明实施例提供的上述栅极驱动电路中，各所述移位寄存器单元组对应的各所述时钟信号线交替设置。
相应地，本发明实施例还提供了一种显示面板，包括本发明实施例提供的上述栅极驱动电路。
相应地，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述显示面板。
相应地，本发明实施例还提供了一种栅极驱动电路的驱动方法，包括：
在一帧显示时间内，所述一帧显示时间至少分为连两个时间段，对应每一个时间段控制对应的一组所述时钟信号线向对应的一组所述移位寄存器单元输入时钟信号。
在一种可能的实施方式中，在本发明实施例提供的上述栅极驱动电路的驱动方法中，沿所述时钟信号线上的时钟信号的传输方向，控制所述时钟信号线向各所述移位寄存器单元组加载的时钟信号的电位逐级增加。
在一种可能的实施方式中，在本发明实施例提供的上述栅极驱动电路的驱动方法中，沿所述时钟信号线上的时钟信号的传输方向，控制所述时钟信号线向各所述移位寄存器单元组加载的时钟信号的有效电平的维持时长逐级增加。
本发明实施例的有益效果包括：
本发明实施例提供了一种栅极驱动电路及其驱动方法、显示面板、显示装置，该栅极驱动电路包括：级联的多个移位寄存器单元和多条用于向移位寄存器单元输入时钟信号的时钟信号线，各时钟信号线的时钟信号输入端位于同一侧；其中，时钟信号线分为至少两组，对应时钟信号线的分组，移位寄存器单元分为至少两组，每一组的时钟信号线与一组移位寄存器单元一一对应相连；其中，沿时钟信号线上的时钟信号的传输方向，距离时钟信号输入端最近的移位寄存器单元组相连的时钟信号线的宽度小于其它移位寄存器单元组相连的时钟信号线的最大宽度。通过将时钟信号线、移位寄存器单元对应分组，在一帧显示时间内，一组时钟信号线对应一个时间段，各组时钟信号线分时工作，从而减少每一时刻在工作的时钟信号线所连接的移位寄存器单元的数量，即减少每一时刻在工作的时钟信号线所连接的开关晶体管的数量，这样在时钟信号反转时，可以减少对与其连接的开关晶体管寄生电容充电的损耗，从而可以降低栅极驱动电路整体的功耗，并且本发明通过将距离时钟信号输入端最近的移位寄存器单元组相连的时钟信号线的宽度小于其它移位寄存器单元组相连的时钟信号线的最大宽度，这样相当于减小远端栅极驱动电路的时钟信号线的电阻，从而减少负载造成的信号延迟，避免远端充电率不足的问题。
附图说明
图1为本发明实施例提供的栅极驱动电路的结构示意图；
图2为图1所示的栅极驱动电路的输入输出时序图之一；
图3为图1所示的栅极驱动电路的输入输出时序图之二。
具体实施方式
下面结合附图，对本发明实施例提供的栅极驱动电路及其驱动方法、显示面板、显示装置的具体实施方式进行详细地说明。
本发明实施例提供了一种栅极驱动电路，如图1所示，包括：级联的多个移位寄存器单元01和多条用于向移位寄存器单元01输入时钟信号的时钟信号线(图1以包括8条时钟信号线CLK1’、CLK1、CLK2’、CLK2、CLK3’、CLK3、CLK4’和CLK4为例进行说明)，各时钟信号线的时钟信号输入端A位于同一侧；其中，
时钟信号线分为至少两组，对应时钟信号线的分组，移位寄存器单元01分为至少两组，每一组的时钟信号线与一组移位寄存器单元01一一对应相连，图1以两组时钟信号线(第一组时钟信号线包括CLK1’、CLK2’、CLK3’和CLK4’，第二组时钟信号线包括CLK1、CLK2、CLK3和CLK4)的架构为例，如图1所示，两组时钟信号线对应两组移位寄存器单元01，将一帧显示时间分为两个相等的时间段，即前半帧时间段和后半帧时间段，移位寄存器单元01分为数量相等的两组；即第一级移位寄存器单元01到第N/2级移位寄存器单元01为第一组移位寄存器单元01，第(N/2)+1级移位寄存器单元01到第N级移位寄存器单元01为第二组移位寄存器单元01；第一组时钟信号线(CLK1’、CLK2’、CLK3’和CLK4’)在第一时间段向对应的第一组移位器寄存器单元01输入时钟信号；第二组时钟信号线(CLK1、CLK2、CLK3和CLK4)在第二时间段向对应的第二组移位器寄存器单元01输入时钟信号；其中，
沿时钟信号线上的时钟信号的传输方向(箭头所示)，距离时钟信号输入端A最近的移位寄存器单元组即第(N/2)+1级移位寄存器单元01到第N级移位寄存器单元01相连的时钟信号线的宽度d1小于其它移位寄存器单元组即第1级移位寄存器单元01到第N/2级移位寄存器单元01相连的时钟信号线的最大宽度d2。
本发明实施例提供的上述栅极驱动电路，通过将时钟信号线、移位寄存器单元对应分组，在一帧显示时间内，一组时钟信号线对应一个时间段，各组时钟信号线分时工作，从而减少每一时刻在工作的时钟信号线所连接的移位寄存器单元的数量，即减少每一时刻在工作的时钟信号线所连接的开关晶体管的数量，这样在时钟信号反转时，可以减少对与其连接的开关晶体管寄生电容充电的损耗，从而可以降低栅极驱动电路整体的功耗，并且本发明通过将距离时钟信号输入端最近的移位寄存器单元组相连的时钟信号线的宽度小于其它移位寄存器单元组相连的时钟信号线的最大宽度，这样相当于减小远端栅极驱动电路的时钟信号线的电阻，从而减少负载造成的信号延迟，避免远端充电率不足的问题。
需要说明的是，上述栅极驱动电路的扫描方向为从第1级移位寄存器单元到第N级移位寄存器单元。
具体地，如图2所示，在前半帧时间段T1第一组时钟信号线(CLK1’、CLK2’、CLK3’和CLK4’)向第一组移位寄存器单元10输入高电平的时钟信号，对应第一级移位寄存器单元01到第N/2级移位寄存器单元01的Out输出，后半帧时间段T2第一组时钟信号线(CLK1’、CLK2’、CLK3’和CLK4’)全部输入低电平信号；而第二组时钟信号线(CLK1、CLK2、CLK3和CLK4)则相反，在前半帧时间段T1输入低电平信号，后半帧时间段T2向第二组移位寄存器单元20输入高电平的时钟信号，对应第N/2+1级移位寄存器单元01到第N级移位寄存器单元01的Out输出。这样每一时间段工作的时钟信号线仅连接N/2个移位寄存器单元，时钟信号线不工作时输入低电平信号，所产生的功耗非常小，如忽略不计，则栅极驱动电路的整体功耗可以降低约50％。并且本发明通过将距离时钟信号输入端最近的移位寄存器单元组即第(N/2)+1级移位寄存器单元01到第N级移位寄存器单元01相连的时钟信号线的宽度d1设置成小于其它移位寄存器单元组即第1级移位寄存器单元01到第N/2级移位寄存器单元01相连的时钟信号线的最大宽度d2，这样相当于减小远端栅极驱动电路的第一组时钟信号线(CLK1’、CLK2’、CLK3’和CLK4’)的电阻，从而减少负载造成的信号延迟，避免远端充电率不足的问题。
在具体实施时，本发明实施例提供的上述栅极集成驱动电路中，如图1所示，图1为将级联的所有移位寄存器单元01分为两组，即第1级移位寄存器单元01到第N/2级移位寄存器单元01为一组，第(N/2)+1级移位寄存器单元01到第N级移位寄存器单元01为一组，沿时钟信号线上的时钟信号的传输方向(箭头所示)，各移位寄存器单元组对应的时钟信号线的最大宽度逐级增加；具体地，如图1所示，第(N/2)+1级移位寄存器单元01到第N级移位寄存器单元01对应的第二组时钟信号线(CLK1、CLK2、CLK3和CLK4)的最大宽度为d1，第1级移位寄存器单元01到第N/2级移位寄存器单元01对应的第一组时钟信号线(CLK1’、CLK2’、CLK3’和CLK4’)的最大宽度为d2，d2大于d1，即各移位寄存器单元组对应的时钟信号线的最大宽度逐级增加，这样可以减小位于远端的第1级移位寄存器单元01到第N/2级移位寄存器单元01对应的第一组时钟信号线(CLK1’、CLK2’、CLK3’和CLK4’)的电阻，从而减少负载造成的信号延迟，避免远端充电率不足的问题。
在具体实施时，本发明实施例提供的上述栅极集成驱动电路中，各移位寄存器单元组对应的时钟信号线的长度为从时钟信号输入端延伸至对应的移位寄存器单元组中的最后一级移位寄存器单元。具体地，如图1所示，第1级移位寄存器单元01到第N/2级移位寄存器单元01的移位寄存器单元组对应的第一组时钟信号线(CLK1’、CLK2’、CLK3’和CLK4’)的长度L1为从时钟信号输入端A延伸至对应的移位寄存器单元组中的最后一级即第1级移位寄存器单元，第(N/2)+1级移位寄存器单元01到第N级移位寄存器单元01的移位寄存器单元组对应的第二组时钟信号线(CLK1、CLK2、CLK3和CLK4)的长度L2为从时钟信号输入端A延伸至对应的移位寄存器单元组中的最后一级即第(N/2)+1级移位寄存器单元，其中，L1中与从第(N/2)+1级移位寄存器单元01到第N级移位寄存器单元01的移位寄存器单元组对应的部分的宽度d1与第(N/2)+1级移位寄存器单元01到第N级移位寄存器单元01的移位寄存器单元组对应的时钟信号线的宽度d1相同，L1中与从第1级移位寄存器单元01到第N/2级移位寄存器单元01的移位寄存器单元组对应的部分的宽度d2为最大宽度，d2大于d1，这样可以减小位于远端的第1级移位寄存器单元01到第N/2级移位寄存器单元01对应的第一组时钟信号线(CLK1’、CLK2’、CLK3’和CLK4’)的电阻，从而减少负载造成的信号延迟，避免远端充电率不足的问题。
在具体实施时，本发明实施例提供的上述栅极集成驱动电路中，如图1所示，除了距离时钟信号输入端A最近的移位寄存器单元组即第(N/2)+1级移位寄存器单元01到第N级移位寄存器单元01之外，其它移位寄存器单元组即第1级移位寄存器单元01到第N/2级移位寄存器单元01对应的第一组时钟信号线(CLK1’、CLK2’、CLK3’和CLK4’)分为与各移位寄存器单元组对应的多个线段如ab、bc，其中，ab为第一组时钟信号线(CLK1’、CLK2’、CLK3’和CLK4’)与第(N/2)+1级移位寄存器单元01到第N级移位寄存器单元01对应的线段，bc为第一组时钟信号线(CLK1’、CLK2’、CLK3’和CLK4’)与第1级移位寄存器单元01到第N/2级移位寄存器单元01对应的线段，沿时钟信号线上的时钟信号的传输方向(箭头所示)，各线段的宽度逐级增加，即bc段的宽度大于ab段的宽度，这样bc段的时钟信号线的电阻降低，整体上降低了时钟信号线第一组(CLK1’、CLK2’、CLK3’和CLK4’)的电阻，从而减少负载造成的信号延迟，避免远端充电率不足的问题。
在具体实施时，本发明实施例提供的上述栅极集成驱动电路中，如图1所示，各移位寄存器单元组对应的各时钟信号线交替设置。这样在制作时钟信号线时，可以将从第1级移位寄存器单元01到第N/2级移位寄存器单元01对应的时钟信号线的总宽度与从第(N/2)+1级移位寄存器单元01到第N级移位寄存器单元01对应的时钟信号线的总宽度，方便制作。当然，在具体实施时，可以将第二组时钟信号线(CLK1、CLK2、CLK3和CLK4)设置成位于第一组时钟信号线(CLK1’、CLK2’、CLK3’和CLK4’)与移位寄存器单元之间，在此不做限定。
具体实施时，本发明实施例提供的上述栅极驱动电路是以将级联的移位寄存器单元分为两组为例进行说明的，当然具体实施时，可以将级联的移位寄存器单元分为四组，对应的需要四组时钟信号线分别为四组移位寄存器单元提供时钟信号，这样将一帧显示时间分为四个时间段，从第一时间段到第四时间段，四组时钟信号线依次给对应的四组移位寄存器单元输入时钟信号，驱动移位寄存器单元逐组开启工作；并且按照上述图1所示的实施例相同的方法将位于远端的时钟信号线的宽度加宽以减少电阻，增大显示面板远端像素的充电率。
基于同一发明构思，本发明实施例提供了一种本发明实施例提供的上述栅极驱动电路的驱动方法，可以包括：
在一帧显示时间内，一帧显示时间至少分为连两个时间段，对应每一个时间段控制对应的一组时钟信号线向对应的一组移位寄存器单元输入时钟信号。具体地，如图2所示，在前半帧时间段T1第一组时钟信号线(CLK1’、CLK2’、CLK3’和CLK4’)向第一组移位寄存器单元10输入高电平的时钟信号，对应第一级移位寄存器单元01到第N/2级移位寄存器单元01的Out输出，后半帧时间段T2，第一组时钟信号线(CLK1’、CLK2’、CLK3’和CLK4’)全部输入低电平信号；而第二组时钟信号线(CLK1、CLK2、CLK3和CLK4)则相反，在前半帧时间段T1输入低电平信号，后半帧时间段T2向第二组移位寄存器单元01输入高电平的时钟信号，对应第N/2+1级移位寄存器单元01到第N级移位寄存器单元01的Out输出。这样在一帧显示时间内，时钟信号线可以分时工作，从而减少每一时刻在工作的时钟信号线所连接的移位寄存器单元的数量，即减少每一时刻在工作的时钟信号线所连接的开关晶体管的数量，这样在时钟信号反转时，可以减少对与其连接的开关晶体管寄生电容充电的损耗，从而可以降低栅极集成驱动电路的功耗。
在具体实施时，在本发明实施例提供的上述栅极驱动电路的驱动方法中，沿时钟信号线上的时钟信号的传输方向，控制时钟信号线向各移位寄存器单元组加载的时钟信号的电位逐级增加；具体地，如图1和图2所示，第一组时钟信号线(CLK1’、CLK2’、CLK3’和CLK4’)向对应的移位寄存器单元组(第一级移位寄存器单元01到第N/2级移位寄存器单元01)加载的时钟信号的电位VGH’大于第二组时钟信号线(CLK1、CLK2、CLK3和CLK4)向对应的移位寄存器单元组(第(N/2)+1级移位寄存器单元01到第N级移位寄存器单元01)加载的时钟信号的电位VGH，这样可以进一步提升显示面板远端的充电率，并且可同时调节不同组的时钟信号线上时钟信号的电压，以达到提高栅极驱动电路的栅极电压信号输出的目的。
在具体实施时，在本发明实施例提供的上述栅极驱动电路的驱动方法中，沿时钟信号线上的时钟信号的传输方向，控制时钟信号线向各移位寄存器单元组加载的时钟信号的有效电平的维持时长逐级增加；具体地，如图1和图3所示，第一组时钟信号线(CLK1’、CLK2’、CLK3’和CLK4’)向对应的移位寄存器单元组(第一级移位寄存器单元01到第N/2级移位寄存器单元01)加载的时钟信号的有效电平的维持时长t1可以大于第二组时钟信号线(CLK1、CLK2、CLK3和CLK4)向对应的移位寄存器单元组(第(N/2)+1级移位寄存器单元01到第N级移位寄存器单元01)加载的时钟信号的有效电平的维持时长t2，这样也可以进一步提升显示面板远端的充电率。
基于同一发明构思，本发明实施例提供了一种显示面板，包括本发明实施例提供的上述栅极集成驱动电路。由于该显示面板解决问题的原理与栅极集成驱动电路相似，因此该显示面板的实施可以参见上述栅极集成驱动电路的实施，重复之处不再赘述。
在具体实施时，本发明实施例提供的上述显示面板中，显示面板可以包括两组本发明实施例提供的上述栅极集成驱动电路，两组栅极集成驱动电路分别位于显示面板相对的两侧的周边区域。具体地，本发明实施例提供的上述显示面板中，可以采用两组栅极集成驱动电路实现双边驱动，且采用本发明实施例提供的上述栅极驱动电路，可以减少栅极集成驱动电路整体的功耗，从而减少相应产品的功耗。
基于同一发明构思，本发明实施例提供了一种显示装置，包括本发明实施例提供的上述显示面板。该显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。由于该显示装置解决问题的原理与显示面板相似，因此该显示装置的实施可以参见上述显示面板的实施，重复之处不再赘述。
在具体实施时，本发明实施例提供的上述显示装置中，还可以包括：时钟控制芯片；时钟控制芯片用于在一帧显示时间内，对应每一个时间段向对应的一组时钟信号线输入时钟信号。具体地，本发明实施例提供的上述栅极集成驱动电路中，通过时钟控制芯片产生对应的时钟信号，在一帧显示时间内，对应每一个时间段向对应的一组时钟信号线输入时钟信号，从而保证每组时钟信号线在对应时间段向对应的移位寄存器单元输入时钟信号，从而保证显示面板的正常栅驱动扫描，同时各组时钟信号线分时工作，从而减少每一时刻在工作的时钟信号线所连接的移位寄存器单元的数量，即减少每一时刻在工作的时钟信号线所连接的开关晶体管的数量，这样在时钟信号反转时，可以减少对与其连接的开关晶体管寄生电容充电的损耗，从而可以降低栅极集成驱动电路整体的功耗。
在具体实施时，本发明实施例提供的上述显示装置中，时钟控制芯片设置于柔性电路板上。具体地，本发明实施例提供的上述栅极集成驱动电路中，时钟芯片可以设置于柔性电路板上，通过柔性电路板绑定于显示面板，为显示面板实现栅驱动扫描提供时钟控制信号。
本发明实施例提供了一种栅极驱动电路及其驱动方法、显示面板、显示装置，该栅极驱动电路包括：级联的多个移位寄存器单元和多条用于向移位寄存器单元输入时钟信号的时钟信号线，各时钟信号线的时钟信号输入端位于同一侧；其中，时钟信号线分为至少两组，对应时钟信号线的分组，移位寄存器单元分为至少两组，每一组的时钟信号线与一组移位寄存器单元一一对应相连；其中，沿时钟信号线上的时钟信号的传输方向，距离时钟信号输入端最近的移位寄存器单元组相连的时钟信号线的宽度小于其它移位寄存器单元组相连的时钟信号线的最大宽度。通过将时钟信号线、移位寄存器单元对应分组，在一帧显示时间内，一组时钟信号线对应一个时间段，各组时钟信号线分时工作，从而减少每一时刻在工作的时钟信号线所连接的移位寄存器单元的数量，即减少每一时刻在工作的时钟信号线所连接的开关晶体管的数量，这样在时钟信号反转时，可以减少对与其连接的开关晶体管寄生电容充电的损耗，从而可以降低栅极驱动电路整体的功耗，并且本发明通过将距离时钟信号输入端最近的移位寄存器单元组相连的时钟信号线的宽度小于其它移位寄存器单元组相连的时钟信号线的最大宽度，这样相当于减小远端栅极驱动电路的时钟信号线的电阻，从而减少负载造成的信号延迟，避免远端充电率不足的问题。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (8)

1.一种栅极驱动电路，其特征在于，包括：级联的多个移位寄存器单元和多条用于向所述移位寄存器单元输入时钟信号的时钟信号线，各所述时钟信号线的时钟信号输入端位于同一侧；其中，
所述时钟信号线分为至少两组，对应所述时钟信号线的分组，所述移位寄存器单元分为至少两组，每一组的所述时钟信号线与一组所述移位寄存器单元一一对应相连；其中，
沿所述时钟信号线上的时钟信号的传输方向，距离所述时钟信号输入端最近的移位寄存器单元组相连的所述时钟信号线的宽度小于其它移位寄存器单元组相连的所述时钟信号线的最大宽度；
除了距离所述时钟信号输入端最近的移位寄存器单元组之外，其它所述移位寄存器单元组对应的时钟信号线分为与各所述移位寄存器单元组对应的多个线段，沿所述时钟信号线上的时钟信号的传输方向，各所述线段的宽度逐级增加；
各所述移位寄存器单元组对应的各所述时钟信号线交替设置，且距离所述时钟信号输入端最近的移位寄存器单元组相连的所述时钟信号线位于其它移位寄存器单元组相连的所述时钟信号线对应的宽度最小的线段之间。
2.如权利要求1所述的栅极驱动电路，其特征在于，沿所述时钟信号线上的时钟信号的传输方向，各所述移位寄存器单元组对应的所述时钟信号线的最大宽度逐级增加。
3.如权利要求1所述的栅极驱动电路，其特征在于，各所述移位寄存器单元组对应的所述时钟信号线的长度为从所述时钟信号输入端延伸至对应的所述移位寄存器单元组中的最后一级移位寄存器单元。
4.一种显示面板，其特征在于，包括如权利要求1-3任一项所述的栅极驱动电路。
5.一种显示装置，其特征在于，包括如权利要求4所述的显示面板。
6.一种如权利要求1-3任一项所述的栅极驱动电路的驱动方法，其特征在于，包括：
在一帧显示时间内，所述一帧显示时间至少分为连两个时间段，对应每一个时间段控制对应的一组所述时钟信号线向对应的一组所述移位寄存器单元输入时钟信号。
7.如权利要求6所述的栅极驱动电路的驱动方法，其特征在于，沿所述时钟信号线上的时钟信号的传输方向，控制所述时钟信号线向各所述移位寄存器单元组加载的时钟信号的电位逐级增加。
8.如权利要求6所述的栅极驱动电路的驱动方法，其特征在于，沿所述时钟信号线上的时钟信号的传输方向，控制所述时钟信号线向各所述移位寄存器单元组加载的时钟信号的有效电平的维持时长逐级增加。
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