CN111583848A - 降电阻配线、具有该降电阻配线的goa电路及显示面板 - Google Patents

Abstract

本申请实施例提供一种降电阻配线、具有该配线的GOA电路及显示面板，该降电阻配线沿其第一端到其第二端的延伸方向上的电阻值逐渐减小，可以减少驱动信号在配线延伸方向上的电容电阻延迟效应。将该降电阻配线应用到GOA电路的时钟线、栅极线和数据线等各种配线上时，可以减少由于电阻电容延迟效应导致的驱动信号时延问题，有效提升GOA电路的驱动性能，使得近端像素到远端像素的充电率差异减少，从而避免在驱动信号输出端末端的充电率最差的点产生像素充电不足、色偏或错充的现象，减小充电差异，提升显示质量。

Description

降电阻配线、具有该降电阻配线的GOA电路及显示面板

技术领域

本申请实施例涉及显示技术领域，尤其涉及一种降电阻配线、具有该降电阻配线的GOA电路及显示面板。

背景技术

GOA(Gate On Array，阵列基本行驱动)电路由于可以将栅极驱动电路制作在阵列基板上，减少制作程序、提升产能，降低成本，且可以提高显示面板的集成度、实现窄边框，而被广泛应用在显示技术领域。

GOA电路由多个级联的GOA单元组成，每级GOA单元通过一条栅极线接收由时序控制器(TCON)发送的起始信号或上一级的扫描信号、以及这一级的时钟信号，逐行送出扫描信号到显示面板，以逐行开启显示面板的阵列基板上的薄膜晶体管，由多条数据线接收由时序控制器(TCON)发送的对显示面板的像素单元逐个加压进行显示。

由于时钟线、栅极线和数据线等各种配线的任何位置都存在电阻电容延迟效应(Resistance Capacitance delay，RC delay)，导致各驱动信号的上升沿和下降沿都有一定的时延。并且，从各种配线线的初始端(驱动信号输出端首端)到末尾端(驱动信号输出端末端)，由于电阻电容延迟效应越来越大，因此驱动信号的时延也会越来越严重，在驱动信号的输出端末端的时延达到最大。

图1为现有技术的时钟信号的上升沿和下降沿的对比示意图，其中，横坐标为时间，纵坐标为电压，虚曲线为理想状态下时钟信号的上升沿和下降沿，实曲线为实际的存在电阻电容延迟效应影响下时钟信号的上升沿和下降沿，参考图1，电阻电容延迟效应导致时钟信号从低信号到高信号，或者从高信号到低信号的所需时长都变长。

目前，随着显示面板的分辨率和尺寸的大幅增加，电阻电容延迟效应导致的驱动信号的时延也越来越严重。显示面板对于像素的充电率考量点大多是基于充电率最差的点，由于电阻电容延迟效应导致的驱动信号的时延问题，充电率最差的点一般位于驱动信号的输出端末端，在此处容易产生像素充电不足、色偏或错充现象，使得显示面板存在显示差异，从而影响显示质量。

发明内容

为了解决驱动信号由于电阻电容延迟效应导致的时延问题，本申请提供一种降电阻配线、包括该配线的GOA电路及显示面板。

第一方面，本申请实施例提供一种降电阻配线，配线延伸方向为所述降电阻配线的第一端至所述降电阻配线的第二端的延伸方向；沿所述配线延伸方向上，在所述降电阻配线上顺序设置有第一部位和第二部位，且所述第一端到所述第一部位之间的长度与所述降电阻配线在所述第一部位的横截面面积之比大于所述第一端到所述第二部位之间的长度与所述降电阻配线在所述第二部位的横截面面积之比。

在一些实施例中，所述降电阻配线从所述第一端到所述第二端之间的各部位的横截面面积沿所述配线延伸方向逐渐均匀变大。

在一些实施例中，所述降电阻配线为等宽度配线；所述降电阻配线从所述第一端到所述第二端之间的各部位的沉积厚度沿所述配线延伸方向逐渐均匀变大。

在一些实施例中，所述降电阻配线从所述第一端到所述第二端之间的各部位的横截面面积逐渐阶梯式变大；在每一所述阶梯内，所述降电阻配线的各部位的横截面面积沿所述配线延伸方向逐渐均匀变大；在沿所述配线延伸方向上，后一所述阶梯内所述降电阻配线的各部位的横截面面积均大于前一所述阶梯内所述降电阻配线的各部位的横截面面积。

在一些实施例中，所述降电阻配线为等宽度配线；所述降电阻配线从所述第一端到所述第二端之间的各部位的沉积厚度逐渐阶梯式变大；在每一所述阶梯内，所述降电阻配线的各部位的沉积厚度沿所述配线延伸方向逐渐均匀变大；在沿所述配线延伸方向上，后一所述阶梯内所述降电阻配线的各部位的沉积厚度均大于前一所述阶梯内所述降电阻配线的各部位的沉积厚度。

在一些实施例中，所述降电阻配线为通过半色调掩膜板光罩调整材料的沉积厚度制作而成。

在一些实施例中，所述降电阻配线的材料为铜或铝。

第二方面，本申请实施例提供一种GOA电路，该GOA电路包括如上所述的降电阻配线。

在一些实施例中，所述降电阻配线为时钟线、栅极线和数据线中的一种配线或多种配线的组合。

第三方面，本申请实施例提供一种显示面板，该显示面板包括如上所述的GOA电路。

本申请提供的降电阻配线、具有该配线的GOA电路及显示面板中，该降电阻配线沿其第一端到其第二端的延伸方向上的电阻值逐渐减小，可以减少驱动信号在配线延伸方向上的电容电阻延迟效应。将该降电阻配线应用到GOA电路的时钟线、栅极线和数据线等各种配线上时，可以减少由于电阻电容延迟效应导致的驱动信号时延问题，有效提升GOA电路的驱动性能，使得近端像素到远端像素的充电率差异减少，从而避免在驱动信号输出端末端的充电率最差的点产生像素充电不足、色偏或错充的现象，减小充电差异，提升显示质量。

附图说明

下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。

图1为现有技术的时钟信号的上升沿和下降沿的对比示意图。

图2为本申请实施例提供的降电阻配线的一种结构示意图。

图3为本申请实施例提供的降电阻配线的另一结构示意图。

图4为本申请实施例提供的时钟信号的上升沿的对比示意图。

图5为本申请实施例提供的时钟信号的下降沿的对比示意图。

图6为本申请实施例提供的显示面板的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在本申请的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示相对重要性，或者隐含指明所指示的技术特征的数量。由此，除非另有说明，限定有“第一”、“第二”的特征可以明示或隐含地包括一个或者更多个该特征；“多个”的含义是两个或两个以上。

另外，“上”、“处”等指示的方位或位置关系的术语，是基于附图所示的方位或相对位置关系描述的，仅是为了便于描述本申请的简化描述，而不是指示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

图2为本申请实施例提供的降电阻配线的一种结构示意图，图3为本申请实施例提供的降电阻配线的另一结构示意图。参考图2或图3，本申请实施例提供一种降电阻配线1，配线延伸方向为降电阻配线1的第一端11至降电阻配线1的第二端12的延伸方向；沿配线延伸方向上，在降电阻配线1上顺序设置有第一部位13和第二部位14，且第一端11到第一部位13之间的长度(图2或图3中第一端11到第一部位13之间的水平方向的距离)与降电阻配线1在第一部位13的横截面面积(图2或图3中第一部位13处的阴影部分)之比，大于，第一端11到第二部位14之间的长度(图2或图3中第一端11到第二部位14之间的水平方向的距离)与降电阻配线1在第二部位14的横截面面积(图2或图3中第二部位14处的阴影部分)之比。

具体地，根据电阻值计算公式：

其中，R为电阻值，ρ为电阻率，L为长度，S为横截面面积。

当配线的材料确定，配线的电阻率ρ就已固定，那么只要配线的长度L和配线的横截面面积S之比变小，即配线的长度L变大的比例小于配线的横截面面积S变大的比例，配线的电阻值R就会变小。

在降电阻配线1沿第一端11到第二端12的配线延伸方向上顺序设置第一部位13和第二部位14，需要说明的是，第一部位13和第二部位14分别是沿配线延伸方向、降电阻配线1上任意两个不同的部位，只需要满足沿配线延伸方向、第二部位14在第一部位13之后即可。那么，在配线延伸方向上，只要第一端11到第一部位13之间的长度与降电阻配线1在第一部位13的横截面面积之比，大于第一端11到第二部位14之间的长度与降电阻配线1在第二部位14的横截面面积之比，则第一端11到第一部位13之间的部分配线的电阻值，就大于第一端11到第二部位14之间的部分配线的电阻值。即，第一端11到降电阻配线1上沿配线延伸方向的任意一个部位的部分配线的电阻值，沿配线延伸方向逐渐减小，这样可以减小配线延伸方向上的电容电阻延迟效应。

本发明实施例提供一种降电阻配线，该降电阻配线沿其第一端到其第二端的延伸方向上的电阻值逐渐减小，可以减少驱动信号在配线延伸方向上的电容电阻延迟效应。将该降电阻配线应用到电路的各种配线上时，可以减少配线上由于电阻电容延迟效应导致的驱动信号时延问题，有效提升电路的驱动性能。

参考图2，降电阻配线1从第一端11到第二端12之间的各部位的横截面面积沿配线延伸方向逐渐均匀变大，即降电阻配线1在第一端11的横截面面积最小，然后从第一端11到第二端12之间的横截面面积以渐变的方式均匀变大，直至第二端12的横截面面积最大，由此使降电阻配线1上电阻电容延迟效应沿配线延伸方向逐渐均匀变小。

基于上述实施例，参考图2，降电阻配线1为等宽度配线；降电阻配线1从第一端11到第二端12之间的各部位的沉积厚度沿配线延伸方向逐渐均匀变大。

具体地，可以理解的是，S＝D*H，其中，S为横截面面积，D为宽度，H为厚度。若降电阻配线1为等宽度配线，即降电阻配线1的宽度D为固定值，那么通过调节降电阻配线1的厚度H，就可以调节降电阻配线1的横截面面积。因此，若需要使降电阻配线1的横截面面积沿配线延伸方向逐渐均匀变大，那么使降电阻配线1从第一端11到第二端12之间的各部位的沉积厚度沿配线延伸方向逐渐均匀变大即可。

图3为本申请实施例提供的降电阻配线的另一结构示意图。参考图3，降电阻配线1从第一端11到第二端12的横截面面积逐渐阶梯式变大。在每一阶梯内，降电阻配线1的各部位的横截面面积沿配线延伸方向逐渐均匀变大；在沿配线延伸方向上，后一阶梯内降电阻配线1的各部位的横截面面积均大于前一阶梯内降电阻配线1的各部位的横截面面积。

具体地，降电阻配线1在第一端11的横截面面积最小，然后沿配线延伸方向上，从第一端11到第二端12之间有多个横截面面积逐渐增大的阶梯，每一阶梯内的横截面面积也逐渐增大，由此使电阻电容延迟效应逐渐变小。

基于上述实施例，参考图3，降电阻配线1为等宽度配线；降电阻配线1从第一端11到第二端12之间的各部位的沉积厚度逐渐阶梯式变大；在每一阶梯内，降电阻配线1的各部位的沉积厚度沿配线延伸方向逐渐均匀变大；在沿配线延伸方向上，后一阶梯内降电阻配线1的各部位的沉积厚度均大于前一阶梯内降电阻配线1的各部位的沉积厚度。

具体地，与上述针对图2的对应说明一样，在图3中，若降电阻配线1为等宽度配线，即降电阻配线1的宽度D为固定值，则通过调节降电阻配线1的厚度H，就可以调节降电阻配线1的横截面面积。因此，若需要使降电阻配线1的横截面面积沿配线延伸方向逐渐阶梯式变大，那么使降电阻配线1在每一阶梯内的各部位的沉积厚度沿配线延伸方向逐渐均匀变大；在沿配线延伸方向上，后一阶梯内降电阻配线1的各部位的沉积厚度均大于前一阶梯内降电阻配线1的各部位的沉积厚度即可。

需要说明的是，降电阻配线1从第一端11到第二端12之间的各部位的横截面面积还可以有其他的变化方式，只要满足沿配线延伸方向上，从第一端11到沿配线延伸方向上的任意一个部位之间的长度、与降电阻配线1在该任意一个部位的横截面面积之比逐渐减小，即被认为是本申请实施例所保护的降电阻配线1的变形结构，此处不作限定。

基于上述实施例，降电阻配线1为通过半色调掩膜板光罩(Halftone Mask)调整材料的沉积厚度制作而成。其中，降电阻配线的材料采用铜或铝。

具体地，半色调掩膜板光罩(Halftone Mask)是应用于显示面板的阵列基板制作中的一项工艺，是使用半色调掩膜板光罩(Halftone Mask)在钝化层打出与周边焊盘相接的开口；然后，对光刻胶进行灰化处理，使形成图案的走线部分曝光，并在形成金属膜以后，采用剥离的方法将光刻胶剥离，去除不需要的金属层。该工艺可以节省生产工序，降低生产成本，缩短周期，提高效率。

在本申请实施例中，通过半色调掩膜板光罩(Halftone Mask)调整材料(铜或铝)的沉积厚度，从而调节降电阻配线1的横截面面积的大小。例如在图2中，在电阻配线1的宽度D为固定值的情况下，使第一端11的沉积厚度最小，然后从第一端11到第二端12的沉积厚度以渐变的方式逐渐均匀增大，直至第二端12的沉积厚度最大，从而使降电阻配线1的横截面面积沿配线延伸方向以渐变的方式逐渐均匀增大，由此使电阻电容延迟效应均匀变小。

一般地，降电阻配线1的横截面形状是统一的，横截面形状可以为圆形、方形或梯形，此处不作限定。

基于同一发明构思，本申请实施例还提供一种GOA电路，该GOA电路包括如上所述的降电阻配线。其中，降电阻配线为时钟线、栅极线和数据线中的一种配线或多种配线的组合。

具体地，可将该降电阻配线应用于GOA电路中时钟线、栅极线或数据线上，由此减少由于电阻电容延迟效应导致的驱动信号时延问题，有效提升GOA电路的驱动性能，使得近端像素到远端像素的充电率差异减少，从而避免在驱动信号输出端末端的充电率最差的点产生像素充电不足、色偏或错充的现象，减小充电差异，提升显示质量。

需要说明的是，时钟线与对应的栅极线垂直并电性连接，数据线与栅极线垂直。

以下以时钟信号(CK信号)为例，说明将该降电阻配线1应用在时钟线(CK线)上时，时钟信号的时延改善情况。图4为本申请实施例提供的时钟信号的上升沿的对比示意图，图5为本申请实施例提供的时钟信号的下降沿的对比示意图。参考图4和图5，其中，横坐标为时间，纵坐标为电压，虚曲线为仿真模拟状态下的时钟信号的上升沿和下降沿，实曲线为将该降电阻配线应用于时钟线对应的时钟信号的上升沿和下降沿，可以看出，将该降电阻配线应用于时钟线时，可以减少由于电阻电容延迟效应导致的驱动信号的时延问题，时钟信号的上升沿和下降沿均分别与仿真模拟状态下的上升沿和下降沿接近，与图1相比，大大减少了时钟信号受电容电阻延迟效应影响时，从低信号到高信号以及从高信号到低信号的时间，即有效减小了时钟信号的时延。

图6为本申请实施例提供的显示面板的结构示意图。参考图6，本申请实施例还提供一种显示面板3，该显示面板3包括位于中间部分的显示区4和位于四周的非显示区，在两边的非显示区分别设置GOA电路2，GOA电路2接入显示区4，且GOA电路2采用如上所述的GOA电路。由于该显示面板的结构和有益效果与该GOA电路相同，而该GOA电路的结构和有益效果已经在上述实施例详细叙述，故此处不再赘述。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。

本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (10)

1.一种降电阻配线，其特征在于，配线延伸方向为所述降电阻配线的第一端到所述降电阻配线的第二端的延伸方向；

沿所述配线延伸方向上，在所述降电阻配线上顺序设置有第一部位和第二部位，且所述第一端到所述第一部位之间的长度与所述降电阻配线在所述第一部位的横截面面积之比大于所述第一端到所述第二部位之间的长度与所述降电阻配线在所述第二部位的横截面面积之比。

2.如权利要求1所述的降电阻配线，其特征在于，所述降电阻配线从所述第一端到所述第二端之间的各部位的横截面面积沿所述配线延伸方向逐渐均匀变大。

3.如权利要求2所述的降电阻配线，其特征在于，所述降电阻配线为等宽度配线；所述降电阻配线从所述第一端到所述第二端之间的各部位的沉积厚度沿所述配线延伸方向逐渐均匀变大。

4.如权利要求1所述的降电阻配线，其特征在于，所述降电阻配线从所述第一端到所述第二端之间的各部位的横截面面积逐渐阶梯式变大；

在每一所述阶梯内，所述降电阻配线的各部位的横截面面积沿所述配线延伸方向逐渐均匀变大；

在沿所述配线延伸方向上，后一所述阶梯内所述降电阻配线的各部位的横截面面积均大于前一所述阶梯内所述降电阻配线的各部位的横截面面积。

5.如权利要求4所述的降电阻配线，其特征在于，所述降电阻配线为等宽度配线；所述降电阻配线从所述第一端到所述第二端之间的各部位的沉积厚度逐渐阶梯式变大；

在每一所述阶梯内，所述降电阻配线的各部位的沉积厚度沿所述配线延伸方向逐渐均匀变大；

在沿所述配线延伸方向上，后一所述阶梯内所述降电阻配线的各部位的沉积厚度均大于前一所述阶梯内所述降电阻配线的各部位的沉积厚度。

6.如权利要求3或5所述的降电阻配线，其特征在于，所述降电阻配线为通过半色调掩膜板光罩调整材料的沉积厚度制作而成。

7.如权利要求6所述的降电阻配线，其特征在于，所述降电阻配线的材料为铜或铝。

8.一种GOA电路，其特征在于，包括如权利要求1～7任一项所述的降电阻配线。

9.如权利要求8所述的GOA电路，其特征在于，所述降电阻配线为时钟线、栅极线和数据线中的一种配线或多种配线的组合。

10.一种显示面板，其特征在于，包括如权利要求8～9任一项所述的GOA电路。

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