JP2009276765A - 薄膜トランジスターにおけるマザーボードのテストラインおよびその製造方法 - Google Patents

Abstract

【課題】テストラインが交差領域でブレイクダウンされにくく、ブレイクダウンされても簡単な断線処理によって正常のテストが実現できる薄膜トランジスターにおけるマザーボードのテストライン及びその製造方法。
【解決手段】ゲート電極層金属テストラインと、前記ゲート電極層金属テストラインの上方に位置すると共に、前記ゲート電極層金属テストラインと交差するドレイン電極層金属テストラインとを備え、前記ゲート電極層金属テストラインが複数の信号ラインの一部と接続され、前記ドレイン電極層金属テストラインが前記複数の信号ラインの他の一部と接続され、前記ゲート電極層金属テストラインと交差するドレイン金属テストラインの上方に画素電極層テストラインが形成され、かつ前記画素電極層テストラインが前記ドレイン金属テストラインと電気的に接続される薄膜トランジスターにおけるマザーボードテストライン及びその製造方法。
【選択図】図４

Description

本発明は、薄膜トランジスター液晶ディスプレイ（ＴＦＴ―ＬＣＤ、Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ−Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）におけるＴＦＴマザーボードのテストラインおよび該マザーボードの製造方法に関する。

近年、ＴＦＴ―ＬＣＤは、体積が小さく、軽く、エネルギーの消耗が少なく、かつ輻射がないなどのメリットを備えるため、現在のパネルディスプレイの市場において、次第に主導的な地位を占めてきている。ＴＦＴ―ＬＣＤディスプレイパネルは、アレイ基板とカラーフィルター基板とをセル化して形成され、前記アレイ基板と前記カラーフィルター基板との間に、液晶材料が封入されている。ＴＦＴ―ＬＣＤディスプレイパネルにおいて、数十万から百万以上の画素アレイが形成され、各画素はそれぞれの対応したＴＦＴの制御により画像を表示する。

図面１は従来の薄膜トランジスターにおけるマザーボードのテストラインの配線構造を示す概略図である。図面１に示すように、マザーボード１００は、例えば４つである複数のパネル（ＰＡＮＥＬ）１１を有する。このマザーボードは、製造及びテストが行われた後、個々のパネルに分割して組立に備える。パネルを形成するための画素領域の一側に、各画素領域に用いられるテストライン２が設けられる。各画素領域に２本のテストラインが設置され、それぞれ画素領域の奇数ゲートラインと偶数ゲートラインに接続する。ＴＦＴ―ＬＣＤのＴＦＴ画素領域に対してテストを行う時、テスト機器は、マザーボードに位置するＰＩＮ接触端子１０とアレイテストライン２により、各ＰＡＮＥＬにゲート走査信号を印加すると共に、これと類似して、テスト設備がマザーボードにおける他の一組のＰＩＮ接触端子とアレイテストライン２によりマザーボードにおける各パネルにデータ信号を印加する。テスト時間を短くするために、二つ以上のＰＡＮＥＬのテストＰＩＮ接触端子１０の位置を同一領域に固定させ、それによって、テスト設備は一回で二つ以上のＰＡＮＥＬのテストを完成できる。こうして、テスト機器のテスト効率が向上される。テスト信号は、前記ＰＩＮ接触端子１０に接続されたテストライン２により各ＰＡＮＥＬに入力され、ＴＦＴマザーボードにおける各ＰＡＮＥＬのテストを完成する。１セットのＰＩＮ接触端子１０により複数のＰＡＮＥＬをテストする目的を実現するとともに、マザーボードの利用率を最大化することを求めるために、ＰＡＮＥＬとＰＡＮＥＬとの間隔は非常に狭く設置される。これによって、図面１における点線領域のように、テストラインの配線は非常に困難になる。従来のテストラインは通常、交差構造となる配線パターンを採用している。

図面２は図面１の点線領域におけるテストラインの一交差構造の拡大概略図である。図面２に示すように、交差するテストラインはそれぞれ、ゲート電極層金属テストライン３とドレイン電極層金属テストライン４であり、前記ドレイン電極層金属テストライン４は、前記ゲート電極層金属テストライン３の上方に位置する。ゲート電極層金属テストライン３とドレイン電極層金属テストライン４はそれぞれ、ゲート電極層とドレイン電極層に属し、パターニング工程により形成される。生産プロセスの原因によって、図面２に示すようなテストラインの交差領域において、原因不明な静電気ブレイクダウンが生じる可能性があり、正常のアレイテストに影響を及ぼす。図面３は、図面１の点線領域におけるテストラインの他の交差構造の拡大概略図である。図面３に示すように、交差するテストラインはそれぞれ、ゲート電極層金属テストライン３と画素電極層金属テストライン５であり、前記画素電極層金属テストライン５は前記ゲート電極層金属テストライン３の上方に位置する。ゲート電極層金属テストライン３と画素電極層金属テストライン５はそれぞれ、ゲート電極層と画素電極層に属する。ドレイン電極層金属テストライン４と比べて、画素電極層金属テストライン５は、ソース・ドレイン電極の上のパッシベーション層の上方に位置するため、静電気ブレイクダウンが生じ難くなる。画素電極層金属テストライン５の両端に、ビアホール６が設けられ、画素電極層金属テストライン５は、前記ビアホール６を介して、交差しない領域のドレイン電極層金属テストライン４と接続される。ゲート電極層金属テストライン３から遠く離れた画素電極層金属テストライン５が利用されるため、耐静電能力が向上される。しかし、図面３に示すような配線構造を採用したとしても、静電気ブレイクダウンが生じる可能性は依然として存在するため、ＰＡＮＥＬアレイのテストをスムーズに行うことができなくなり、正常の生産に影響を与える。

以上に鑑み、本発明の一つの目的は、テストラインが交差するところはブレイクダウンされにくくなり、ブレイクダウンされても、簡単な断線処理によって、正常のテストを実現し、製品の生産効率を保証できる薄膜トランジスターにおけるマザーボードのテストライン、およびその製造方法を提供することにある。

本発明の一側面によれば、マザーボード上における画素領域の複数の信号ラインに信号を印加するための薄膜トランジスター・マザーボードのテストラインであって、ゲート電極層金属テストラインと、前記ゲート電極層金属テストラインの上方に位置し、かつ前記ゲート電極層金属テストラインと交差するドレイン電極層金属テストラインとを備え、前記ゲート電極層金属テストラインは複数の信号ラインの一部と接続され、前記ドレイン電極層金属テストラインは前記複数の信号ラインの残る部分と接続され、前記ドレイン電極層金属テストラインの冗長テストラインとなるように、前記ゲート電極層金属テストラインと交差するドレイン金属テストラインの上方に、さらに前記ドレイン電極層金属テストラインと電気的に接続される画素電極層テストラインが形成されることを特徴とする薄膜トランジスター・マザーボードのテストラインを提供する。

本発明の他の側面によれば、薄膜トランジスター・マザーボードのテストラインの製造方法を提供する。該方法は、
基板上に、ゲート金属薄膜を堆積し、パターニングを行い、画素領域のゲートライン及びテストライン領域のゲート電極層金属テストラインを形成し、前記ゲート電極層金属テストラインを前記ゲートラインの一部と接続させるステップ１と、
前記ステップ１を完成した基板上に、絶縁層を堆積するステップ２と、
前記ステップ２を完成した基板上には、画素領域における活性層を形成し、エッチングされたテストライン領域には活性層を有しないようにするステップ３と、
前記ステップ３を完成した基板上に、ソース・ドレイン金属薄膜を堆積し、パターニングを行い、ドレイン電極層金属テストラインを形成し、前記ドレイン電極層金属テストラインを前記ゲートラインの残る部分と接続させ、且つ前記ゲート電極層金属テストラインと交差するステップ４と、
前記ステップ４を完成した基板上に、パッシベーション層を堆積し、パターニングを行い、接続するためのビアホールを形成するステップ５と、
前記ステップ５を完成した基板上に、画素電極層を堆積し、パターニングを行い、画素領域における画素電極と、前記ゲート電極層と交差する領域における画素電極層のテストラインをそれぞれ形成し、前記画素電極層テストラインの両端を、前記パッシベーション層のビアホールを通して前記ドレイン電極層金属テストラインのドレイン電極層金属と接続させるステップ６とを具備する。
本発明の他の側面によれば、薄膜トランジスター・マザーボードのテストラインの製造方法を提供する。該方法は、
基板上に、ゲート金属薄膜を堆積し、パターニングを行い、画素領域のゲートライン及びテストライン領域のゲート電極層金属テストラインを形成するステップ１と、
前記ステップ１を完成した基板上に、絶縁層を堆積するステップ２と、
前記ステップ２を完成した基板上には、画素領域における活性層を形成し、エッチングされたテストライン領域には活性層を有しないようにするステップ３と、
前記ステップ３を完成した基板上に、ソース・ドレイン金属薄膜を堆積し、パターニングを行い、データラインとドレイン電極層金属テストラインを形成し、前記ドレイン電極層金属テストラインをデータラインの一部と接続させ、且つ前記ゲート電極層金属テストラインと交差し、前記データラインの残る部分を前記ゲート電極層テストラインと接続させるステップ４と、
前記ステップ４を完成した基板上に、パッシベーション層を堆積し、パターニングを行い、接続するためのビアホールを形成するステップ５と、
前記ステップ５を完成した基板上に、画素電極層を堆積し、パターニングを行い、画素領域における画素電極、及び前記ゲート電極層と交差する領域における画素電極層のテストラインをそれぞれ形成し、前記画素電極層テストラインの両端を、前記パッシベーション層のビアホールを通して前記ドレイン電極層金属テストラインのドレイン電極層金属と接続させるステップ６とを具備する。

従来の薄膜トランジスターにおけるマザーボードのテストラインの配線構造を示す概略図である。 図面１の点線領域におけるテストラインの一交差構造の拡大概略図である。 図面１の点線領域におけるテストラインの他の交差構造の拡大概略図である。 本発明の実施形態に係る薄膜トランジスターにおけるマザーボードのテストラインの配線構造の拡大概略図である。 図面４のＣ−Ｃ線に沿った概略断面図である。 図面４のＤ−Ｄ線に沿った概略断面図である。 本発明の他の実施形態に係る薄膜トランジスターにおけるマザーボードのテストラインの配線構造の拡大概略図である。

以下、本発明の実施形態について図面を参照しながら詳細に説明する。
図面４は本発明の一つの実施形態に係る薄膜トランジスターにおけるマザーボードのテストラインの配線構造の拡大概略図である。図面５は図面４のＣ−Ｃ線に沿った概略断面図である。図面６は図面４のＤ−Ｄ線に沿った概略断面図である。以下、図面４、図面５、及び図面６に基づき、本実施形態のテストラインの配線構造を詳細に説明する。
図面４、図面５、及び図面６に示すように、本実施形態の薄膜トランジスターのマザーボード１００において、ＰＡＮＥＬアレイテストラインの配線構造は、ゲート電極走査信号を印加することに用いられ、ゲート電極層金属テストライン３と、ドレイン電極層テストライン４と、画素電極層テストライン５とを備える。ゲート電極層金属テストライン３はゲート電極層に位置し、例えば、パネルに形成された画素領域における奇数のゲートラインと接続し、ドレイン電極層テストライン４はドレイン電極層に位置し、例えば、パネルに形成された画素領域における偶数のゲートラインと接続し、画素電極層テストライン５は画素電極層に位置する。ドレイン電極層テストライン４の下にゲート電極絶縁層８は形成され、画素電極層テストライン５の下にパッシベーション層７は形成される。ドレイン電極層金属テストライン４及び画素電極層テストライン５は、いずれもゲート電極層金属テストライン３と交差する。ゲート電極層金属テストライン３は、当該テストラインの他のゲート電極層金属部分と一体に形成され、ドレイン電極層金属テストライン４は、当該テストラインの他のドレイン電極層金属部分と一体に形成され、画素電極層テストライン５は交差領域のみに存在する。画素電極層金属テストライン５の両端はドレイン電極層金属テストライン４のドレイン電極層金属と接続している部分に、ビアホール６が設けられる。図面５に示すように、画素電極層テストライン５は、ビアホール６を通して前記ドレイン電極層金属テストライン４のドレイン電極層金属と接続される。このようにして、ゲート電極層金属テストライン３とドレイン電極層金属テストライン４とが交差する領域において、画素電極層テストライン５はドレイン電極層金属テストライン４の冗長テストラインとされる。図面６に示すように、画素電極層テストライン５とドレイン電極層金属テストライン４とは縦方向に離れて配線され、両者は平行して配線しても良いし、平行しないで配線されても良い。図面５、６に示すように、ゲート電極層金属テストライン３とドレイン電極層金属テストライン４との間においては、ゲート電極絶縁層８のみが存在するが、画素電極層テストライン５とゲート電極層金属テストライン３との間において、ゲート電極絶縁層８のほか、パッシベーション層７も存在するため、耐静電能力が強くなる。最も静電気ブレークダウンし易いところは、通常ドレイン電極層金属テストライン４とゲート電極層金属テストライン３とが交差するところに存在する。このようにして、静電気ブレークダウンが生じても、ドレイン電極層金属テストライン４とゲート電極層金属テストライン３との間のみにおいて、短絡が発生する。よって、画素電極層テストライン５とゲート電極層金属テストライン３との間の交差構造を保護している。したがって、ブレークダウンが生じる場合にも、テストライン全体は依然として有効であり、画素電極層テストラインに対してテストを完成できる。ドレイン電極層金属テストライン４に対して、ゲート電極層金属テストライン３と完全に隔離されるように簡単にレーザー（Ｌａｓｅｒ）による断線処理を行えば、短絡が防止され、正常なテストが行われるようになる。上述した実施形態において、交差領域に画素電極層テストライン５とドレイン電極層金属テストライン４は互いに冗長テストラインとなる。

本実施形態において、ゲート電極層金属テストライン３は、パネルに形成された画素領域における偶数のゲートラインとも接続し、それと対応して、ドレイン電極層テストライン４はパネルに形成された画素領域における奇数のゲートラインと接続することもできる。或いは、パネルにおけるゲートラインは、奇数ゲートラインと偶数ゲートラインの方式以外、ほかの方式により二組に分けられ、ゲート電極層金属テストライン３は、一組のゲートラインと接続し、ドレイン電極層金属テストライン４は他の一組のゲートラインと接続することもできる。

本発明の他の実施形態の薄膜トランジスターのマザーボード１００において、ＰＡＮＥＬアレイテストラインの配線構造は、データ走査信号を印加することに用いられ、ゲート電極層金属テストライン３１と、ドレイン電極層テストライン４１と、画素電極層テストライン５１とを備える。図面７に示すように、ゲート電極層金属テストライン３１はゲート電極層に位置し、例えば、パネルに形成された画素領域における奇数のデータラインと、例えばビアホールなどを通して接続し、ドレイン電極層テストライン４１はドレイン電極層に位置し、例えば、パネルに形成された画素領域における偶数のデータラインと接続する。画素電極層テストライン５１は画素電極層に位置し、その両端においてドレイン電極層金属テストライン４１と接続し、ドレイン電極層金属テストライン４１と互いに冗長テストラインになる。同じように、本実施形態において、パネルにおけるゲートラインも奇数データラインと偶数データラインの方式以外の方式により二組に分けられ、ゲート電極層金属テストライン３１とドレイン層金属テストライン４１はそれぞれ、二組のデータラインの一組と接続する。

以下、本発明の薄膜トランジスター基板アレイのテストラインの配線構造の製造方法を説明する。

本発明の実施例に係る薄膜トランジスター基板アレイのテストラインの配線構造の製造方法は、下記のステップを有する。即ち、
ステップ１：基板上にゲート金属薄膜を堆積し、パターニング工程を行い、画素領域におけるゲートラインと、薄膜トランジスターゲート電極と、共通電極信号ラインを形成すると共に、テストライン領域の、奇数のゲートラインと接続するゲート電極層金属テストライン３を形成する。また、ゲート電極層金属テストライン３も形成できる。

ここで、画素領域のパターニング工程はこの分野の従来の工程により実現できる。ゲート電極層金属テストライン３はゲートラインと一体に連続される。ここで、ドレイン電極層金属テストラインを形成する領域において、ゲート電極層金属をエッチングして除去しても良い、即ち、ドレイン電極層金属テストライン４と接続されるテストラインに対応する部分にはゲート電極層金属を有しない。本実施形態において、必要によって、共通電極信号ラインが形成されなくても良い。

ステップ２：前記ステップ１を完成した基板上に、絶縁層を堆積する。当該絶縁層は薄膜トランジスターのゲート絶縁層８とされることができる。

ステップ３：前記ステップ２を完成した基板上には、順にシリコン非結晶薄膜とｎ＋シリコン非結晶薄膜を堆積し、パターニング工程を行い、画素領域の活性層を形成する。テストライン領域の活性層がエッチングにより除去されたため、テストラインは活性層を有しない。本実施形態において、活性層の材料の構成は必要によって選択することができ、前記の材料及びそれらの組み合わせに限られない。例えば、ポリシリコンを採用することもできる。

ステップ４：前記ステップ３を完成した基板上には、ソース・ドレイン金属薄膜を堆積し、パターニング工程を行い、画素領域のデータライン、ドレイン電極を形成すると共に、テストライン領域におけるドレイン電極金属テストライン４を形成する。また、当該ステップにおいて、テストライン領域のドレイン電極層金属テストライン４１を形成してもよい。ドレイン電極層金属テストライン４１は偶数のデートラインと接続する。

ここで、画素領域のパターニング工程は同様に、この分野における従来の工程を採用して実現できる。ドレイン電極層金属テストライン４は画素領域の偶数のゲートラインと交差し、そして孔を通して互いに接続される。また、奇数のデータラインを、例えばビアホールなどにより下層のゲート電極層金属テストライン３１と接続させる。

ステップ５：前記ステップ４を完成した基板上に、パッシベーション層を堆積し、パターニング工程を行い、パッシベーション層の下の金属層、又は他の導電層の画素領域と接続する必要がある領域において、これらの領域のパッシベーション層をエッチングして除去し、ビアホールを形成する。例えば、画素電極がＴＦＴドレイン電極と接続するところにビアホールが形成される。この実施形態において、画素電極層テストライン５の、ドレイン電極層金属テストライン４のドレイン電極層金属と連結する必要のある部分に、ビアホールが形成され、画素電極層テストライン５１がドレイン電極層金属テストライン４１のドレイン電極層金属と接続するところにおいて、ビアホールが形成されている。

ステップ６：前記ステップ５を完成した基板上には、画素電極層を堆積し、パターニング工程を行なうことにより、画素領域において画素電極を形成すると共に、前記ゲート電極層金属テストライン３と交差する領域に画素電極層テストライン５を形成し、前記ゲート電極層金属テストライン３１と交差する領域において画素電極層テストライン５１を形成することもできる。前記画素領域の画素電極はビアホールを通してドレイン電極と接続され、画素電極層テストライン５は両端にビアホールを通してドレイン電極層金属テストライン４のドレイン電極層金属テストラインと接続し、画素電極層テスト５１は、その両端においてビアホールを通してドレイン電極層金属テストライン４１のドレイン電極層金属と接続する。

そこで、ステップ３と４におけるパターニング工程は、グレートーンマスク（ＧＴＭ，ＧＲＥＹ ＴＯＮＥ ＭＡＳＫ）又はハーフトーンマスク（ＨＴＭ，ＨＡＬＦ ＴＯＮＥ ＭＡＳＫ）工程を採用することにより一括に実現できる。図面５に示すように、前記交差領域において、画素電極層テストライン５とドレイン電極層金属テストライン４とは縦方向に沿って離れるように配線される。同じように、前記交差領域において、前記画素電極層テストライン５１と前記ドレイン電極層金属テストライン４１とは縦方向に離れるように配線できる。

本発明の実施形態の薄膜トランジスターにおけるマザーボードのテストラインは、薄膜トランジスターの画素領域と同時に作製され、マザーボードを単位として作製され、マザーボードにおけるＰＡＮＥＬアレイとテストラインとは同時に作製される。

ドレイン電極層テストラインとゲート電極層金属テストラインとの交差する領域において、静電気ブレークダウンが生じ易い。しかし、本発明の実施形態において、ドレイン電極層金属テストラインの冗長テストライン、即ち、画素電極層テストラインを設置することにより、ドレイン電極層金属テストラインはブレークダウンされる場合に、簡単な断線処理を行った後で、依然として画素電極層テストラインに対してテストを完成できる。したがって、本発明の実施形態はテストラインの間の冗長性を実現し、テストラインの配線の安定性を向上させ、基板アレイの電気テストに対する影響を低減し、製品の生産効率を保証する。

上記した実施形態は、本発明のより好ましい実施状態であり、本発明の技術的範囲を限定するためのものではない。

２ テストライン
３、３１ ゲート電極層金属テストライン
４、４１ ドレイン電極層金属テストライン
５、５１ 画素電極層金属テストライン
６ ビアホール
７ パッシベーション層
８ ゲート電極絶縁層
１０ ＰＩＮ接触端子
１１ パネル（ＰＡＮＥＬ）
１００ 薄膜トランジスター・マザーボード

Claims (10)

1. マザーボード上の画素領域の複数の信号ラインに信号を印加するための薄膜トランジスターにおけるマザーボードテストラインであって、ゲート電極層金属テストラインと、前記ゲート電極層金属テストラインの上方に位置すると共に、前記ゲート電極層金属テストラインと交差するドレイン電極層金属テストラインとを備え、前記ゲート電極層金属テストラインは、複数の信号ラインの一部と接続され、前記ドレイン電極層金属テストラインは、前記複数の信号ラインの残る部分と接続され、
   前記ドレイン電極層金属テストラインの冗長テストラインとなるように、前記ゲート電極層金属テストラインと交差するドレイン電極層金属テストラインの上方に画素電極層テストラインが形成され、かつ前記画素電極層テストラインが前記ドレイン電極層金属テストラインと電気的に接続されることを特徴とする薄膜トランジスターにおけるマザーボードテストライン。
2. 前記画素電極層テストラインと前記ドレイン電極層金属テストラインとの間に、パッシベーション層が形成され、前記画素電極層テストラインの両端は、前記パッシベーション層に形成されたビアホールを通して前記ドレイン電極層金属テストラインのドレイン電極層金属と接続されることを特徴とする請求項１の薄膜トランジスターにおけるマザーボードテストライン。
3. 前記交差領域において、前記画素電極層テストラインと前記ドレイン電極層金属テストラインとは縦方向に沿って離れるように配線されることを特徴とする請求項１の薄膜トランジスターにおけるマザーボードテストライン。
4. 前記信号ラインは、ゲートライン或いはデータラインであることを特徴とする請求項１の薄膜トランジスターにおけるマザーボードテストライン。
5. 薄膜トランジスターにおけるマザーボードのテストラインの製造方法であって、
   基板上に、ゲート金属薄膜を堆積し、パターニング工程を行い、画素領域のゲートライン及びテストライン領域のゲート電極層金属テストラインを形成し、前記ゲート電極層金属テストラインが前記ゲートラインの一部と接続されるステップ１と、
   前記ステップ１を完成した基板上に、絶縁層を堆積するステップ２と、
   前記ステップ２を完成した基板上に、画素領域における活性層を形成し、テストライン領域における活性層はエッチングにより除去されるステップ３と、
   前記ステップ３を完成した基板上に、ソース・ドレイン金属薄膜を堆積し、パターニング工程を行うことにより、ドレイン電極層金属テストラインを形成し、前記ドレイン電極層金属テストラインを前記ゲートラインの残る部分と接続し、かつ前記ゲート電極層金属テストラインと交差させるステップ４と、
   前記ステップ４を完成した基板上に、パッシベーション層を堆積し、パターニング工程を行うことにより、接続するためのビアホールを形成するステップ５と、
   前記ステップ５を完成した基板上に、画素電極層を堆積し、パターニング工程を行うことにより、画素領域において画素電極を形成すると共に、前記ゲート電極層金属テストラインと交差する領域において画素電極層のテストラインを形成し、前記画素電極層テストラインの両端は、前記パッシベーション層のビアホールを介して前記ドレイン電極層金属テストラインのドレイン電極層金属と接続されるステップ６と、
   を具備することを特徴とする薄膜トランジスターにおけるマザーボードのテストラインの製造方法。
6. 前記交差領域において、前記画素電極層テストラインと前記ドレイン電極層金属テストラインとは縦方向に離れるように配線されることを特徴とする請求項５の薄膜トランジスターにおけるマザーボードのテストラインの製造方法。
7. 前記ステップ１において、ドレイン電極層金属テストラインを形成する領域に、エッチングした後ゲート電極層金属が存在しないようにすることを特徴とする請求項５の薄膜トランジスターにおけるマザーボードのテストラインの製造方法。
8. 薄膜トランジスターにおけるマザーボードのテストラインの製造方法であって、
   基板上に、ゲート金属薄膜を堆積し、パターニングを行い、画素領域のゲートライン及びテストライン領域のゲート電極層金属テストラインを形成するステップ１と、
   前記ステップ１を完成した基板上に、絶縁層を堆積するステップ２と、
   前記ステップ２を完成した基板上に、画素領域における活性層を形成し、エッチングした後、テストライン領域には活性層は存在しないようにするステップ３と、
   前記ステップ３を完成した基板上に、ソース・ドレイン金属薄膜を堆積し、パターニングを行い、データラインとドレイン電極層金属テストラインを形成し、前記ドレイン電極層金属テストラインをデータラインの一部と接続させると共に、前記ゲート電極層金属テストラインと交差させ、前記データラインの残る部分を前記ゲート電極層テストラインと接続させるステップ４と、
   前記ステップ４を完成した基板上に、パッシベーション層を堆積し、パターニングを行い、接続するためのビアホールを形成するステップ５と、
   前記ステップ５を完成した基板上に、画素電極層を堆積し、パターニングを行い、画素領域における画素電極、及び前記ゲート電極層と交差する領域における画素電極層のテストラインをそれぞれ形成し、前記画素電極層テストラインの両端を、前記パッシベーション層のビアホールを介して前記ドレイン電極層金属テストラインのドレイン電極層金属と接続させるステップ６と、
   を具備することを特徴とする薄膜トランジスターにおけるマザーボードのテストラインの製造方法。
9. 前記交差領域において、前記画素電極層テストラインと前記ドレイン電極層金属テストラインとは縦方向に離れるように配線されることを特徴とする請求項８の薄膜トランジスターにおけるマザーボードのテストラインの製造方法。
10. 前記ステップ１において、ドレイン電極層金属テストラインを形成する領域に、エッチングした後、ゲート電極層金属が存在しないようにすることを特徴とする請求項８の薄膜トランジスターにおけるマザーボードのテストラインの製造方法。

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