JP2007286598A - ピクセル構造の製造方法 - Google Patents

Abstract

【課題】ピクセル構造を製造する方法を提供すること。
【解決手段】ゲートと、走査線と、少なくとも１つの第１補助パターンとが基板の上で形成される。ゲート絶縁層は、ゲートと走査線を覆い、走査線の第１補助パターンと一部を露出させるために基板上に形成される。チャンネル層は、ゲートの上にゲート絶縁層の上で形成される。ソース、ドレイン、データ線、トップ電極と少なくとも１つの第１補助パターンが形成される。ここで、データ線は、補助パターンが露出した走査線に電気的に接続し、露出した第１補助パターンと電気的に接続している。不動態化層とピクセル電極が形成され、ピクセル電極は、ドレインとトップ電極に電気的に接続される。
【選択図】図２

Description

本発明は、ピクセル構造の製造方法に関する。特に、本発明は、大型ディスプレイパネルに適したピクセル構造の製造方法に関する。

現代の社会で、マルチメディア技術の進展は、大部分は半導体装置または表示装置の進化の寄与を受けるものである。ディスプレイに関しては、高い画質、好ましいスペース利用効率、低い電力消費、放射線を発しないという長所を有する薄膜トランジスタ液晶ディスプレイ（ＴＦＴ−ＬＣＤ）が市場の主流商品になったので、ＴＦＴがＴＦＴ−ＬＣＤに非常によく使われるようになっている。

通常、ＴＦＴ−ＬＣＤは複数のピクセルからなり、各々のピクセルがデータ線と走査線によって駆動する。ＬＣＤのサイズが大きくなるほど、データ線の長さと走査線は付随して増加し、その結果、データ線と走査線の抵抗値が増加する。さらにまた、ディスプレイパネル解像度を上げることで、ラインの寄生容量の増加を招き、したがって、明らかなＲＣディレイを発生させることになる。言い換えると、信号入力端子に近いピクセル構造の帯電時間は、信号入力端子から離れたピクセル構造の帯電時間とは、明らかに異なる。したがって、このように、表示のちらつき、不均一な明るさ、まちまちな帯電率、という問題が発生し、表示品質が低下する。

したがって、本発明の目的は、大型ディスプレイパネルの走査線とデータ線の長さの増加が原因の、抵抗値の増加により生じている様々な問題を解決するピクセル構造を提供することである。

本発明のもう一つの目的は、走査線とデータ線の抵抗値を下げるピクセル構造を製造する方法を提供することである。

上記の目的を達成するために、本発明で提供されるピクセル構造を製造する方法は、ゲートと、少なくとも１つの第１補助パターンと、基板上でゲートに接続された走査線とを形成するステップを含む。次に、順番に絶縁層、半導体層、接触抵抗層とフォトレジスト層を形成する。次に、フォトレジスト層上で露出および成長プロセスを実行することにより、第１の部分と第２の部分を形成し、接触抵抗層を走査線と第１補助パターンの上に露出させるステップを含む。ここで、第１の部分は、ゲートおよび走査線の一部より上にある接触抵抗層を覆い、第２の部分は、第１の部分で覆われず露出していない接触抵抗層の他の部分を覆う。接触抵抗層と半導体層を除去して、絶縁層の一部を露出させる。その後、第２の部分が除去される。次に、露出した絶縁層と、接触抵抗層と、半導体層を除去して、ゲート絶縁層とチャンネル層を形成する。それにより、第１の部分が除去される。次に、ソース、ドレイン、少なくとも１つの第２補助パターン、ソースに接続されたデータ線を形成する。ここで、データ線と第１補助パターンが並列に接続され、第２の補助パターンと走査線が並列に接続される。次に、ソースとドレインの間の接触抵抗層を取り除いて、ＴＦＴを形成する。そして、不動態化層およびピクセル電極を形成し、ピクセル電極は、ＴＦＴに電気的に接続する。本発明の一形態では、ソースおよびドレインの間の接触抵抗層を除去するステップは、半導体層の厚さの一部を除去するステップを含む。

本発明はさらに、ピクセル構造を製造する方法を提供する。ここで、ゲートと、ゲートに接続された走査線と、基板上の少なくとも１つの第１補助パターンとを形成する。絶縁層、半導体層、接触抵抗層とフォトレジスト層を順番に形成する。そして、フォトレジスト層上で露出および成長プロセスを実行することにより、第１の部分と第２の部分を形成する。ここで、第１の部分は、走査線の一部およびゲートの一部より上にある接触抵抗層を覆い、第２の部分は、第１の部分に隣接する。次に、接触抵抗層と第１の部分によって覆われていない半導体層を除去して、絶縁層の一部を露出させる。次に、フォトレジスト層の第２の部分を除去する。第１の部分によって覆われていない半導体層の厚さの一部を除去して、絶縁層の一部を露出させ、ゲート絶縁層とチャンネル層を形成する。そして、フォトレジスト層の第１の部分を除去する。ソース、ドレイン、少なくとも第１と第２の補助パターン、ソースに接続されたデータ線を形成してＴＦＴを仕上げる。ここで、データ線と第１補助パターンは並列に接続され、第２の補助パターンと走査線は並列に接続される。そして、不動態化層およびピクセル電極を形成する。ピクセル電極は、不動態化層を通ることによってＴＦＴに電気的に接続する。

本発明の１つの実施形態では、絶縁層、半導体層と接触抵抗層は、連続して形成される。

本発明の１つの実施形態では、ゲートと走査線と第１補助パターンとが基板の上でつくられるとき、ボトム電極線が基板の上でさらに形成される。次に、フォトレジスト層の第１の部分は、ボトム電極線上の接触抵抗層の一部を覆う。ソースと、ドレインと、データ線と第２の補助パターンとがつくられるとき、トップ電極をボトム電極線より上にさらに形成し、蓄積コンデンサをつくる。

本発明の１つの実施形態では、不動態化層が形成された後に、第１の接触口と第２の接触口を形成する。それにより、ピクセル電極が不動態化層の上に形成されたあと、ピクセル電極は、ドレインおよびトップ電極に、第１の接触口と第２の接触口をそれぞれ介して電気的に接続される。

本発明の１つの実施形態では、ゲートと走査線と第１補助パターンとが基板上でつくられるとき、走査線に電気的に接続される走査線端子が基板上でさらに形成され、第１導電パターンが基板上でさらに形成される。さらに、ゲート絶縁層はさらに、走査線端子の部分と第１導電パターンの一部を露出させる。さらに、ソース、ドレイン、データ線と第２の補助パターンがつくられるとき、データ線に電気的に接続されるデータ線端子と第２の導電パターンはさらに形成される。ここで、データ線端子が、露出した第１導電パターンに電気的に接続され、第２導電パターンが、露出した走査線端子に電気的に接続される。

本発明の１つの実施形態では、ピクセル電極が形成されるときに、データ線端子と第２の導電パターンより上に、第１のコンタクトパターンと第２コンタクトパターンをそれぞれ形成する。ここで、第１のコンタクトパターンはデータ線端子に電気的に接続し、第２コンタクトパターンは第２の導電パターンに電気的に接続している。

本発明の１つの実施形態では、ハーフトーンマスクまたはスリットマスクを用いた露出プロセスによって、第１の部分と第２の部分を有するフォトレジスト層が形成される。

本発明の１つの実施形態では、不動態化層は、無機誘電層、有機平坦化層またはその組合せからなる。

本発明の１つの実施形態では、フォトレジスト層の第１の部分の厚さは、第２の部分の厚さより大きい。

この実施の形態では、第１補助パターンがデータ線の下でつくられてデータ線に電気的に接続し、第２の補助パターンが走査線より上につくられて走査線に電気的に接続するので、走査線とデータ線の抵抗値は下がる。したがって、この実施の形態では、走査線とデータ線の長さの増加により生ずる、大型ディスプレイパネルの問題を解決することができる。

（第１の実施形態）
図１−７は、本発明の好適な実施例によるピクセル構造を製造する方法の上面図である。ここでそれぞれ、図１Ａ、２Ａ、３Ａ、４Ａ、５Ａ、６Ａ、７Ａは、上面図におけるラインＡ−Ａ’に沿った断面図である。またそれぞれ、図１Ｂ、２Ｂ、３Ｂ、４Ｂ、５Ｂ、６Ｂ、７Ｂは、上面図におけるラインＢ−Ｂ’に沿った断面図である。そしてそれぞれ、図１Ｃ、２Ｃ、３Ｃ、４Ｃ、５Ｃ、６Ｃ、７Ｃは、上面図におけるラインＣ−Ｃ’に沿った断面図である。

まず、図１、１Ａ、１Ｂ、１Ｃを参照すると、走査線１０２、走査線１０２に接続しているゲート１０４、および少なくとも１つの第１補助パターン１０８が、基板１００の上に形成される。好適な実施形態において、上述のステップは、基板１００の上にボトム電極線１０６を形成することを更に含む。もう一つの好適な実施形態において、上述のステップは、基板１００上に走査線１０２に接続している走査線端子１０３を形成することを更に含む。さらに、ボトム電極線１０６に接続しているボトム電極端子１０５が、基板１００の上にさらに形成される。さらにまた、後にデータ線端子が形成される位置に、第１導電パターン１０７が形成される。構成要素を作る方法は、たとえば、基板１００の上に導電層（図示せず）を積み重ねることと、次に、リソグラフィープロセスとエッチングプロセスを実行して、導電層をパターン形成することを含む。以上のように、基板１００上の上記の構成要素の各々を定義する。なお、データ線がその後形成される位置に、第１補助パターン１０８が形成される。そして、第１補助パターン１０８は、走査線１０２とボトム電極線１０６が形成される位置で切断され、それにより、走査線１０２とボトム電極線１０６から切り離される。

次に、図２、２Ａ、２Ｂ、２Ｃを参照すると、絶縁層１１０、半導体層１１２、接触抵抗層１１４が基板上に順番に形成される。次に、フォトレジスト層１１６は、接触抵抗層１１４の上に形成される。ここで、フォトレジスト層１１６は、走査線１０２および第１補助パターン１０８について、接触抵抗層１１４を露出する。フォトレジスト層１１６は、第１の部分１１６ａと第２の部分１１６ｂからなる。第１の部分１１６ａの厚さは、第２の部分１１６ｂの厚さより大きい。第１の部分１１６ａは、ゲート１０４、ボトム電極線１０６の一部、走査線１０２の一部の上にある接触抵抗層１１４を覆う。そして、第２の部分１１６ｂは、第１の部分１１６ａによっては覆われず、フォトレジスト層１１６によって露出されない、他の部分を覆う。好適な実施形態において、フォトレジスト層１１６は、ハーフトーンマスクまたはスリットマスクを用いた、一回の露出プロセスと一つの成長プロセスによってパターン形成される。

次に、最初のエッチングプロセスを実行し、フォトレジスト層１１６をエッチングマスクとして用いて、接触抵抗層１１４と、フォトレジスト層１１６によって覆われない半導体層１１２とを除去し、それによって絶縁層１１０の一部を露出させる。次に、フォトレジスト層１１６の第２の部分１１６ｂを除去し、第１の部分１１６ａは保持する。このようにして、図３、３Ａ、３Ｂ、３Ｃで示すように構造を形成する。次に、第２のエッチングプロセスを実行し、第１の部分１１６ａをエッチングマスクとして用いて、露出した絶縁層１１０を除去する。そして、第１の部分１１６ａで覆われない接触抵抗層１１４ａと半導体層１１２ａが除去される。その後、図４、４Ａ、４Ｂ、４Ｃで示すように、第１の部分１１６ａを除去して構造を形成する。このときに、形成されたゲート絶縁層１１０ａは、走査線１０２と第１補助パターン１０８の一部を露出させる。１つの好適な実施形態において、ゲート絶縁層１１０ａはさらに、走査線端子１０３と、ボトム電極線端子１０５と、第１導電パターン１０７とを露出させる。一方、半導体材でできているチャンネル層１１２ｂとチャンネル層１１２ｂの上の接触抵抗層１１４ｂは、ゲート１０４上に形成される。さらに、半導体層１１２ｂと接触抵抗層１１４ｂはまた、走査線１０２とデータ線（後続して形成される）が交差する位置に残される。そして、半導体層１１２ｂと接触抵抗層１１４ｂは、ボトム電極線１０６とデータ線（後続して形成される）が交差する位置でも残される。

次に、図５、５Ａ、５Ｂ、５Ｃを参照すると、ソース１１８とドレイン１２０が、接触抵抗層１１４ｂの上に形成される。そして、ソース１１８に電気的に接続されるデータ線１２２と、ボトム電極線１０６より上にあるゲート絶縁層１１０ａ上のトップ電極１２６と、少なくとも１つの第２補助パターン１２４とが形成される。ここで、データ線１２２が、露出した第１補助パターン１０８に電気的に接続され、第２補助パターン１２４が、露出した走査線１０２に電気的に接続される。好適な実施形態において、上述のステップは、データ線１２２に接続しているデータ線端子１２８を形成することを更に含む。ここで、データ線端子１２８が第１導電パターン１０７に電気的に接続している。さらに、第２の導電パターン１３０は、走査線端子１０３および露出した走査線端子１０３とのコンタクト上にさらに形成される。さらにまた、第３の導電パターン１３２が形成され、ボトム電極線端子１０５に電気的に接続される。１つの実施形態において、上記の構成要素を作る方法は、導電層を堆積することと、導電層をパターン形成するためにリソグラフィープロセスとエッチングプロセスを実行することからなる。以上のように上記の構成要素を定義する。特に、ソース１１８とドレイン１２０が画定した後、ソース１１８とドレイン１２０の間の接触抵抗層１１４ｂはさらに取り除かれる。１つの好適な実施形態において、上述のステップは、半導体層１１２ｂの厚さを一部除去して、接触抵抗層１１４ｃを含むＴＦＴを形成し、金属で半導体に接触させることを更に含む。さらに、トップ電極１２６とボトム電極線１０６は、それぞれ蓄積コンデンサの２本の電極として用いられる、そして、２本の電極の間のゲート絶縁層１１０ａは、コンデンサ誘電層として用いられる。

なお、データ線１２２を、底部に形成された第１補助パターン１０８に接触させ、ここに電気的に接続してもよい。このように、並列した構造を形成することにより、データ線１２２の抵抗値を下げる。ゲート絶縁層１１０ａの他に、半導体層１１２ｂもまた、データ線１２２と走査線１０２が交差する位置に配置され、それにより、２本の線を電気的に絶縁する。同様に、ゲート絶縁層１１０ａの他に、半導体層１１２ｂは、データ線１２２とボトム電極線１０６が交差する位置で配置され、それにより、２本の線を電気的に絶縁する。また、第２の補助パターン１２４は、底部に形成された走査線１０２に接触し、ここに電気的に接続され、それにより並列した構造を形成し、走査線１０２の抵抗値を下げる。

図８Ａはまた、走査線端子の断面図である。走査線端子１０３は、ゲート絶縁層１１０ａによって露出することができるので、第２の導電パターン１３０を走査線端子１０３上に形成したあと、２つは直列に接触して、互いに電気的に接続される。同様に、データ線端子１２８は、第１導電パターン１０７に底部で電気的に接続し、ボトム電極線端子１０５は、第３の導電パターン１３２に上で電気的に接続している。従来のピクセル構造製造方法では、その後接触処理が実行され、他の導電層が配置されない限り、端子および導電パターンは電気的に接続されない。したがって、従来の方法では、接触処理が実行されるまで、端子の電気的特性は確認できない。しかし、この実施形態にかかる方法では、端子は導電パターンにこの時点で電気的に接続される。したがって、この実施形態によれば、端子の電気接続の歩留まりを確認でき、したがって、端子、走査線、データ線上で、通常通り処理を実行できないという異常な環境または状況が起こった場合でも、リアルタイムに検出できる。

次に、図６、６Ａ、６Ｂ、６Ｃを参照すると、不動態化層（保護層）１４０の形成により、ソース１１８、ドレイン１２０、データ線１２２、第２の補助パターン１２４、トップ電極１２６、その他を含む、上述の構成要素を覆う。１つの実施形態において、不動態化層１４０は、無機誘電層、有機平坦化層またはその組合せである。その後、第１接触口１４２と第２接触口１４４が、不動態化層１４０上に形成され、それぞれドレイン１２０とトップ電極１２６を露出させる。１つの実施形態において、接触開口部１４６をさらに形成することにより、データ線端子、走査線端子とボトム電極線端子を含む端子を露出させる。

次に、図７、７Ａ、７Ｂ、７Ｃ、を参照する。ピクセル電極１５０は、不動態化層１４０の上で形成される。ここで、ピクセル電極１５０はドレイン１２０とトップ電極１２６に電気的に接続している。次に、ピクセル電極１５０は、第１接触口１４２と第２接触口１４４とを通して、ドレイン１２０とトップ電極１２６に電気的に接続している。１つの実施形態において、ピクセル電極１５０を形成するとき、第１コンタクトパターン１５２と、第２コンタクトパターン１５４と、第３のコンタクトパターン１５６とは、データ線端子１２８と、第２の導電パターン１３０と、第３の導電パターン１３２上にそれぞれ形成される。ここで、第１コンタクトパターン１５２は、データ線端子１２８に電気的に接続され、第２コンタクトパターン１５４は、第２の導電パターン１３０に電気的に接続され、第３のコンタクトパターン１５６は、第３の導電パターン１３２に電気的に接続される。走査線の終端部分を例に挙げて、図８Ｂを参照し、走査線端子の概略断面図を示す。不動態化層１４０上に形成される接触開口部１４６は、第２の導電パターン１３０を露出させ、第２コンタクトパターン１５４で接触開口部１４６をふさいで第２の導電パターン１３０に電気的に接続して、それによって走査線端子１０３に電気的に接続している。

ピクセル電極の形成後、ピクセル構造の製造は終了する。その後、位置合わせフィルムなどの他のフィルム層を形成してもよい。

（第２の実施形態）
図９−１４は、本発明のもう一つの好適な実施形態による、ピクセル構造を製造する方法の上面図である。ここで、図９Ａ、１０Ａ、１１Ａ、１２Ａ、１３Ａ、１４Ａは、上面図のラインＡ−Ａ’に沿った断面図である。図９Ｂ、１０Ｂ、１１Ｂ、１２Ｂ、１３Ｂ、１４Ｂは、ラインＢ−Ｂ’に沿った断面図である。そして、図９Ｃ、１０Ｃ、１１Ｃ、１２Ｃ、１３Ｃ、１４Ｃは、ラインＣ−Ｃ’に沿った断面図である。まず、図９、９Ａ、９Ｂ、９Ｃを参照すると、走査線１０２と、走査線１０２に接続しているゲート１０４と、少なくとも１つの第１補助パターン１０８を、基板１００の上に形成する。好適な実施形態において、上述のステップは、基板１００上に、ボトム電極線１０６を形成することを更に含む。もう一つの好適な実施形態において、上述のステップは、基板１００上に、走査線１０２に接続している走査線端子１０３を形成することを更に含む。さらに、ボトム電極線１０６に接続しているボトム電極線端子１０５が、基板１００上にさらに形成される。さらにまた、第１導電パターン１０７が、後にデータ線端子を形成する位置に、さらに形成する。このステップは、図１に示した第１の実施形態におけるステップと同一または類似であるので、ここでは改めて説明しない。

次に、図１０、１０Ａ、１０Ｂ、１０Ｃを参照すると、絶縁層１１０と、半導体層１１２と、接触抵抗層１１４が、基板の上に順に堆積される。次に、フォトレジスト層２１６は接触抵抗層１１４の上で形成される。ここで、フォトレジスト層２１６は、第１の部分２１６ａと第２の部分２１６ｂからなり、第１の部分２１６ａの厚さは第２の部分２１６ｂの厚さより大きく、第１の部分２１６ａは、走査線１０２の一部と、ボトム電極線１０６の一部と、ゲート１０４の一部との上を、接触抵抗層１１４で覆い、第２の部分２１６ｂは、第１の部分２１６ａに隣接する。次に、最初のエッチングプロセスを、フォトレジスト層２１６をエッチングマスクとして用いて実行し、それにより接触抵抗層１１４と、フォトレジスト層２１６によって覆われない半導体層１１２とを取り除き、絶縁層１１０の一部を露出させる。次に、フォトレジスト層２１６の第２の部分２１６ｂは取り除かれ、第１の部分２１６ａは保持される。第２のエッチングプロセスをさらに実行し、第１の部分２１６ａによって覆われない接触抵抗層１１４を取り除いて、さらに半導体層１１２の厚みの一部を取り除く。さらにまた、露出した絶縁層１１０を除去し、接触抵抗層１１４ｅ、チャンネル層１１２ｅとゲート絶縁層１１０ｅを形成する。次に、第１の部分２１６ａは取り除いた後、図１１、１１Ａ、１１Ｂ、１１Ｃで示す構造が、形成される。

この実施形態では、フォトレジスト層２１６のパターンは、第１実施形態のフォトレジスト層１１６のパターンと異なる。したがって、フォトレジスト層２１６が取り除かれたあとに形成される構造（図１１）は、第１実施形態においてフォトレジスト層１１６が取り除かれた後に形成される構造（図４）と、わずかに異なる。この実施形態の構造（図１１）では、いくつかの位置の絶縁層１１０を取り除いて、基板１００の表面を露出させる。そして、第１実施形態の構造（図４）では、基板１００の表面は絶縁層１１０によって依然として覆われている。

次に、図１２、１２Ａ、１２Ｂと１２Ｃを参照すると、ソース１１８とドレイン１２０が、接触抵抗層１１４ｅ、ソース１１８に電気的に接続されるデータ線１２２、ボトム電極線１０６より上のゲート絶縁層１１０ｅの上にあるトップ電極１２６、少なくとも１つの第１補助パターン１２４の上で形成される。ここで、データ線１２２は、露出した第１補助パターン１０８に電気的に接続され、第２補助パターン１２４が、露出した走査線１０２に電気的に接続される。好適な実施形態において、上述のステップは、データ線１２２に接続しているデータ線端子１２８を作ることを更に含む。ここでデータ線端子１２８は、露出した第１導電パターン１０７に電気的に接続している。さらに、第２の導電パターン１３０は、走査線端子１０３上にさらに形成されて、露出した走査線端子１０３に接触する。さらにまた、第３の導電パターン１３２は、ボトム電極線端子１０５上に形成され電気的に接続する。さらに、トップ電極１２６とボトム電極線１０６は、それぞれ蓄積コンデンサの２本の電極として用いられ、２本の電極の間のゲート絶縁層１１０ｅはコンデンサ誘電層として用いられる。このステップは、図１に示した第１の実施形態におけるステップと同一または類似であるので、ここでは改めて説明しない。

なお、データ線１２２を第１補助パターン１０８の底で接触させることにより、データ線１２２の抵抗値を下げる必要がある。ゲート絶縁層１１０ｅの他に、データ線１２２と走査線１０２が交差する位置で、チャンネル層１１２ｅを配置し、２本の線を電気的に絶縁する。同様に、ゲート絶縁層１１０ｅの他に、データ線１２２とボトム電極線１０６が交差する位置でも、チャンネル層１１２ｅを配置し、２本の線を電気的に絶縁する。さらに、形成された第２の補助パターン１２４は、底部で走査線１０２に接触して並列した構造を形成し、それによって走査線１０２の抵抗値を下げる。

その後、図１３、１３Ａ、１３Ｂと１３Ｃを参照すると、不動態化層１４０を形成し、ソース１１８、ドレイン１２０、データ線１２２、第２の補助パターン１２４、トップ電極１２６、その他を含む、上記の構成要素を覆う。１つの実施形態において、不動態化層１４０の材料は、第１実施形態の材料と同じである。その後、第１接触口１４２と第２接触口１４４は、それぞれ不動態化層１４０上に形成され、ドレイン１２０とトップ電極１２６を露出させる。１つの実施形態において、接触開口部１４６がさらに形成され、データ線端子と、走査線端子と、ボトム電極線端子とを含む端子を露出させる。

次に、図１４、１４Ａ、１４Ｂと１４Ｃを参照すると、ピクセル電極１５０が不動態化層１４０の上で形成される。ここで、ピクセル電極１５０は、ドレイン１２０とトップ電極１２６に電気的に接続している。つまり、ピクセル電極１５０は、第１接触口１４２と第２の接触口１４４を介して、それぞれドレイン１２０とトップ電極１２６に電気的に接続している。１つの実施形態において、ピクセル電極１５０が形成されるとき、第１のコンタクトパターン１５２と、第２コンタクトパターン１５４と、第３のコンタクトパターン１５６とは、データ線端子１２８と、第２の導電パターン１３０と、第３の導電パターン１３２に電気的に接続している。ここで、第１のコンタクトパターン１５２は、データ線端子１２８に電気的に接続され、第２のコンタクトパターン１５４は、第２の導電パターン１３０に電気的に接続され、第３のコンタクトパターン１５６は、第３の導電パターン１３２に接続される。このステップは図７と類似しているので、ここでは改めて詳細を記述しない。

同様に、ピクセル電極を形成したあと、ピクセル構造の製造が終了する。その後、位置合わせフィルムなどの他のフィルムを、形成することができる。

上述のように、この実施の形態では、第１補助パターンがデータ線の下でつくられてデータ線に電気的に接続し、第２の補助パターンが走査線より上につくられて走査線に電気的に接続するので、走査線とデータ線の抵抗値は下がる。したがって、この実施の形態では、表示のちらつき、明るさのばらつき、ばらばらな請求料金などの、走査線とデータ線の長さの増加により生ずる、大型ディスプレイパネルの問題を解決することができ、したがって、表示装置の表示品質を改善することができる。

特に、この実施の形態では、ハーフトーンマスクまたは切り開かれたマスクを採用して、特別なフォトレジスト層パターンを形成する。そして、デュアル（二重）ダマスク（ｄａｍａｓｃｅｎｃｅ）方法を採用して、走査線とデータ線の抵抗を下げるという目的を果たし、それにより、大型パネルを片面ドライブによって実現することができる。

さらに、本発明はハーフトーンマスクまたはスリットマスクと、金属ダマスクのプロセスとを採用し、走査線とデータ線が交差する位置の処理耐性を強化し、走査線とデータ線の回路がショートする可能性を下げ、この位置のステップの高さを減らすことにより、後続の不均一なプロセスに起因するムラの発生を回避する。

さらに、この実施の形態では、データ線端子と走査線端子の製造中、後続の接触プロセスと導電層プロセスを実行する前に、端子を他の導電パターンに電気的に接続することが可能である。したがって、この実施の形態では、接触プロセスを実行する前に、端子の電気的特性を確認することができる。したがって、端子の電気接続が悪化する状況をリアルタイムに見つけることができる。

本発明の範囲および考え方から逸脱しない中で、様々な修正および変形を本発明の構造として考えることができることは、この技術をよく理解するものにとって明らかである。上述のように、添付の特許請求の範囲とその均等の範囲内において、本発明では、この発明の修正や変更を含めることを意図している。

本発明の実施例によるピクセル構造の概略図 図１のラインＡ−Ａ’に沿った断面図 図１のラインＢ−Ｂ’に沿った断面図 図１のラインＣ−Ｃ’に沿った断面図 本発明の実施例によるピクセル構造の概略図 図２のラインＡ−Ａ’に沿った断面図 図２のラインＢ−Ｂ’に沿った断面図 図２のラインＣ−Ｃ’に沿った断面図 本発明の実施例によるピクセル構造の概略図 図３のラインＡ−Ａ’に沿った断面図 図３１のラインＢ−Ｂ’に沿った断面図 図３のラインＣ−Ｃ’に沿った断面図 本発明の実施例によるピクセル構造の概略図 図４のラインＡ−Ａ’に沿った断面図 図４のラインＢ−Ｂ’に沿った断面図 図４のラインＣ−Ｃ’に沿った断面図 本発明の実施例によるピクセル構造の概略図 図５のラインＡ−Ａ’に沿った断面図 図５のラインＢ−Ｂ’に沿った断面図 図５のラインＣ−Ｃ’に沿った断面図 本発明の実施例によるピクセル構造の概略図 図６１のラインＡ−Ａ’に沿った断面図 図６のラインＢ−Ｂ’に沿った断面図 図６のラインＣ−Ｃ’に沿った断面図 本発明の実施例によるピクセル構造の概略図 図７のラインＡ−Ａ’に沿った断面図 図７のラインＢ−Ｂ’に沿った断面図 図７のラインＣ−Ｃ’に沿った断面図 本発明の好適な実施例による走査線終端の製造フローの概略断面図 本発明の好適な実施例による走査線終端の製造フローの概略断面図 本発明の別の実施例によるピクセル構造の概略図 図９のラインＡ−Ａ’に沿った断面図 図９のラインＢ−Ｂ’に沿った断面図 図９のラインＣ−Ｃ’に沿った断面図 本発明の別の実施例によるピクセル構造の概略図 図１０のラインＡ−Ａ’に沿った断面図 図１０のラインＢ−Ｂ’に沿った断面図 図１０のラインＣ−Ｃ’に沿った断面図 本発明の別の実施例によるピクセル構造の概略図 図１１のラインＡ−Ａ’に沿った断面図 図１１のラインＢ−Ｂ’に沿った断面図 図１１のラインＣ−Ｃ’に沿った断面図 本発明の別の実施例によるピクセル構造の概略図 図１２のラインＡ−Ａ’に沿った断面図 図１２のラインＢ−Ｂ’に沿った断面図 図１２のラインＣ−Ｃ’に沿った断面図 本発明の別の実施例によるピクセル構造の概略図 図１３のラインＡ−Ａ’に沿った断面図 図１３のラインＢ−Ｂ’に沿った断面図 図１３のラインＣ−Ｃ’に沿った断面図 本発明の別の実施例によるピクセル構造の概略図 図１４のラインＡ−Ａ’に沿った断面図 図１４のラインＢ−Ｂ’に沿った断面図 図１４のラインＣ−Ｃ’に沿った断面図

符号の説明

１００ 基板
１０２ 走査線
１０３ 走査線端子
１０４ ゲート
１０５ ボトム電極端子
１０６ ボトム電極線
１０７ 第１導電パターン
１０８ 第２補助パターン
１１０ 絶縁層
１１０ａ ゲート絶縁層
１１０ｅ ゲート絶縁層
１１２ 半導体層
１１２ａ 半導体層
１１２ｂ チャンネル層
１１２ｅ チャンネル層
１１４ 接触抵抗層
１１４ａ 接触抵抗層
１１４ｂ 接触抵抗層
１１４ｃ 接触抵抗層
１１４ｅ 接触抵抗層
１１６ フォトレジスト層
１１８ ソース
１２０ ドレイン
１２２ データ線
１２２ 半導体層
１２４ 補助パターン
１２６ トップ電極
１２８ データ線端子
１３０ 第２の導電パターン
１３２ 第３の導電パターン
１４０ 不動態化層
１４２ 第１接触口
１４４ 第２接触口
１４６ 接触開口部
１５０ ピクセル電極
１５２ 第１のコンタクトパターン
１５４ 第２のコンタクトパターン
１５６ 第３のコンタクトパターン
２１６ フォトレジスト層

Claims (19)

1. ゲートと、少なくとも１つの第１補助パターンと、基板上で前記ゲートに接続された走査線とを形成するステップと、
   絶縁層、半導体層、接触抵抗層、フォトレジスト層を、順番に形成するステップと、
   前記フォトレジスト層上で露出および成長プロセスを実行することにより、第１の部分と第２の部分を形成し、前記接触抵抗層を前記走査線と前記第１補助パターンの上に露出させるステップを含み、前記第１の部分は、前記ゲートおよび前記走査線の一部より上にある接触抵抗層を覆い、前記第２の部分は、前記第１の部分で覆われず露出していない接触抵抗層の他の部分を覆い、
   前記露出した接触抵抗層と半導体層を除去して、前記絶縁層の一部を露出させ、前記第２の部分を除去するステップと、
   前記露出した絶縁層と、前記接触抵抗層と、前記半導体層を除去して、ゲート絶縁層とチャンネル層を形成し、前記第１の部分を除去するステップと、
   ソース、ドレイン、少なくとも第１と第２の補助パターン、前記ソースに接続されたデータ線を形成するステップを含み、前記データ線と前記第１補助パターンは並列に接続され、前記第２の補助パターンと前記走査線は並列に接続され、
   前記ソースと前記ドレインの間の前記接触抵抗層を取り除いて、薄膜トランジスタを仕上げるステップと、
   不動態化層およびピクセル電極を形成するステップを含み、前記ピクセル電極は、前記不動態化層を通ることによって前記薄膜トランジスタに電気的に接続することを特徴とするピクセル構造の製造方法。
2. 前記絶縁層、前記半導体層、前記接触抵抗層は、順番に形成されることを特徴とする請求項１に記載のピクセル構造の製造方法。
3. ゲートと走査線と第１補助パターンとが基板の上でつくられるとき、ボトム電極線が基板の上でさらに形成され、
   フォトレジスト層の第１の部分は、ボトム電極線上の接触抵抗層の一部を覆い、
   ソースと、ドレインと、データ線と第２の補助パターンとがつくられるとき、トップ電極をボトム電極線より上にさらに形成し、蓄積コンデンサをつくることを特徴とする請求項１に記載のピクセル構造の製造方法。
4. 前記不動態化層が形成された後に第１の接触口と第２の接触口を形成するステップを更に含み、それにより、前記ピクセル電極が前記不動態化層の上に形成されたあと、前記ピクセル電極は、前記ドレインおよび前記トップ電極に、前記第１の接触口と前記第２の接触口をそれぞれ介して電気的に接続されることを特徴とする請求項３に記載のピクセル構造の製造方法。
5. ゲートと走査線と第１補助パターンとが基板上でつくられるとき、走査線に電気的に接続される走査線端子が基板上でさらに形成され、第１導電パターンが基板上でさらに形成され、
   前記ゲート絶縁層はさらに、走査線端子の部分と第１導電パターンの一部を露出させ、
   ソース、ドレイン、データ線と第２の補助パターンがつくられるとき、データ線に電気的に接続されるデータ線端子と第２の導電パターンはさらに形成され、
   前記データ線端子が前記露出した第１導電パターンに電気的に接続され、前記第２導電パターンが前記露出した走査線端子に電気的に接続されることを特徴とする、請求項１に記載のピクセル構造の製造方法。
6. 前記ピクセル電極が形成されるときに、前記データ線端子と第２の導電パターンより上に、第１のコンタクトパターンと第２コンタクトパターンをそれぞれ形成するステップを更に含み、前記第１のコンタクトパターンは前記データ線端子に電気的に接続し、前記第２コンタクトパターンは前記第２の導電パターンに電気的に接続していることを特徴とする請求項５に記載のピクセル構造の製造方法。
7. ハーフトーンマスクまたはスリットマスクを用いた露出プロセスによって、前記第１の部分と前記第２の部分を有するフォトレジスト層が形成されることを特徴とする請求項１に記載のピクセル構造の製造方法。
8. 前記不動態化層は、無機誘電層、有機平坦化層、その組合せのいずれかからなることを特徴とする請求項１に記載のピクセル構造の製造方法。
9. 前記フォトレジスト層の第１の部分の厚さは、第２の部分の厚さより大きいことを特徴とする請求項１に記載のピクセル構造の製造方法。
10. 前記ソースと前記ドレインの間にある前記接触抵抗層を取り除くステップは、前記半導体層の厚さの一部を除去することを更に含むことを特徴とする請求項１に記載のピクセル構造の製造方法。
11. ゲートと、前記ゲートに接続された走査線と、基板上の少なくとも１つの第１補助パターンとを形成するステップと、
    絶縁層、半導体層、接触抵抗層、フォトレジスト層を、順番に形成するステップと、
    前記フォトレジスト層上で露出および成長プロセスを実行することにより、第１の部分と第２の部分を形成するステップを含み、前記第１の部分は、前記走査線の一部および前記ゲートの一部より上にある接触抵抗層を覆い、前記第２の部分は、前記第１の部分に隣接し、
    前記接触抵抗層と前記第１の部分によって覆われていない半導体層を除去して、前記絶縁層の一部を露出させ、前記第２の部分を除去するステップと、
    前記露出した絶縁層と、前記接触抵抗層と、前記半導体層を除去して、ゲート絶縁層とチャンネル層を形成し、前記第１の部分を除去するステップと、
    ソース、ドレイン、少なくとも第１と第２の補助パターン、前記ソースに接続されたデータ線を形成して薄膜トランジスタを仕上げるステップを含み、前記データ線と前記第１補助パターンは並列に接続され、前記第２の補助パターンと前記走査線は並列に接続され、
    不動態化層およびピクセル電極を形成するステップを含み、前記ピクセル電極は、前記不動態化層を通ることによって前記薄膜トランジスタに電気的に接続することを特徴とするピクセル構造の製造方法。
12. 前記絶縁層、前記半導体層、前記接触抵抗層は、順番に形成されることを特徴とする請求項１１に記載のピクセル構造の製造方法。
13. ゲートと走査線と第１補助パターンとが基板の上でつくられるとき、ボトム電極線が基板の上でさらに形成され、
    フォトレジスト層の第１の部分は、ボトム電極線上の接触抵抗層の一部を覆い、
    ソースと、ドレインと、データ線と第２の補助パターンとがつくられるとき、トップ電極をボトム電極線より上にさらに形成し、蓄積コンデンサをつくることを特徴とする請求項１１に記載のピクセル構造の製造方法。
14. 前記不動態化層が形成された後に第１の接触口と第２の接触口を形成するステップを更に含み、それにより、前記ピクセル電極が前記不動態化層の上に形成されたあと、前記ピクセル電極は、前記ドレインおよび前記トップ電極に、前記第１の接触口と前記第２の接触口をそれぞれ介して電気的に接続されることを特徴とする請求項１３に記載のピクセル構造の製造方法。
15. ゲートと走査線と第１補助パターンとが基板上でつくられるとき、走査線に電気的に接続される走査線端子が基板上でさらに形成され、第１導電パターンが基板上でさらに形成され、
    前記ゲート絶縁層はさらに、走査線端子の部分と第１導電パターンの一部を露出させ、
    ソース、ドレイン、データ線と第２の補助パターンがつくられるとき、データ線に電気的に接続されるデータ線端子と第２の導電パターンはさらに形成され、
    前記データ線端子が前記露出した第１導電パターンに電気的に接続され、前記第２導電パターンが前記露出した走査線端子に電気的に接続されることを特徴とする、請求項１１に記載のピクセル構造の製造方法。
16. 前記ピクセル電極が形成されるときに、前記データ線端子と第２の導電パターンより上に、第１のコンタクトパターンと第２コンタクトパターンをそれぞれ形成するステップを更に含み、前記第１のコンタクトパターンは前記データ線端子に電気的に接続し、前記第２コンタクトパターンは前記第２の導電パターンに電気的に接続していることを特徴とする請求項１５に記載のピクセル構造の製造方法。
17. ハーフトーンマスクまたはスリットマスクを用いた露出プロセスによって、前記第１の部分と前記第２の部分を有するフォトレジスト層が形成されることを特徴とする請求項１１に記載のピクセル構造の製造方法。
18. 前記不動態化層は、無機誘電層、有機平坦化層、その組合せのいずれかからなることを特徴とする請求項１１に記載のピクセル構造の製造方法。
19. 前記フォトレジスト層の第１の部分の厚さは、第２の部分の厚さより大きいことを特徴とする請求項１１に記載のピクセル構造の製造方法。

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