KR102050401B1 - 디스플레이 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은, 박막 트랜지스터 영역 및 커패시터 영역을 포함하여 이루어지고, 상기 박막 트랜지스터 영역에는 게이트 전극, 액티브층, 상기 액티브층의 일단과 연결된 제1 액티브 배선, 상기 액티브층의 타단과 연결된 제2 액티브 배선, 상기 제1 액티브 배선과 연결된 소스 전극, 및 상기 제2 액티브 배선과 연결된 드레인 전극이 형성되어 있고, 상기 커패시터 영역에는 서로 오버랩되는 제1 커패시터 전극, 제2 커패시터 전극, 제3 커패시터 전극, 및 제4 커패시터 전극이 형성되어 있고, 상기 액티브층과 상기 제2 커패시터 전극은 동일한 층에 형성된 것을 특징으로 하는 디스플레이 장치 및 그 제조방법에 관한 것으로서,
본 발명에 따르면, 디스플레이 장치가 3개의 커패시터를 포함하고 있어 커패시턴스 용량이 증가되는 효과가 있다.
본 발명에 따르면, 디스플레이 장치가 3개의 커패시터를 포함하고 있어 커패시턴스 용량이 증가되는 효과가 있다.
Description
본 발명은 디스플레이 장치에 관한 것으로서, 보다 구체적으로는 디스플레이 장치의 커패시터(Capacitor) 구조에 관한 것이다.
액정표시장치(Liquid Crystal Display Device) 및 유기 발광장치(Organic Light Emitting Device) 등과 같은 디스플레이 장치는 박막 트랜지스터 및 커패시터를 그 필수구성요소로 포함하고 있다.
이하 도면을 참조로 종래의 디스플레이 장치에 대해서 설명하기로 한다.
도 1은 종래의 디스플레이 장치의 개략적인 단면도이다.
도 1에서 알 수 있듯이, 종래의 디스플레이 장치는 박막 트랜지스터(TFT) 영역 및 커패시터 영역을 포함하여 이루어진다.
상기 박막 트랜지스터 영역에는, 게이트 전극(21), 게이트 절연막(30), 액티브층(40), 에치 스톱퍼(50), 소스 전극(62), 드레인 전극(64), 및 보호막(70)이 형성되어 있다.
상기 게이트 전극(21)은 기판(10) 상에 형성되어 있고, 상기 게이트 절연막(30)은 상기 게이트 전극(21) 상에 형성되어 있다. 상기 게이트 절연막(30)은 기판의 전체 면에 형성되어 있고, 따라서, 상기 게이트 절연막(30)은 박막 트랜지스터 영역뿐만 아니라 커패시터 영역에도 형성된다.
상기 액티브층(40)은 상기 게이트 절연막(30) 상에 형성되어 있고, 상기 에치 스톱퍼(50)는 상기 액티브층(40) 상에 형성되어 있다. 상기 에치 스톱퍼(50)는 상기 소스 전극(62)과 드레인 전극(64)의 패터닝 공정시 상기 액티브층(40)이 식각되는 것을 방지하는 역할을 한다.
상기 소스 전극(62) 및 드레인 전극(64)은 상기 에치 스톱퍼(50) 상에 형성되어 있고, 상기 보호막(70)은 상기 소스 전극(62) 및 드레인 전극(64) 상에 형성되어 있다. 상기 소스 전극(62) 및 드레인 전극(64)은 서로 마주하도록 형성되면서 상기 액티브층(40)의 일단 및 타단과 각각 연결되어 있다. 상기 보호막(70)은 기판의 전체 면에 형성되어 있고, 따라서, 상기 보호막(70)은 박막 트랜지스터 영역뿐만 아니라 커패시터 영역에도 형성된다.
상기 커패시터 영역에는, 제1 커패시터 전극(22), 게이트 절연막(30), 제2 커패시터 전극(66), 보호막(70), 및 제3 커패시터 전극(80)이 형성되어 있다.
상기 제1 커패시터 전극(22)은 기판(10) 상에 형성되어 있고, 상기 게이트 절연막(30)은 상기 제1 커패시터 전극(22) 상에 형성되어 있다. 상기 제1 커패시터 전극(22)은 상기 게이트 전극(21)과 동일한 층에 형성되어 있다.
상기 제2 커패시터 전극(66)은 상기 게이트 절연막(30) 상에 형성되어 있고, 상기 보호막(70)은 상기 제2 커패시터 전극(66) 상에 형성되어 있다. 상기 제2 커패시터 전극(66)은 상기 드레인 전극(64)과 연결되어 있다.
상기 제3 커패시터 전극(80)은 상기 보호막(70) 상에 형성되어 있다.
이와 같은 종래의 디스플레이 장치는 제1 커패시터 전극(22), 게이트 절연막(30) 및 제2 커패시터 전극(66)의 조합에 의한 하나의 커패시터를 포함하고, 제2 커패시터 전극(66), 보호막(70) 및 제3 커패시터 전극(80)의 조합에 의한 다른 하나의 커패시터를 포함하여, 총 2개의 커패시터를 포함하고 있다.
그러나, 최근 기술발전에 따라 보다 큰 용량의 커패시턴스가 요구되고 있는 실정이다.
본 발명은 전술한 종래의 요구에 부응하기 위해 고안된 것으로서, 본 발명은 3개의 커패시터를 포함하고 있는 디스플레이 장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명은 상기 목적을 달성하기 위해서, 박막 트랜지스터 영역 및 커패시터 영역을 포함하여 이루어지고, 상기 박막 트랜지스터 영역에는 게이트 전극, 액티브층, 상기 액티브층의 일단과 연결된 제1 액티브 배선, 상기 액티브층의 타단과 연결된 제2 액티브 배선, 상기 제1 액티브 배선과 연결된 소스 전극, 및 상기 제2 액티브 배선과 연결된 드레인 전극이 형성되어 있고, 상기 커패시터 영역에는 서로 오버랩되는 제1 커패시터 전극, 제2 커패시터 전극, 제3 커패시터 전극, 및 제4 커패시터 전극이 형성되어 있고, 상기 액티브층과 상기 제2 커패시터 전극은 동일한 층에 형성된 것을 특징으로 하는 디스플레이 장치를 제공한다.
본 발명은 또한, 박막 트랜지스터 영역 및 커패시터 영역을 포함하여 이루어진 디스플레이 장치의 제조방법에 있어서, 상기 제조 방법은, 기판 상에 게이트 전극 및 제1 커패시터 전극을 패턴 형성하는 공정; 상기 게이트 전극 및 상기 제1 커패시터 전극 상에 게이트 절연막을 형성하는 공정; 상기 게이트 절연막 상에 액티브층을 패턴 형성하는 공정; 상기 액티브층 상에 에치 스톱퍼를 패턴 형성하고, 상기 에치 스톱퍼를 마스크로 하여 상기 액티브층에 대한 도체화 공정을 수행하여, 상기 에치 스톱퍼에 의해 가려지지 않은 상기 액티브층의 영역에 제1 액티브 배선, 제2 액티브 배선, 및 제2 커패시터 전극을 형성하는 공정; 상기 제1 액티브 배선, 상기 제2 액티브 배선 및 제2 커패시터 전극 상에 층간 절연막을 패턴 형성하는 공정; 상기 층간 절연막 상에 상기 제1 액티브 배선과 연결되는 소스 전극, 상기 제2 액티브 배선과 연결되는 드레인 전극, 및 상기 제1 커패시터 전극과 연결되는 제3 커패시터 전극을 패턴 형성하는 공정; 상기 소스 전극, 상기 드레인 전극, 및 상기 제3 커패시터 전극 상에 보호막을 패턴 형성하는 공정; 및 상기 보호막 상에 제4 커패시터 전극을 패턴 형성하는 공정을 포함하여 이루어지고, 이때, 상기 게이트 절연막 상에 액티브층을 패턴 형성하는 공정은 상기 박막 트랜지스터 영역 및 상기 커패시터 영역 각각에 상기 액티브층을 패턴 형성하는 공정으로 이루어지고, 상기 액티브층 상에 에치 스톱퍼를 패턴 형성하는 공정은 상기 박막 트랜지스터 영역의 액티브층 상에는 상기 에치 스톱퍼를 패턴 형성하고, 상기 커패시터 영역의 액티브층 상에는 상기 에치 스톱퍼를 패턴 형성하지 않는 것을 특징으로 하는 디스플레이 장치의 제조방법을 제공한다.
본 발명은 또한, 박막 트랜지스터 영역 및 커패시터 영역을 포함하여 이루어진 디스플레이 장치의 제조방법에 있어서, 상기 제조 방법은, 기판 상에 액티브층을 패턴 형성하는 공정; 상기 액티브층의 중앙 측 영역을 가리고 상기 액티브층에 대한 도체화 공정을 수행하여, 상기 가려지지 않은 액티브층의 영역에 제1 액티브 배선, 제2 액티브 배선, 및 제2 커패시터 전극을 형성하고, 상기 가려진 액티브층 영역은 도체화되지 않고 잔존하여 액티브층 패턴을 형성하는 공정; 상기 액티브층 패턴 및 상기 제2 커패시터 전극 상에 게이트 절연막을 패턴 형성하고, 상기 게이트 절연막 상에 게이트 전극 및 제1 커패시터 전극을 패턴 형성하는 공정; 상기 게이트 전극 및 상기 제1 커패시터 전극 상에 층간 절연막을 패턴 형성하는 공정; 상기 층간 절연막 상에 상기 제1 액티브 배선과 연결되는 소스 전극, 상기 제2 액티브 배선과 연결되는 드레인 전극, 및 상기 제2 커패시터 전극과 연결되는 제3 커패시터 전극을 패턴 형성하는 공정; 상기 소스 전극, 상기 드레인 전극, 및 상기 제3 커패시터 전극 상에 보호막을 패턴 형성하는 공정; 및 상기 보호막 상에 제4 커패시터 전극을 패턴 형성하는 공정을 포함하여 이루어지고, 이때, 상기 기판 상에 액티브층을 패턴 형성하는 공정은 상기 박막 트랜지스터 영역 및 상기 커패시터 영역 각각에 상기 액티브층을 패턴 형성하는 공정으로 이루어지고, 상기 액티브층의 중앙 측 영역을 가리는 공정은 상기 박막 트랜지스터 영역의 액티브층은 가리고, 상기 커패시터 영역의 액티브층은 가리지 않는 것을 특징으로 하는 디스플레이 장치의 제조방법을 제공한다.
이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다.
본 발명에 따르면, 디스플레이 장치가 3개의 커패시터를 포함하고 있어 커패시턴스 용량이 증가되는 효과가 있다.
도 1은 종래의 디스플레이 장치의 개략적인 단면도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 개략적인 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 디스플레이 장치의 개략적인 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 개략적인 단면도이다.
도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 디스플레이 장치의 개략적인 제조 공정 단면도이다.
도 6a 내지 도 6e는 본 발명의 다른 실시예에 따른 디스플레이 장치의 개략적인 제조 공정 단면도이다.
도 7a 내지 도 7e는 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 개략적인 제조 공정 단면도이다.
도 8a 내지 도 8f는 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 개략적인 제조 공정 단면도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 개략적인 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 디스플레이 장치의 개략적인 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 개략적인 단면도이다.
도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 디스플레이 장치의 개략적인 제조 공정 단면도이다.
도 6a 내지 도 6e는 본 발명의 다른 실시예에 따른 디스플레이 장치의 개략적인 제조 공정 단면도이다.
도 7a 내지 도 7e는 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 개략적인 제조 공정 단면도이다.
도 8a 내지 도 8f는 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 개략적인 제조 공정 단면도이다.
본 명세서에서 기술되는 "상에"라는 용어는 어떤 구성이 다른 구성의 바로 상면에 형성되는 경우 뿐만 아니라 이들 구성들 사이에 제3의 구성이 개재되는 경우까지 포함하는 것을 의미한다.
이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 개략적인 단면도로서, 이는, 게이트 전극이 액티브층 아래에 위치하는 바텀 게이트(Bottom Gate) 구조에 관한 것이다.
도 2에서 알 수 있듯이, 본 발명의 일 실시예에 따른 디스플레이 장치는 박막 트랜지스터(TFT) 영역 및 커패시터 영역을 포함하여 이루어진다.
한편, 도시하지는 않았지만, 본 발명의 일 실시예에 따른 디스플레이 장치는 상기 박막 트랜지스터(TFT) 영역 및 커패시터 영역 이외에 화소 영역을 추가로 포함하여 이루어진다. 상기 화소 영역은 디스플레이 장치의 종류에 따라 적절히 변경 형성된다. 예로서, 본 발명의 일 실시예에 따른 디스플레이 장치가 유기발광장치인 경우, 상기 화소 영역에는 한 쌍의 전극과 상기 한 쌍의 전극 사이에 형성된 유기발광층을 포함하여 이루어진다. 또한, 본 발명의 일 실시예에 따른 디스플레이 장치가 액정표시장치인 경우 상기 화소 영역에는 액정 구동을 위한 전계를 발생하는 화소 전극과 공통 전극이 형성될 수 있다. 본 발명의 특징은 박막 트랜지스터(TFT) 영역 및 커패시터 영역에 있기 때문에 화소 영역에 대해서는 별도의 설명은 생략하기로 하며, 상기 화소 영역은 디스플레이 장치의 종류 별로 당업계에 공지된 다양한 형태로 변경될 수 있다. 도 2에 따른 본 발명의 일 실시예에 따른 디스플레이 장치 이외에도 후술하는 본 발명의 다양한 실시예 들에 따른 디스플레이 장치에 대해서도 화소 영역에 대한 구체적인 설명은 생략하기로 한다.
도 2에서 알 수 있듯이, 기판(100) 상에는 게이트 전극(210) 및 제1 커패시터 전극(220)이 형성되어 있고, 상기 게이트 전극(210) 및 제1 커패시터 전극(220) 상에는 게이트 절연막(300)이 형성되어 있다.
상기 기판(100)은 유리가 주로 이용되지만, 구부리거나 휠 수 있는 투명한 플라스틱, 예로서, 폴리이미드가 이용될 수 있다. 폴리이미드를 상기 기판(100)의 재료로 이용할 경우에는, 상기 기판(100) 상에서 고온의 증착 공정이 이루어짐을 감안할 때, 고온에서 견딜 수 있는 내열성이 우수한 폴리이미드가 이용될 수 있다.
상기 게이트 전극(210)은 박막 트랜지스터 영역(이하 TFT 영역이라 함)에 형성되어 있고, 상기 제1 커패시터 전극(220)은 커패시터 영역에 형성되어 있다. 상기 게이트 전극(210) 및 제1 커패시터 전극(220)은 서로 절연된 상태로 이격되어 있다. 상기 게이트 전극(210) 및 제1 커패시터 전극(220)은 동일한 공정으로 동일한 층에 동일한 재료로 형성될 수 있다. 상기 게이트 전극(210) 및 제1 커패시터 전극(220)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.
상기 게이트 절연막(300)은 상기 게이트 전극(210) 및 제1 커패시터 전극(220)을 포함한 기판 전체 면에 형성되어 있다. 상기 게이트 절연막(300)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 유기계 절연물질로 이루어질 수도 있다.
상기 게이트 절연막(300) 상에는 액티브층(400), 제1 액티브 배선(410), 제2 액티브 배선(420), 및 제2 커패시터 전극(430)이 형성되어 있다.
상기 액티브층(400), 제1 액티브 배선(410) 및 제2 액티브 배선(420)은 TFT 영역에 형성되어 있고, 상기 제2 커패시터 전극(430)은 커패시터 영역에 형성되어 있다.
상기 액티브층(400)은 상기 게이트 전극(210)과 오버랩되도록 형성되어 있고, 상기 제1 액티브 배선(410)은 상기 액티브층(400)의 일단과 연결되어 있고, 상기 제2 액티브 배선(420)은 상기 액티브층(400)의 타단과 연결되어 있다. 상기 제2 커패시터 전극(430)은 상기 액티브층(400), 제1 액티브 배선(410) 및 제2 액티브 배선(420)과 절연된 상태로 이격되어 있다. 또한, 상기 제2 커패시터 전극(430)은 상기 제1 커패시터 전극(220)과 오버랩되도록 형성되어, 제1 커패시터 전극(220), 게이트 절연막(300) 및 제2 커패시터 전극(430)의 조합에 의해서 하나의 커패시터(제1 커패시터)가 구성된다.
상기 액티브층(400)은 In-Ga-Zn-O(IGZO)와 같은 산화물 반도체로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다. 상기 제1 액티브 배선(410) 및 제2 액티브 배선(420)은 후술하는 제조 공정을 통해서 알 수 있듯이 상기 액티브층(400)을 구성하는 산화물 반도체에 대한 도체화 공정을 통해 형성될 수 있다. 따라서, 상기 제1 액티브 배선(410) 및 제2 액티브 배선(420)은 상기 액티브층(400)과 동일한 층에 형성되며, 상기 제1 액티브 배선(410) 및 제2 액티브 배선(420)과 상기 액티브층(400)은 서로 오버랩되지 않도록 형성된다.
상기 제2 커패시터 전극(430)은 상기 제1 액티브 배선(410) 및 제2 액티브 배선(420)과 마찬가지로 상기 액티브층(400)을 구성하는 산화물 반도체에 대한 도체화 공정을 통해 형성될 수 있다. 따라서, 상기 액티브층(400), 제1 액티브 배선(410), 제2 액티브 배선(420) 및 제2 커패시터 전극(430) 모두는 동일한 층에 형성될 수 있다.
상기 액티브층(400) 상에는 에치 스톱퍼(500)가 형성되어 있다.
상기 에치 스톱퍼(500)는 TFT 영역에 형성되어 있다. 상기 에치 스톱퍼(500)는 상기 액티브층(400)을 보호함과 더불어 산화물 반도체에 대한 도체화 공정시 도체화되지 않는 영역(즉, 상기 액티브층(400) 영역)을 규정하는 마스크 역할을 한다. 이는 후술하는 제조 공정을 참조하면 용이하게 이해할 수 있을 것이다. 상기 에치 스톱퍼(500)는 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 유기계 절연물질로 이루어질 수도 있다.
상기 에치 스톱퍼(500) 상에는 층간 절연막(600)이 형성되어 있다.
상기 층간 절연막(600)은 상기 에치 스톱퍼(500), 상기 제1 액티브 배선(410), 제2 액티브 배선(420), 및 제2 커패시터 전극(430)을 포함한 기판 전체 면에 형성되어 있다. 다만, 상기 층간 절연막(600)은 제1 콘택홀(CH1), 제2 콘택홀(CH2), 제3 콘택홀(CH3), 및 제4 콘택홀(CH4)을 구비하고 있다.
상기 제1 콘택홀(CH1)과 제2 콘택홀(CH2)은 TFT 영역에 형성되어 있는데, 구체적으로, 상기 제1 콘택홀(CH1)은 상기 제1 액티브 배선(410)의 소정 영역을 노출시키고, 상기 제2 콘택홀(CH2)은 상기 제2 액티브 배선(420)의 소정 영역을 노출시킨다.
상기 제3 콘택홀(CH3)과 제4 콘택홀(CH4)은 커패시터 영역에 형성되어 있는데, 구체적으로, 상기 제3 콘택홀(CH3)은 상기 제1 커패시터 전극(220)의 소정 영역을 노출시키고, 상기 제4 콘택홀(CH4)은 상기 제2 커패시터 전극(430)의 소정 영역을 노출시킨다. 상기 제3 콘택홀(CH3)은 상기 제1 커패시터 전극(220)의 소정 영역을 노출시키기 위해서 상기 층간 절연막(600) 뿐만 아니라 게이트 절연막(300)에도 형성된다.
상기 층간 절연막(600)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 유기계 절연물질로 이루어질 수도 있다.
상기 층간 절연막(600) 상에는 소스 전극(710), 드레인 전극(720), 제3 커패시터 전극(730), 및 연결 전극(740)이 형성되어 있다.
상기 소스 전극(710) 및 드레인 전극(720)은 TFT 영역에 형성되어 있고, 상기 제3 커패시터 전극(730) 및 연결 전극(740)은 커패시터 영역에 형성되어 있다.
상기 소스 전극(710)은 상기 제1 콘택홀(CH1)을 통해서 상기 제1 액티브 배선(410)과 연결되고, 상기 드레인 전극(720)은 상기 제2 콘택홀(CH2)을 통해서 상기 제2 액티브 배선(420)과 연결된다.
상기 제3 커패시터 전극(730)은 상기 제3 콘택홀(CH3)을 통해서 상기 제1 커패시터 전극(220)과 연결되고, 상기 연결 전극(740)은 상기 제4 콘택홀(CH4)을 통해서 상기 제2 커패시터 전극(420)과 연결된다.
상기 소스 전극(710)과 드레인 전극(720)은 서로 절연된 상태로 이격되어 있고, 상기 드레인 전극(720)과 제3 커패시터 전극(730)은 서로 연결되어 있고, 상기 제3 커패시터 전극(730)과 연결 전극(740)은 서로 절연된 상태로 이격되어 있다.
또한, 상기 제3 커패시터 전극(730)은 상기 제2 커패시터 전극(430)과 오버랩되도록 형성되어, 제2 커패시터 전극(430), 층간 절연막(600) 및 제3 커패시터 전극(730)의 조합에 의해서 다른 하나의 커패시터(제2 커패시터)가 구성된다.
이와 같은 소스 전극(710), 드레인 전극(720), 제3 커패시터 전극(730), 및 연결 전극(740)은 동일한 공정으로 동일한 층에 동일한 재료로 형성될 수 있다. 상기 소스 전극(710), 드레인 전극(720), 제3 커패시터 전극(730), 및 연결 전극(740)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.
상기 소스 전극(710), 드레인 전극(720), 제3 커패시터 전극(730), 및 연결 전극(740) 상에는 보호막(800)이 형성되어 있다.
상기 보호막(800)은 제5 콘택홀(CH5)을 구비하면서 기판 전체 면에 형성되어 있다. 상기 제5 콘택홀(CH5)은 커패시터 영역에 형성되어 있는데, 구체적으로, 상기 제5 콘택홀(CH5)은 상기 연결 전극(740)의 소정 영역을 노출시킨다.
상기 보호막(800)은 실리콘 산화물 또는 실리콘 질화물과 같은 무기계 절연물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 유기계 절연물질로 이루어질 수도 있다.
상기 보호막(800) 상에는 제4 커패시터 전극(900)이 형성되어 있다.
상기 제4 커패시터 전극(900)은 커패시터 영역에 형성되어 있다. 특히, 상기 제4 커패시터 전극(900)은 상기 제5 콘택홀(CH5)을 통해서 상기 연결 전극(740)과 연결된다. 즉, 상기 제4 커패시터 전극(900)은 상기 연결 전극(740)을 통해서 제2 커패시터 전극(430)과 전기적으로 연결되어 있다.
또한, 상기 제4 커패시터 전극(900)은 상기 제3 커패시터 전극(730)과 오버랩되도록 형성되어, 제3 커패시터 전극(730), 보호막(800) 및 제4 커패시터 전극(900)의 조합에 의해서 또 다른 하나의 커패시터(제3 커패시터)가 구성된다.
상기 제4 커패시터 전극(900)은 ITO와 같은 투명한 금속 산화물로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 경우에 따라 불투명한 금속으로 이루어질 수도 있다. 이와 같은 제4 커패시터 전극(900)은 도시하지 않은 화소 영역에 형성되는 화소 전극과 동일한 공정으로 동일한 층에 동일한 재료로 형성될 수 있다.
이상 설명한 본 발명의 일 실시예에 따른 디스플레이 장치는 총 3개의 커패시터를 포함하고 있다. 즉, 제1 커패시터 전극(220), 게이트 절연막(300) 및 제2 커패시터 전극(430)의 조합에 의해서 하나의 커패시터(제1 커패시터)가 구성되고, 제2 커패시터 전극(430), 층간 절연막(600) 및 제3 커패시터 전극(730)의 조합에 의해서 다른 하나의 커패시터(제2 커패시터)가 구성되고, 제3 커패시터 전극(730), 보호막(800) 및 제4 커패시터 전극(900)의 조합에 의해서 또 다른 하나의 커패시터(제3 커패시터)가 구성된다. 이와 같이, 본 발명의 일 실시예에 따르면 총 3개의 커패시터를 포함하고 있어 커패시턴스 용량이 증가되는 장점이 있다.
또한, 본 발명의 일 실시예에 따르면, 제1 커패시터 전극(220)은 제3 커패시터 전극(730)과 전기적으로 연결되어 있고, 제2 커패시터 전극(430)은 제4 커패시터 전극(900)과 전기적으로 연결되어 있기 때문에, 2개 배선의 전압 변동만으로 총 3개의 커패시터를 구현할 수 있는 장점이 있다.
도 3은 본 발명의 다른 실시예에 따른 디스플레이 장치의 개략적인 단면도로서, 이는, 게이트 전극이 액티브층 위에 위치하는 탑 게이트(Top Gate) 구조에 관한 것이다. 비록 형성 위치가 상이하다 하더라도 전술한 실시예와 동일한 구성에 대해서는 동일한 도면부호를 부여하였고, 재료 및 구조 등에서 동일한 사항에 대한 반복 설명은 생략하기로 한다.
도 3에서 알 수 있듯이, 기판(100) 상에는 버퍼층(150)이 형성되어 있다.
상기 버퍼층(150)은 상기 기판(100)의 전체 면 상에 형성되어 있다. 상기 버퍼층(150)은 고온의 증착 공정 중에 상기 기판(100) 상에 함유된 물질이 액티브층으로 확산되는 것을 차단하는 역할을 한다. 또한, 상기 버퍼층(150)은 본 발명에 따른 디스플레이 장치가 유기발광장치인 경우 외부의 수분이나 습기가 유기발광장치 내부로 침투하는 것을 방지하는 역할도 수행할 수 있다. 이와 같은 버퍼층(150)은 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있다. 상기 버퍼층(150)은 경우에 따라서 생략할 수도 있다.
상기 버퍼층(150) 상에는 액티브층(400), 제1 액티브 배선(410), 제2 액티브 배선(420), 및 제2 커패시터 전극(430)이 형성되어 있다.
상기 액티브층(400), 제1 액티브 배선(410) 및 제2 액티브 배선(420)은 TFT 영역에 형성되어 있고, 상기 제2 커패시터 전극(430)은 커패시터 영역에 형성되어 있다.
상기 제1 액티브 배선(410)은 상기 액티브층(400)의 일단과 연결되어 있고, 상기 제2 액티브 배선(420)은 상기 액티브층(400)의 타단과 연결되어 있고, 상기 제2 커패시터 전극(430)은 상기 액티브층(400), 제1 액티브 배선(410) 및 제2 액티브 배선(420)과 절연된 상태로 이격되어 있다.
상기 제1 액티브 배선(410), 제2 액티브 배선(420) 및 제2 커패시터 전극(430)은 상기 액티브층(400)을 구성하는 산화물 반도체에 대한 도체화 공정을 통해 형성될 수 있다. 따라서, 상기 액티브층(400), 제1 액티브 배선(410), 제2 액티브 배선(420) 및 제2 커패시터 전극(430) 모두는 동일한 층에 형성될 수 있다.
상기 액티브층(400) 및 제2 커패시터 전극(430) 상에는 게이트 절연막(300)이 형성되어 있다. 상기 게이트 절연막(300)은 기판 전체 면에 형성되지 않고, 상기 액티브층(400) 및 제2 커패시터 전극(430) 상에 패턴 형성되어 있다.
상기 게이트 절연막(300) 상에는 게이트 전극(210) 및 제1 커패시터 전극(220)이 형성되어 있다.
상기 게이트 전극(210)은 TFT 영역에 형성되어 있고, 상기 제1 커패시터 전극(220)은 커패시터 영역에 형성되어 있다. 상기 게이트 전극(210) 및 제1 커패시터 전극(220)은 서로 절연된 상태로 이격되어 있다. 상기 게이트 전극(210) 및 제1 커패시터 전극(220)은 상기 게이트 절연막(300)과 동일한 패턴으로 형성될 수 있다. 또한, 상기 제1 커패시터 전극(220)은 상기 제2 커패시터 전극(430)과 오버랩되도록 형성되어, 제1 커패시터 전극(220), 게이트 절연막(300) 및 제2 커패시터 전극(430)의 조합에 의해서 하나의 커패시터(제1 커패시터)가 구성된다.
상기 게이트 전극(210) 및 제1 커패시터 전극(220) 상에는 층간 절연막(600)이 형성되어 있다.
상기 층간 절연막(600)은 제1 콘택홀(CH1), 제2 콘택홀(CH2) 및 제3 콘택홀(CH3)을 구비하면서 기판 전체 면에 형성되어 있다.
상기 제1 콘택홀(CH1)과 제2 콘택홀(CH2)은 TFT 영역에 형성되어 있는데, 구체적으로, 상기 제1 콘택홀(CH1)은 상기 제1 액티브 배선(410)의 소정 영역을 노출시키고, 상기 제2 콘택홀(CH2)은 상기 제2 액티브 배선(420)의 소정 영역을 노출시킨다.
상기 제3 콘택홀(CH3)은 커패시터 영역에 형성되어 있는데, 구체적으로, 상기 제3 콘택홀(CH3)은 상기 제2 커패시터 전극(430)의 소정 영역을 노출시킨다.
상기 층간 절연막(600) 상에는 소스 전극(710), 드레인 전극(720), 및 제3 커패시터 전극(730)이 형성되어 있다.
상기 소스 전극(710) 및 드레인 전극(720)은 TFT 영역에 형성되어 있고, 상기 제3 커패시터 전극(730)은 커패시터 영역에 형성되어 있다.
상기 소스 전극(710)은 상기 제1 콘택홀(CH1)을 통해서 상기 제1 액티브 배선(410)과 연결되고, 상기 드레인 전극(720)은 상기 제2 콘택홀(CH2)을 통해서 상기 제2 액티브 배선(420)과 연결된다.
상기 제3 커패시터 전극(730)은 상기 제3 콘택홀(CH3)을 통해서 상기 제2 커패시터 전극(420)과 연결된다.
상기 소스 전극(710)과 드레인 전극(720)은 서로 절연된 상태로 이격되어 있고, 상기 드레인 전극(720)과 제3 커패시터 전극(730)은 서로 연결되어 있다.
또한, 상기 제3 커패시터 전극(730)은 상기 제1 커패시터 전극(220)과 오버랩되도록 형성되어, 제1 커패시터 전극(220), 층간 절연막(600) 및 제3 커패시터 전극(730)의 조합에 의해서 다른 하나의 커패시터(제2 커패시터)가 구성된다.
이와 같은 소스 전극(710), 드레인 전극(720), 제3 커패시터 전극(730), 및 연결 전극(740)은 동일한 공정으로 동일한 층에 동일한 재료로 형성될 수 있다.
상기 소스 전극(710), 드레인 전극(720), 및 제3 커패시터 전극(730) 상에는 보호막(800)이 형성되어 있다.
상기 보호막(800)은 제5 콘택홀(CH5)을 구비하면서 기판 전체 면에 형성되어 있다. 상기 제5 콘택홀(CH5)은 커패시터 영역에 형성되어 있는데, 구체적으로, 상기 제5 콘택홀(CH5)은 상기 제1 커패시터 전극(220)의 소정 영역을 노출시킨다. 상기 제5 콘택홀(CH5)은 상기 제1 커패시터 전극(220)의 소정 영역을 노출시키기 위해서 상기 보호막(800) 뿐만 아니라 상기 층간 절연막(600)에도 형성된다.
상기 보호막(800) 상에는 제4 커패시터 전극(900)이 형성되어 있다.
상기 제4 커패시터 전극(900)은 커패시터 영역에 형성되어 있다. 특히, 상기 제4 커패시터 전극(900)은 상기 제5 콘택홀(CH5)을 통해서 상기 제1 커패시터 전극(220)과 전기적으로 연결되어 있다.
또한, 상기 제4 커패시터 전극(900)은 상기 제3 커패시터 전극(730)과 오버랩되도록 형성되어, 제3 커패시터 전극(730), 보호막(800) 및 제4 커패시터 전극(900)의 조합에 의해서 또 다른 하나의 커패시터(제3 커패시터)가 구성된다.
이상 설명한 본 발명의 다른 실시예에 따른 디스플레이 장치도 총 3개의 커패시터를 포함하고 있고, 또한, 제1 커패시터 전극(220)은 제4 커패시터 전극(900)과 전기적으로 연결되어 있고, 제2 커패시터 전극(430)은 제3 커패시터 전극(730)과 전기적으로 연결되어 있기 때문에, 2개 배선의 전압 변동만으로 총 3개의 커패시터를 구현할 수 있는 장점이 있다.
도 4는 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 개략적인 단면도로서, 이는, 게이트 절연막의 구성이 변경된 것을 제외하고 전술한 도 3에 따른 디스플레이 장치와 동일하다. 따라서, 동일한 구성에 대해서 동일한 도면부호를 부여하였고, 이하에서는 상이한 구성에 대해서만 설명하기로 한다.
도 4에서 알 수 있듯이, 액티브층(400) 및 제2 커패시터 전극(430) 상에 게이트 절연막이 형성되어 있다.
여기서, 상기 액티브층(400) 상에 형성된 게이트 절연막은 제1 게이트 절연막(310) 및 제2 게이트 절연막(320)으로 이루어지고, 상기 제2 커패시터 전극(430) 상에 형성된 게이트 절연막은 제2 게이트 절연막(320)으로 이루어진다. 상기 제1 게이트 절연막(310) 및 제2 게이트 절연막(320)은 서로 동일한 물질로 이루어질 수도 있고 서로 상이한 물질로 이루어질 수도 있다.
도 4에 따르면, 액티브층(400) 상에는 이중 층의 게이트 절연막을 형성한 반면에 제2 커패시터 전극(430) 상에는 단일 층의 게이트 절연막을 형성함으로써, 결과적으로 도 3에 따른 구조에 비하여 커패시턴스가 증가되는 장점이 있다.
또한, 이와 같이 액티브층(400) 상에 형성되는 게이트 절연막과 제2 커패시터 전극(430) 상에 형성되는 게이트 절연막을 상이하게 구성함으로써 TFT 영역의 게이트 전극(210)을 보다 정밀하게 패턴 형성할 수 있는데, 이에 대해서는 후술하는 제조 공정을 참조하면 용이하게 이해할 수 있을 것이다.
도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 디스플레이 장치의 개략적인 제조 공정 단면도로서, 이는 전술한 도 2에 따른 디스플레이 장치의 제조 공정에 관한 것이다. 이하에서는, 각각의 구성의 재료 및 구조 등에 있어서 반복되는 부분에 대한 중복 설명은 생략하기로 한다.
우선, 도 5a에서 알 수 있듯이, 기판(100) 상에 게이트 전극(210) 및 제1 커패시터 전극(220)을 패턴 형성하고, 상기 게이트 전극(210) 및 제1 커패시터 전극(220) 상에 게이트 절연막(300)을 형성한다.
상기 게이트 전극(210) 및 제1 커패시터 전극(220)은 상기 기판(100) 상에 스퍼터링법(Sputtering)으로 전극층을 증착하고, 상기 전극층 상에 포토 레지스트 패턴을 형성한 후 노광, 현상 및 식각 공정을 차례로 수행하는 소위 마스크 공정을 이용하여 패턴 형성할 수 있다. 이하에서 설명하는 각각의 구성에 대한 패턴 형성도 상기와 같은 노광, 현상 및 식각 공정을 포함한 마스크 공정을 이용하여 수행할 수 있다.
상기 게이트 절연막(300)은 상기 게이트 전극(210) 및 제1 커패시터 전극(220)을 포함한 기판의 전체 면에 PECVD법을 이용하여 형성할 수 있다.
다음, 도 5b에서 알 수 있듯이, 상기 게이트 절연막(300) 상에 액티브층(400)을 패턴 형성한다.
상기 액티브층(400)은 TFT 영역 및 커패시터 영역에 각각 형성한다. 상기 TFT 영역의 액티브층(400)은 상기 게이트 전극(210)과 오버랩되도록 패턴 형성하고, 상기 커패시터 영역의 액티브층(400)은 상기 제1 커패시터 전극(220)과 오버랩되도록 패턴 형성한다.
상기 액티브층(400)은 상기 게이트 절연막(300) 상에 a-IGZO와 같은 비정질 산화물 반도체를 스퍼터링법(Sputtering) 또는 MOCVD(Metal Organic Chemical Vapor Deposition)을 이용하여 증착하고, 노(furnace) 또는 급속열처리(Rapid Thermal Process:RTP)를 통해서 약 650℃ 이상의 고온 열처리 공정을 수행하여 상기 비정질 산화물 반도체를 결정화하고, 결정화된 산화물 반도체를 마스크 공정으로 패터닝하여 형성할 수 있다.
다음, 도 5c에서 알 수 있듯이, 상기 액티브층(400) 상에 에치 스톱퍼(500)를 패턴 형성하고, 상기 에치 스톱퍼(500)를 마스크로 하여 상기 액티브층(400)에 대한 도체화 공정을 수행한다.
상기 에치 스톱퍼(500)는 상기 TFT 영역의 액티브층(400) 상에 형성하고, 상기 커패시터 영역의 액티브층(400) 상에는 형성하지 않는다.
상기 도체화 공정을 수행하면, 상기 에치 스톱퍼(500)에 의해 가려지지 않은 액티브층(400)의 영역이 도체화되어 제1 액티브 배선(410), 제2 액티브 배선(420), 및 제2 커패시터 전극(430)이 형성된다. 그리고, 상기 에치 스톱퍼(500)에 의해 가려진 액티브층(400)의 영역은 도체화되지 않고 잔존하여 최종 액티브층(400) 패턴이 완성된다. 즉, 최종 액티브층(400) 패턴은 상기 에치 스톱퍼(500) 패턴과 동일하게 형성된다. 여기서, 최종 액티브층(400) 패턴과 에치 스톱퍼(500) 패턴이 동일하다는 것은 양자의 패턴이 완전히 동일한 경우뿐만 아니라 공정 진행상 미차가 발생한 경우를 포함하는 것으로 해석되어야 한다.
상기 에치 스톱퍼(500)는 상기 TFT 영역의 액티브층(400)의 중앙 측 상에 형성되며, 따라서, 상기 최종 액티브층(400) 패턴의 일단 영역에 제1 액티브 배선(410)이 형성되고, 상기 최종 액티브층(400) 패턴의 타단 영역에 제2 액티브 배선(420)이 형성된다. 또한, 상기 커패시터 영역의 액티브층(400)은 모두 도체화되어 제2 커패시터 전극(430)이 형성된다.
상기 도체화 공정은 상기 산화물 반도체에 플라즈마 처리를 수행하는 공정으로 이루어질 수 있다. 즉, IGZO와 같은 산화물 반도체에 플라즈마 처리를 수행하게 되면 상기 산화물 반도체의 특성이 변화되어 도체화된다.
상기 산화물 반도체에 대한 플라즈마 처리는 플라즈마 에칭(Plasma Etching) 또는 강화된 용량 결합형 플라즈마(Enhanced Capacitively Coupled Plasma) 처리 공정으로 이루어질 수 있다. 이와 같은, 플라즈마 에칭(Plasma Etching) 또는 강화된 용량 결합형 플라즈마(Enhanced Capacitively Coupled Plasma) 처리 공정은 기존의 건식 식각(Dry Etching) 장비를 이용할 수 있어 장비 개발 비용을 절감하는 효과가 있다.
구체적인 예로서, 상기 플라즈마 에칭(Plasma Etching)은 5K∼25K의 파워, 200∼350mTorr의 압력 및 O2 분위기에서 5∼180초 동안 수행할 수 있으나 그에 한정되는 것은 아니다. 상기 강화된 용량 결합형 플라즈마(Enhanced Capacitively Coupled Plasma)는 2K∼13K(Source) 및 0K~13K(Bias)의 파워, 20∼150mTorr의 압력 및 O2 분위기에서 5∼150초 동안 수행할 수 있으나 그에 한정되는 것은 아니다.
다음, 도 5d에서 알 수 있듯이, 상기 에치 스톱퍼(500), 상기 제1 액티브 배선(410), 제2 액티브 배선(420), 및 제2 커패시터 전극(430) 상에 층간 절연막(600)을 패턴 형성하고, 상기 층간 절연막(600) 상에 소스 전극(710), 드레인 전극(720), 제3 커패시터 전극(730), 및 연결 전극(740)을 패턴 형성한다.
상기 층간 절연막(600)은 제1 콘택홀(CH1), 제2 콘택홀(CH2), 제3 콘택홀(CH3), 및 제4 콘택홀(CH4)을 구비하도록 패턴 형성한다. 상기 제1 콘택홀(CH1)은 상기 제1 액티브 배선(410)의 소정 영역을 노출시키고, 상기 제2 콘택홀(CH2)은 상기 제2 액티브 배선(420)의 소정 영역을 노출시키고, 상기 제3 콘택홀(CH3)은 상기 제1 커패시터 전극(220)의 소정 영역을 노출시키고, 상기 제4 콘택홀(CH4)은 상기 제2 커패시터 전극(430)의 소정 영역을 노출시킨다. 상기 제3 콘택홀(CH3)은 상기 제1 커패시터 전극(220)의 소정 영역을 노출시키기 위해서 상기 층간 절연막(600) 뿐만 아니라 게이트 절연막(300)에도 형성한다.
상기 소스 전극(710)은 상기 제1 콘택홀(CH1)을 통해서 상기 제1 액티브 배선(410)과 연결되도록 패턴 형성하고, 상기 드레인 전극(720)은 상기 제2 콘택홀(CH2)을 통해서 상기 제2 액티브 배선(420)과 연결되도록 패턴 형성하고, 상기 제3 커패시터 전극(730)은 상기 제3 콘택홀(CH3)을 통해서 상기 제1 커패시터 전극(220)과 연결되도록 패턴 형성하고, 상기 연결 전극(740)은 상기 제4 콘택홀(CH4)을 통해서 상기 제2 커패시터 전극(420)과 연결되도록 패턴 형성한다.
상기 소스 전극(710)과 드레인 전극(720)은 서로 절연된 상태로 이격되도록 패턴 형성하고, 상기 드레인 전극(720)과 제3 커패시터 전극(730)은 서로 연결되도록 패턴 형성하고, 상기 제3 커패시터 전극(730)과 연결 전극(740)은 서로 절연된 상태로 이격되도록 패턴 형성한다.
다음, 도 5e에서 알 수 있듯이, 상기 소스 전극(710), 드레인 전극(720), 제3 커패시터 전극(730), 및 연결 전극(740) 상에 보호막(800)을 패턴 형성하고, 상기 보호막(800) 상에 제4 커패시터 전극(900)을 패턴 형성한다.
상기 보호막(800)은 제5 콘택홀(CH5)을 구비하도록 패턴 형성한다. 상기 제5 콘택홀(CH5)은 상기 연결 전극(740)의 소정 영역을 노출시킨다.
상기 제4 커패시터 전극(900)은 상기 제5 콘택홀(CH5)을 통해서 상기 연결 전극(740)과 연결되도록 패턴 형성한다.
도 6a 내지 도 6e는 본 발명의 다른 실시예에 따른 디스플레이 장치의 개략적인 제조 공정 단면도로서, 이는 전술한 도 3에 따른 디스플레이 장치의 제조 공정에 관한 것이다. 이하에서는, 전술한 실시예와 동일한 구성에 대한 중복 설명은 생략하기로 한다.
우선, 도 6a에서 알 수 있듯이, 기판(100) 상에 버퍼층(150)을 형성하고, 상기 버퍼층(150) 상에 액티브층(400)을 패턴 형성한다.
상기 버퍼층(150)은 상기 기판(100)의 전체 면에 PECVD법을 이용하여 형성할 수 있다.
상기 액티브층(400)은 TFT 영역 및 커패시터 영역에 각각 패턴 형성한다.
다음, 도 6b에서 알 수 있듯이, 상기 액티브층(400) 상에 포토 레지스트 패턴(PR)을 형성하고, 상기 포토 레지스트 패턴(PR)을 마스크로 하여 상기 액티브층(400)에 대한 도체화 공정을 수행한다.
상기 포토 레지스트 패턴(PR)은 상기 TFT 영역의 액티브층(400) 상에 형성하고, 상기 커패시터 영역의 액티브층(400) 상에는 형성하지 않는다.
상기 도체화 공정을 수행하면, 상기 포토 레지스트 패턴(PR)에 의해 가려지지 않은 액티브층(400)의 영역이 도체화되어 제1 액티브 배선(410), 제2 액티브 배선(420), 및 제2 커패시터 전극(430)이 형성된다. 그리고, 상기 포토 레지스트 패턴(PR)에 의해 가려진 액티브층(400)의 영역은 도체화되지 않고 잔존하여 최종 액티브층(400) 패턴이 완성된다. 즉, 최종 액티브층(400) 패턴은 상기 포토 레지스트 패턴(PR)과 동일하게 형성된다.
상기 포토 레지스트 패턴(PR)은 상기 TFT 영역의 액티브층(400)의 중앙 측 상에 형성되며, 따라서, 상기 최종 액티브층(400) 패턴의 일단 영역에 제1 액티브 배선(410)이 형성되고, 상기 최종 액티브층(400) 패턴의 타단 영역에 제2 액티브 배선(420)이 형성된다. 또한, 상기 커패시터 영역의 액티브층(400)은 모두 도체화되어 제2 커패시터 전극(430)이 형성된다.
다음, 도 6c에서 알 수 있듯이, 상기 포토 레지스트 패턴(PR)을 제거하고, 상기 최종 액티브층(400) 패턴 및 제2 커패시터 전극(430) 상에 게이트 절연막(300)을 패턴 형성하고, 상기 게이트 절연막(300) 상에 게이트 전극(210) 및 제1 커패시터 전극(220)을 패턴 형성한다.
상기 게이트 절연막(300)은 기판 전체 면에 형성하지 않고, 상기 최종 액티브층(400) 패턴 및 제2 커패시터 전극(430) 상에 패턴 형성한다.
상기 게이트 전극(210)은 TFT 영역의 게이트 절연막(300) 상에 패턴 형성하고, 상기 제1 커패시터 전극(220)은 커패시터 영역의 게이트 절연막(300) 상에 패턴 형성한다. 따라서, 상기 제1 커패시터 전극(220)은 상기 제2 커패시터 전극(430)과 오버랩되도록 형성된다.
다음, 도 6d에서 알 수 있듯이, 상기 게이트 전극(210) 및 제1 커패시터 전극(220) 상에 층간 절연막(600)을 패턴 형성하고, 상기 층간 절연막(600) 상에 소스 전극(710), 드레인 전극(720), 및 제3 커패시터 전극(730)을 패턴 형성한다.
상기 층간 절연막(600)은 제1 콘택홀(CH1), 제2 콘택홀(CH2) 및 제3 콘택홀(CH3)을 구비하도록 형성한다. 상기 제1 콘택홀(CH1)은 상기 제1 액티브 배선(410)의 소정 영역을 노출시키고, 상기 제2 콘택홀(CH2)은 상기 제2 액티브 배선(420)의 소정 영역을 노출시키고, 상기 제3 콘택홀(CH3)은 상기 제2 커패시터 전극(430)의 소정 영역을 노출시킨다.
상기 소스 전극(710)은 상기 제1 콘택홀(CH1)을 통해서 상기 제1 액티브 배선(410)과 연결되도록 패턴 형성하고, 상기 드레인 전극(720)은 상기 제2 콘택홀(CH2)을 통해서 상기 제2 액티브 배선(420)과 연결되도록 패턴 형성하고, 상기 제3 커패시터 전극(730)은 상기 제3 콘택홀(CH3)을 통해서 상기 제2 커패시터 전극(420)과 연결되도록 패턴 형성한다.
상기 소스 전극(710)과 드레인 전극(720)은 서로 절연된 상태로 이격되도록 패턴 형성하고, 상기 드레인 전극(720)과 제3 커패시터 전극(730)은 서로 연결되도록 패턴 형성한다.
다음, 도 6e에서 알 수 있듯이, 상기 소스 전극(710), 드레인 전극(720), 및 제3 커패시터 전극(730) 상에 보호막(800)을 패턴 형성하고, 상기 보호막(800) 상에 제4 커패시터 전극(900)을 패턴 형성한다.
상기 보호막(800)은 제5 콘택홀(CH5)을 구비하도록 패턴 형성한다. 상기 제5 콘택홀(CH5)은 상기 제1 커패시터 전극(220)의 소정 영역을 노출시킨다. 상기 제5 콘택홀(CH5)은 상기 제1 커패시터 전극(220)의 소정 영역을 노출시키기 위해서 상기 보호막(800) 뿐만 아니라 상기 층간 절연막(600)에도 형성한다.
상기 제4 커패시터 전극(900)은 상기 제5 콘택홀(CH5)을 통해서 상기 제1 커패시터 전극(220)과 연결되도록 패턴 형성한다.
도 7a 내지 도 7e는 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 개략적인 제조 공정 단면도로서, 이는 전술한 도 4에 따른 디스플레이 장치의 제조 공정에 관한 것이다. 이하에서는, 전술한 실시예와 동일한 구성에 대한 중복 설명은 생략하기로 한다.
우선, 도 7a에서 알 수 있듯이, 기판(100) 상에 버퍼층(150)을 형성하고, 상기 버퍼층(150) 상에 액티브층(400)을 패턴 형성한다.
다음, 도 7b에서 알 수 있듯이, 상기 액티브층(400) 상에 제1 게이트 절연막(310)을 패턴 형성하고, 상기 제1 게이트 절연막(310)을 마스크로 하여 상기 액티브층(400)에 대한 도체화 공정을 수행한다.
상기 제1 게이트 절연막(310)은 상기 TFT 영역의 액티브층(400) 상에 형성하고, 상기 커패시터 영역의 액티브층(400) 상에는 형성하지 않는다.
상기 도체화 공정을 수행하면, 상기 제1 게이트 절연막(310)에 의해 가려지지 않은 액티브층(400)의 영역이 도체화되어 제1 액티브 배선(410), 제2 액티브 배선(420), 및 제2 커패시터 전극(430)이 형성된다. 그리고, 상기 제1 게이트 절연막(310)에 의해 가려진 액티브층(400)의 영역은 도체화되지 않고 잔존하여 최종 액티브층(400) 패턴이 완성된다. 즉, 최종 액티브층(400) 패턴은 상기 제1 게이트 절연막(310)과 동일하게 형성된다.
상기 제1 게이트 절연막(310)은 상기 TFT 영역의 액티브층(400)의 중앙 측 상에 형성되며, 따라서, 상기 최종 액티브층(400) 패턴의 일단 영역에 제1 액티브 배선(410)이 형성되고, 상기 최종 액티브층(400) 패턴의 타단 영역에 제2 액티브 배선(420)이 형성된다. 또한, 상기 커패시터 영역의 액티브층(400)은 모두 도체화되어 제2 커패시터 전극(430)이 형성된다.
다음, 도 7c에서 알 수 있듯이, 상기 제1 게이트 절연막(310) 및 제2 커패시터 전극(430) 상에 제2 게이트 절연막(320)을 패턴 형성하고, 상기 제2 게이트 절연막(320) 상에 게이트 전극(210) 및 제1 커패시터 전극(220)을 패턴 형성한다.
상기 제2 게이트 절연막(320)은 TFT 영역의 제1 게이트 절연막(310) 및 커패시터 영역의 제2 커패시터 전극(430) 상에 각각 패턴 형성한다.
상기 게이트 전극(210)은 TFT 영역의 제2 게이트 절연막(320) 상에 패턴 형성하고, 상기 제1 커패시터 전극(220)은 커패시터 영역의 제2 게이트 절연막(320) 상에 패턴 형성한다.
다음, 도 7d에서 알 수 있듯이, 상기 게이트 전극(210) 및 제1 커패시터 전극(220) 상에 층간 절연막(600)을 패턴 형성하고, 상기 층간 절연막(600) 상에 소스 전극(710), 드레인 전극(720), 및 제3 커패시터 전극(730)을 패턴 형성한다.
이 공정은 전술한 도 6d 공정과 동일하므로 구체적인 설명은 생략하기로 한다.
다음, 도 7e에서 알 수 있듯이, 상기 소스 전극(710), 드레인 전극(720), 및 제3 커패시터 전극(730) 상에 보호막(800)을 패턴 형성하고, 상기 보호막(800) 상에 제4 커패시터 전극(900)을 패턴 형성한다.
이 공정은 전술한 도 6e 공정과 동일하므로 구체적인 설명은 생략하기로 한다.
도 8a 내지 도 8f는 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 개략적인 제조 공정 단면도로서, 이는 전술한 도 4에 따른 디스플레이 장치의 제조 공정에 관한 것이다. 이하에서는, 전술한 실시예와 동일한 구성에 대한 중복 설명은 생략하기로 한다.
우선, 도 8a에서 알 수 있듯이, 기판(100) 상에 버퍼층(150)을 형성하고, 상기 버퍼층(150) 상에 액티브층(400)을 패턴 형성한다.
다음, 도 8b에서 알 수 있듯이, 상기 액티브층(400) 상에 제1 게이트 절연막(310)을 패턴 형성하고, 상기 제1 게이트 절연막(310)을 마스크로 하여 상기 액티브층(400)에 대한 도체화 공정을 수행한다.
상기 제1 게이트 절연막(310)은 상기 TFT 영역의 액티브층(400) 상에 형성하고, 상기 커패시터 영역의 액티브층(400) 상에는 형성하지 않는다.
상기 도체화 공정을 수행하면, 상기 제1 게이트 절연막(310)에 의해 가려지지 않은 액티브층(400)의 영역이 도체화되어 제1 액티브 배선(410), 제2 액티브 배선(420), 및 제2 커패시터 전극(430)이 형성된다. 그리고, 상기 제1 게이트 절연막(310)에 의해 가려진 액티브층(400)의 영역은 도체화되지 않고 잔존하여 액티브층(400) 패턴이 완성된다.
다음, 도 8c에서 알 수 있듯이, 상기 제1 게이트 절연막(310) 및 제2 커패시터 전극(430) 상에 제2 게이트 절연막(320)을 패턴 형성하고, 상기 제2 게이트 절연막(320) 상에 게이트 전극(210) 및 제1 커패시터 전극(220)을 패턴 형성한다.
상기 제2 게이트 절연막(320)은 TFT 영역의 제1 게이트 절연막(310) 및 커패시터 영역의 제2 커패시터 전극(430) 상에 각각 패턴 형성한다.
전술한 실시예의 도 7c 공정에서는 TFT 영역의 제2 게이트 절연막(320) 및 게이트 전극(210)을 그 아래의 제1 게이트 절연막(310)과 동일한 패턴으로 형성함에 반하여, 본 실시예에 따르면 TFT 영역의 제2 게이트 절연막(320) 및 게이트 전극(210)을 그 아래의 제1 게이트 절연막(310)보다 좁은 폭을 갖는 패턴으로 형성한다. 특히, TFT 영역의 제2 게이트 절연막(320) 및 게이트 전극(210)을 그 아래의 제1 게이트 절연막(310)의 중앙 측 상에 패턴 형성하여, 상기 제1 게이트 절연막(310)의 일측 및 타측이 노출되도록 한다.
다음, 도 8d에서 알 수 있듯이, 상기 게이트 전극(210)을 마스크로 하여 상기 노출되어 있는 제1 게이트 절연막(310)을 식각한 후, 상기 액티브층(400)에 대한 도체화 공정을 추가로 수행한다.
상기 노출되어 있는 제1 게이트 절연막(310)을 식각하게 되면, 그 아래의 액티브층(400)이 노출되고, 이와 같이 노출된 액티브층(400)에 대해서 도체화 공정을 추가로 수행하는 것이다.
상기 노출된 액티브층(400)에 대한 추가적인 도체화 공정을 수행하게 되면, 상기 게이트 전극(210)에 의해 가려지지 않은 액티브층(400)의 영역이 도체화되어 제1 액티브 배선(410) 및 제2 액티브 배선(420)이 추가로 형성되고, 상기 게이트 전극(210)에 의해 가려진 액티브층(400)의 영역은 도체화되지 않고 잔존하여 최종 액티브층(400) 패턴이 완성된다.
이상의 도 8b 내지 도 8d에서와 같이 2회의 도체화 공정을 통해 최종 액티브층(400) 패턴을 형성하게 되면, 전술한 도 7b에서와 같이 1회의 도체화 공정을 통해 최종 액티브층(400) 패턴을 형성하는 경우에 비하여, 상기 최종 액티브층(400) 패턴과 그 위의 제1 게이트 절연막(310), 제2 게이트 절연막(320), 및 게이트 전극(210) 사이의 정렬이 보다 정밀하게 이루어지는 장점이 있다.
다음, 도 8e에서 알 수 있듯이, 상기 게이트 전극(210) 및 제1 커패시터 전극(220) 상에 층간 절연막(600)을 패턴 형성하고, 상기 층간 절연막(600) 상에 소스 전극(710), 드레인 전극(720), 및 제3 커패시터 전극(730)을 패턴 형성한다.
이 공정은 전술한 도 6d 공정과 동일하므로 구체적인 설명은 생략하기로 한다.
다음, 도 8f에서 알 수 있듯이, 상기 소스 전극(710), 드레인 전극(720), 및 제3 커패시터 전극(730) 상에 보호막(800)을 패턴 형성하고, 상기 보호막(800) 상에 제4 커패시터 전극(900)을 패턴 형성한다.
이 공정은 전술한 도 6e 공정과 동일하므로 구체적인 설명은 생략하기로 한다.
한편, 이상 설명한 본 발명에 따른 다양한 실시예는 박막 트랜지스터 및 커패시터가 형성된 기판에 관한 것으로서, 본 발명에 따른 디스플레이 장치는 그 적용제품에 따라서 상기 기판과 대향하는 대향기판 등을 추가로 포함할 수 있다.
예로서, 디스플레이 장치가 액정표시장치인 경우, 그 위에 컬러 필터층을 포함하고 있는 컬러 필터 기판 및 양 기판 사이에 형성되는 액정층을 추가로 포함한다. 또한, 디스플레이 장치가 유기발광장치인 경우, 상부의 보호 기판을 추가로 포함할 수 있다.
100: 기판 210: 게이트 전극
220: 제1 커패시터 전극 300: 게이트 절연막
310: 제1 게이트 절연막 320: 제2 게이트 절연막
400: 액티브층 410, 420: 제1, 제2 액티브 배선
430: 제2 커패시터 전극 500: 에치 스톱퍼
600: 층간 절연막 710, 720: 소스 전극, 드레인 전극
730: 제3 커패시터 전극 740: 연결 전극
800: 보호막 900: 제4 커패시터 전극
220: 제1 커패시터 전극 300: 게이트 절연막
310: 제1 게이트 절연막 320: 제2 게이트 절연막
400: 액티브층 410, 420: 제1, 제2 액티브 배선
430: 제2 커패시터 전극 500: 에치 스톱퍼
600: 층간 절연막 710, 720: 소스 전극, 드레인 전극
730: 제3 커패시터 전극 740: 연결 전극
800: 보호막 900: 제4 커패시터 전극
Claims (13)
- 박막 트랜지스터 영역 및 커패시터 영역을 포함하여 이루어지고,
상기 박막 트랜지스터 영역에는 게이트 전극, 액티브층, 상기 액티브층의 일단과 연결된 제1 액티브 배선, 상기 액티브층의 타단과 연결된 제2 액티브 배선, 상기 제1 액티브 배선과 연결된 소스 전극, 및 상기 제2 액티브 배선과 연결된 드레인 전극이 형성되어 있고,
상기 커패시터 영역에는 서로 오버랩되는 제1 커패시터 전극, 제2 커패시터 전극, 제3 커패시터 전극, 및 제4 커패시터 전극이 형성되어 있고,
상기 액티브층과 상기 제2 커패시터 전극은 동일한 층에 형성되고,
상기 제1 커패시터 전극, 상기 제2 커패시터 전극, 상기 제3 커패시터 전극 및 상기 제4 커패시터 전극 중 어느 한 쌍의 커패시터 전극은 서로 연결되어 있고, 나머지 한 쌍의 커패시터 전극도 서로 연결되어 있으며, 상기 한 쌍의 커패시터 전극과 나머지 한 쌍의 커패시터 전극은 서로 절연되어 있는 것을 특징으로 하는 디스플레이 장치. - 제1항에 있어서,
상기 제2 커패시터 전극은 상기 제1 액티브 배선 및 제2 액티브 배선과 동일하게 산화물 반도체가 도체화된 물질로 이루어진 것을 특징으로 하는 디스플레이 장치. - 제1항에 있어서,
상기 제3 커패시터 전극은 상기 드레인 전극과 연결되어 있는 것을 특징으로 하는 디스플레이 장치. - 제1항에 있어서,
상기 제1 커패시터 전극은 상기 제3 커패시터 전극의 아래에 형성되어 있고, 상기 제4 커패시터 전극은 상기 제3 커패시터 전극의 위에 형성되어 있는 것을 특징으로 하는 디스플레이 장치. - 삭제
- 제1항에 있어서,
기판 상에 상기 게이트 전극 및 상기 제1 커패시터 전극이 형성되어 있고,
상기 게이트 전극 및 상기 제1 커패시터 전극 상에 게이트 절연막이 형성되어 있고,
상기 게이트 절연막 상에 상기 액티브층, 상기 제1 액티브 배선, 상기 제2 액티브 배선, 및 상기 제2 커패시터 전극이 형성되어 있고,
상기 제1 액티브 배선, 상기 제2 액티브 배선, 및 상기 제2 커패시터 전극 상에 층간 절연막이 형성되어 있고,
상기 층간 절연막 상에 상기 소스 전극, 상기 드레인 전극, 및 상기 제3 커패시터 전극이 형성되어 있고,
상기 소스 전극, 상기 드레인 전극, 및 상기 제3 커패시터 전극 상에 보호막이 형성되어 있고, 그리고,
상기 보호막 상에 상기 제4 커패시터 전극이 형성되어 있는 것을 특징으로 하는 디스플레이 장치. - 제1항에 있어서,
기판 상에 상기 액티브층, 상기 제1 액티브 배선, 상기 제2 액티브 배선, 및 상기 제2 커패시터 전극이 형성되어 있고,
상기 액티브층 및 상기 제2 커패시터 전극 상에 게이트 절연막이 형성되어 있고,
상기 게이트 절연막 상에 상기 게이트 전극 및 상기 제1 커패시터 전극이 형성되어 있고,
상기 게이트 전극 및 상기 제1 커패시터 전극 상에 층간 절연막이 형성되어 있고,
상기 층간 절연막 상에 상기 소스 전극, 상기 드레인 전극, 및 상기 제3 커패시터 전극이 형성되어 있고,
상기 소스 전극, 상기 드레인 전극, 및 상기 제3 커패시터 전극 상에 보호막이 형성되어 있고, 그리고,
상기 보호막 상에 상기 제4 커패시터 전극이 형성되어 있는 것을 특징으로 하는 디스플레이 장치. - 제7항에 있어서,
상기 액티브층 상에 형성된 게이트 절연막은 제1 게이트 절연막 및 제2 게이트 절연막으로 이루어지고, 상기 제2 커패시터 전극 상에 형성된 게이트 절연막은 상기 제2 게이트 절연막으로 이루어진 것을 특징으로 하는 디스플레이 장치. - 삭제
- 삭제
- 삭제
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- 삭제
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