JPWO2011162242A1 - 半導体装置およびその製造方法 - Google Patents

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Abstract

本発明によるＴＦＴ基板（１００Ａ）は、基板（１）上に形成された、薄膜トランジスタ、ゲート配線（３ａ）、およびソース配線（１３ａｓ）と、薄膜トランジスタと外部配線とを電気的に接続する第１および第２端子（４０ａ、４０ｂ）とを備える。第１端子は、第１ゲート端子部（４１ａ）と、第１画素電極配線（２９ａ）とを備える。第１画素電極配線は、絶縁膜（５）に設けられた第１開口部（２７ｃ）内で第１ゲート端子部と接触し、第１開口部における絶縁膜の端面を覆う。第２端子は、第２ゲート端子部（４１ｂ）と、第２画素電極配線（２９ｂ）とを備える。第２画素電極配線は、絶縁膜に設けられた第２開口部（２７ｄ）内で第２ゲート端子部と接触し、第２開口部における絶縁膜の端面を覆う。

Description

本発明は、薄膜トランジスタを備える半導体装置およびその製造方法に関する。
アクティブマトリクス型の液晶表示装置は、一般に、画素毎にスイッチング素子として薄膜トランジスタ（Thin Film Transistor；以下、「ＴＦＴ」）が形成された基板（以下、「ＴＦＴ基板」）と、対向電極およびカラーフィルターなどが形成された対向基板と、ＴＦＴ基板と対向基板との間に設けられた液晶層とを備えている。なお、ＴＦＴ基板は、有機ＥＬ表示装置などの他のアクティブマトリクス型表示装置にも用いられる。
例えば液晶表示装置のＴＦＴ基板には、複数のソース配線と、複数のゲート配線と、これらの交差部にそれぞれ配置された複数のＴＦＴ、画素電極、補助容量配線および補助容量電極などが形成されている。また、ＴＦＴ基板の端部には、ソース配線およびゲート配線を、駆動回路の入力端子にそれぞれ接続するための端子が設けられている。
ＴＦＴ基板の構成は、例えば特許文献１に開示されている。以下、図面を参照しながら、特許文献１に開示された液晶表示装置のＴＦＴ基板の構成を例に説明する。
図１７（ａ）は、ＴＦＴ基板の概略を示す模式的な平面図であり、図１７（ｂ）は、ＴＦＴ基板における１個の画素を示す拡大平面図である。また、図１８は、図１７に示すＴＦＴ基板におけるＴＦＴおよび端子の断面図である。
図１７（ａ）に示すように、ＴＦＴ基板は、複数のゲート配線２０１６と、複数のソース配線２０１７とを有している。これらの配線２０１６、２０１７で包囲されたそれぞれの領域２０２１が「画素」となる。ＴＦＴ基板の内、画素が形成される領域（表示領域）の外縁に位置する領域２０４０には、複数のゲート配線２０１６およびソース配線２０１７のそれぞれを駆動回路に接続するための複数の接続部２０４１が配置されている。各接続部２０４１は、外部配線と接続するための端子を構成する。なお、本明細書では、複数の端子が配置されるＴＦＴ基板の領域を「端子領域」と呼ぶ。
図１７（ｂ）および図１８に示すように、画素となる各領域２０２１に画素電極２０２０が設けられている。また、各領域２０２１にはＴＦＴが形成されている。ＴＦＴは、ゲート電極Ｇと、ゲート電極Ｇを覆うゲート絶縁膜２０２５、２０２６と、ゲート絶縁膜２０２６上に配置された半導体層２０１９と、半導体層２０１９の両端部にそれぞれ接続されたソース電極Ｓおよびドレイン電極Ｄとを有している。ＴＦＴは保護膜２０２８で覆われている。保護膜２０２８と画素電極２０２０との間には、層間絶縁膜２０２９が形成されている。ＴＦＴのソース電極Ｓはソース配線２０１７に、ゲート電極Ｇはゲート配線２０１６に接続されている。また、ドレイン電極Ｄは、コンタクトホール２０３０内で画素電極２０２０に接続されている。
また、ゲート配線２０１６と平行に補助容量配線２０１８が形成されている。補助容量配線２０１８は補助容量に接続されている。ここでは、補助容量は、ドレイン電極と同じ導電膜から形成された補助容量電極２０１８ｂと、ゲート配線と同じ導電膜から形成された補助容量電極２０１８ａと、それらの間に位置するゲート絶縁膜２０２６とから構成されている。
例えばゲート配線２０１６から延びた接続部２０４１上には、ゲート絶縁膜２０２５、２０２６および保護膜２０２８が形成されておらず、接続部２０４１の上面と接触するように接続配線２０４４が形成されている。これにより、接続部２０４１と接続配線２０４４との電気的な接続が確保されている。
なお、図１８に示すように、液晶表示装置のＴＦＴ基板は、液晶層２０１５を挟んで、対向電極やカラーフィルターが形成された基板２０１４と対向するように配置される。
このようなＴＦＴ基板を製造する際には、画素となる領域２０２１（「画素部」ともいう。）と端子とを共通のプロセスで形成し、マスク数や工程数の増大を抑えることが好ましい。
図１８に示したＴＦＴ基板の端子部を形成するためには、ゲート電極と同じ導電層で形成された接続部２０４１を覆うゲート絶縁膜（ゲート絶縁膜が単層構造を有する場合もある）２０２５、２０２６および保護膜２０２８を除去した後、画素電極と同じ透明導電層で接続配線２０４４を形成する必要がある。ゲート絶縁膜（ゲート絶縁膜が単層構造を有する場合もある）２０２５、２０２６および保護膜２０２８を除去するためのエッチングの際に、層間絶縁膜２０２９をエッチングマスクとして利用する方法が特許文献２に記載されている。
一方、近年、シリコン半導体膜の代わりに、酸化亜鉛などの酸化物半導体膜を用いてＴＦＴの活性層を形成することが提案されている。このようなＴＦＴを「酸化物半導体ＴＦＴ」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することができる。また、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴと同様のプロセスで製造することが可能であり、多結晶シリコンを用いたＴＦＴよりも、大面積の表示装置に適用できるという利点を有している（例えば特許文献３）。
特開２００８−１７０６６４号公報 特開２００４−６１６８７号公報 特開２００３−２９８０６２号公報
しかしながら、酸化物半導体ＴＦＴを備えた表示装置はまだ量産されるには至っておらず、量産技術の確立が急がれている。
本発明は、上記の諸点に鑑みてなされたものであり、その目的は、酸化物半導体ＴＦＴを備えた表示装置などの半導体装置を量産するために適した製造方法およびそのような製造方法によって製造される半導体装置を提供することにある。
本発明による実施形態における半導体装置は、基板と、前記基板上に形成された薄膜トランジスタと、第１接続部を有するゲート配線と、第２接続部を有するソース配線と、前記薄膜トランジスタと外部配線とを電気的に接続する第１および第２端子とを備えた半導体装置であって、前記薄膜トランジスタは、前記ゲート配線上に形成された絶縁膜と、前記絶縁膜上に形成された、チャネル領域と、前記チャネル領域の両側にそれぞれ位置するソース領域およびドレイン領域とを有する島状の酸化物半導体層と、前記ソース領域に電気的に接続された前記ソース配線と、前記ドレイン領域に電気的に接続されたドレイン電極とを備え、前記半導体装置は、さらに前記ソース配線およびドレイン電極上に設けられ、前記薄膜トランジスタを覆う保護膜と、前記保護膜上に形成され、前記ドレイン電極と接触するように形成された画素電極とを備え、前記第１端子は、前記ゲート配線と同一の導電膜から形成された第１ゲート端子部と、前記絶縁膜上に形成され、前記画素電極と同一の導電膜から形成された第１画素電極配線とを備え、前記第１画素電極配線は、前記絶縁膜に設けられた第１開口部内で前記第１ゲート端子部と接触し、かつ、前記第１開口部における前記絶縁膜の端面を覆っており、さらに、前記第１接続部に電気的に接続されており、前記第２端子は、前記ゲート配線と同一の導電膜から形成された第２ゲート端子部と、前記絶縁膜上に形成され、前記画素電極と同一の導電膜から形成された第２画素電極配線とを備え、前記第２画素電極配線は、前記絶縁膜に設けられた第２開口部内で前記第２ゲート端子部と接触し、かつ、前記第２開口部における前記絶縁膜の端面を覆っており、さらに、前記第２接続部に電気的に接続されている。
ある実施形態において、上述の半導体装置は、前記絶縁膜内に設けられた開口領域をさらに有し、前記開口領域は、前記第１端子と前記第１接続部との間、および、前記第２端子と前記第２接続部との間の少なくともいずれか一方に形成されている。
ある実施形態において、前記補助容量配線の一部が、前記開口領域と前記第１端子との間、および、前記開口領域と前記第２端子との間の少なくともいずれか一方に形成されている。
本発明による他の実施形態における半導体装置は、基板と、前記基板上に形成された薄膜トランジスタ、ゲート配線、ソース配線、接続部、前記薄膜トランジスタと外部配線とを電気的に接続する第１および第２端子を備えた半導体装置であって、前記薄膜トランジスタは、前記ゲート配線上に形成された絶縁膜と、前記絶縁膜上に形成された、チャネル領域と、前記チャネル領域の両側にそれぞれ位置するソース領域およびドレイン領域とを有する島状の酸化物半導体層と、前記ソース領域に電気的に接続された前記ソース配線と、前記ドレイン領域に電気的に接続されたドレイン電極とを備え、前記半導体装置は、さらに前記ソース配線および前記ドレイン電極上に設けられ、前記薄膜トランジスタを覆う保護膜と、前記保護膜上に形成され、前記ドレイン電極と接触するように形成された画素電極とを備え、前記第１端子は、前記ゲート配線の一部に形成されたゲート端子部と、前記絶縁膜および前記保護膜に設けられた第１開口部内で前記ゲート端子部と接触し、かつ、前記画素電極と同一の導電膜から形成された第１画素電極配線とを備え、前記第１画素電極配線は、前記第１開口部における前記絶縁膜および前記保護膜の端面を覆っており、前記接続部は、前記ゲート配線と同一の導電膜から形成されたソース端子接続配線と、前記ソース端子接続配線上に形成された前記絶縁膜と、前記絶縁膜上に形成された前記ソース配線および前記保護膜と、前記保護膜上に形成され、前記画素電極と同一の導電膜から形成された第２画素電極配線とを備え、前記第２画素電極配線は、前記絶縁膜および前記保護膜に設けられた第２開口部内で前記ソース端子接続配線および前記ソース配線に電気的に接続され、前記第２端子は、前記ソース端子接続配線と、前記ソース端子接続配線および前記絶縁膜上に形成され、前記画素電極と同一の導電膜から形成された第３画素電極配線とを備え、前記第３画素電極配線は、前記絶縁膜に設けられた第３開口部内で前記ソース端子接続配線と接触し、かつ、前記第３開口部における前記絶縁膜の端面を覆っており、前記ソース端子接続配線は、前記第２端子と前記接続部とを電気的に接続している。
ある実施形態において、上述の半導体装置は、前記接続部と前記第２端子との間に位置する前記保護膜の端面の内、前記第２端子側であって、前記絶縁膜側の端面の一部に凹部が形成されている。
ある実施形態において、前記凹部の高さは、前記酸化物半導体層の厚さに等しい。
本発明による実施形態における半導体装置の製造方法は、上述の半導体装置の製造方法であって、（Ａ）基板上にゲート配線用導電膜を形成し、これをパターニングすることによって、ゲート配線、第１および第２ゲート端子部を形成する工程と、（Ｂ）前記ゲート配線、前記第１および第２ゲート端子部上に絶縁膜を形成する工程と、（Ｃ）前記絶縁膜上であって、前記第１および第２ゲート端子部のそれぞれの周縁に酸化物半導体層を形成する工程と、（Ｄ）前記絶縁膜上にソース配線を形成する工程と、（Ｅ）前記第１および第２ゲート端子部を含む端子領域以外を覆う保護膜を形成する工程と、（Ｆ）前記酸化物半導体層をマスクとして前記絶縁膜のエッチングを行うことにより、前記第１および第２ゲート端子部上のそれぞれの前記絶縁膜に、前記第１ゲート端子部の表面を露出させる第１開口部、および、第２ゲート端子部の表面を露出させる第２開口部を形成するとともに、前記絶縁膜および前記保護膜をエッチングすることにより、前記ゲート配線上の前記絶縁膜および前記保護膜に第３開口部を形成し、かつ、前記保護膜をエッチングすることにより、前記ソース配線上の前記保護膜に第４開口部を形成する工程と、（Ｇ）前記酸化物半導体層をエッチングにて除去する工程と、（Ｈ）前記絶縁膜上に形成され、前記第１開口部内で前記第１ゲート端子部に電気的に接続し、かつ、前記第３開口部内で前記ゲート配線に電気的に接続する第１画素電極配線と、前記絶縁膜上に形成され、前記第２開口部内で前記第２ゲート端子部に電気的に接続し、かつ、前記第４開口部内で前記ソース配線に電気的に接続する第２画素電極配線とを形成する工程とを包含する。
ある実施形態において、前記工程（Ａ）は、前記ゲート配線用導電膜をパターニングすることにより、前記第１ゲート端子部と前記ゲート配線との間、および、前記第２ゲート端子部の前記ゲート配線側の少なくともいずれか一方に、補助容量配線の一部を形成する工程を包含する。
ある実施形態において、前記工程（Ｆ）は、前記ゲート配線と前記第１ゲート端子部との間、および、前記ソース配線と前記第２ゲート端子部との間の少なくともいずれか一方の前記絶縁膜に開口領域を形成する工程を包含する。
ある実施形態において、前記工程（Ｇ）は、前記端子領域の酸化物半導体層をウェットエッチングにて除去する工程を包含する。
ある実施形態において、前記工程（Ｈ）は、前記第１開口部における前記絶縁膜の端面を覆うように前記第１画素電極配線を形成し、前記第２開口部における前記絶縁膜の端面を覆うように前記第２画素電極配線を形成する工程を包含する。
本発明による他の実施形態における半導体装置の製造方法は、上述の半導体装置の製造方法であって、（Ａ）基板上にゲート配線用導電膜を形成し、これをパターニングすることによって、ゲート配線およびソース端子接続配線を形成する工程と、（Ｂ）前記ゲート配線および前記ソース端子接続配線上に絶縁膜を形成する工程と、（Ｃ）前記ソース端子接続配線上、かつ、前記絶縁膜上に酸化物半導体層を形成する工程と、（Ｄ）前記絶縁膜上にソース配線を形成する工程と、（Ｅ）前記ゲート配線および前記ソース配線を覆う保護膜を形成する工程と、（Ｆ）前記酸化物半導体層をマスクとして前記絶縁膜のエッチングを行うことにより、前記ソース端子接続配線上の前記絶縁膜に、前記ソース端子接続配線の表面を露出させる第１開口部を形成する工程と、（Ｇ）前記ソース端子接続配線上の前記酸化物半導体層をエッチングにて除去する工程と、（Ｈ）前記絶縁膜上に形成され、前記第１開口部内で前記ソース端子接続配線と接触する第１画素電極配線を形成し、前記ソース端子接続配線と前記ソース配線とを電気的に接続する工程とを包含する。
ある実施形態において、前記第１画素電極配線が、前記第１開口部における前記絶縁膜の端面を覆うように形成される工程を包含する。
ある実施形態において、前記工程（Ｆ）は、前記ソース配線上の前記保護膜、並びに、前記第１ソース端子接続配線上の前記保護膜および前記絶縁膜に第２開口部を形成する工程と、前記工程（Ｈ）は、前記保護膜上に形成され、前記第２開口部内で前記ソース配線と前記ソース端子接続配線とを電気的に接続する第２画素電極配線を形成する工程とを包含する。
ある実施形態において、前記工程（Ｇ）は、前記ソース端子接続配線上の前記酸化物半導体層をウェットエッチングにて除去することによって、前記ソース端子接続配線上の前記保護膜の端面の内、前記第１開口部側であって前記絶縁膜側の部分に凹部を形成する工程を包含する。
本発明によると、酸化物半導体ＴＦＴを備えた表示装置などの半導体装置を量産するために適した製造方法およびそのような製造方法によって製造される半導体装置が提供される。特に、ＴＦＴとＴＦＴの電極と外部配線とを接続する端子とを備えるＴＦＴ基板において、ＴＦＴ基板の信頼性を高めることができる。
（ａ）は、本発明による実施形態のＴＦＴ基板１００Ａ、１００Ｂの表示領域の模式的な平面図であり、（ｂ）は、ＴＦＴ基板１００Ａのゲート端子を説明するための模式的な平面図であり、（ｃ）は、ＴＦＴ基板１００Ａのソース端子を説明するための模式的な平面図である。 （ａ）は、図１（ａ）のＡ−Ａ’線に沿った模式的な断面図であり、（ｂ）は、図１（ａ）のＢ−Ｂ’線に沿った模式的な断面図であり、（ｃ）は、図１（ｂ）のＣ−Ｃ’線に沿った模式的な断面図であり、（ｄ）は、図１（ｃ）のＤ−Ｄ’線に沿った模式的な断面図である。 （ａ）は、ＴＦＴ基板１００Ｂのゲート端子を説明するための模式的な平面図であり、（ｂ）は、ＴＦＴ基板１００Ｂのソース端子を説明するための模式的な平面図であり、（ｃ）は、（ａ）のＥ−Ｅ’線に沿った模式的な断面図であり、（ｄ）は、（ｂ）のＦ−Ｆ’線に沿った模式的な断面図である。 （ａ）〜（ｅ）は、ＴＦＴ基板１００Ａ、１００ＢのＴＦＴおよび補助容量の製造工程を説明するための模式的な断面図である。 （ａ）〜（ｅ）は、ＴＦＴ基板１００Ａのゲート端子の製造工程を説明するための模式的な断面図である。 （ａ）〜（ｆ）は、ＴＦＴ基板１００Ａのソース端子の製造工程を説明するための模式的な断面図である。 （ａ）〜（ｃ）は、ＴＦＴ基板１００Ｂのゲート端子の製造工程を説明するための模式的な断面図である。 （ａ）〜（ｆ）は、ＴＦＴ基板１００Ｂのソース端子の製造工程を説明するための模式的な断面図である。 （ａ）は、比較例１のＴＦＴ基板５００のゲート端子を説明するための模式的な平面図であり、（ｂ）は、ＴＦＴ基板５００のソース端子を説明するための模式的な平面図であり、（ｃ）は、（ａ）のＧ−Ｇ’線に沿った模式的な断面図であり、（ｄ）は、（ｂ）のＨ−Ｈ’線に沿った模式的な断面図である。 （ａ）および（ｂ）は、ＴＦＴ基板５００のゲート端子の製造工程を説明するための模式的な断面図である。 （ａ）および（ｂ）は、ＴＦＴ基板５００のソース端子の製造工程を説明するための模式的な断面図である。 （ａ）は、比較例２のＴＦＴ基板６００のソース端子を説明するための模式的な平面図であり、（ｂ）は、（ａ）のＩ−Ｉ’線に沿った模式的な断面図である。 （ａ）および（ｂ）は、ＴＦＴ基板６００のソース端子の製造工程を説明するための模式的な断面図である。 （ａ）は、比較例３のＴＦＴ基板７００のゲート端子を説明するための模式的な平面図であり、（ｂ）は、ＴＦＴ基板７００のソース端子を説明するための模式的な平面図であり、（ｃ）は、（ａ）のＪ−Ｊ’線に沿った模式的な断面図であり、（ｄ）は、（ｂ）のＫ−Ｋ’線に沿った模式的な断面図である。 （ａ）および（ｂ）は、ＴＦＴ基板７００のゲート端子の製造工程を説明するための模式的な断面図である。 （ａ）および（ｂ）は、ＴＦＴ基板７００のソース端子の製造工程を説明するための模式的な断面図である。 （ａ）は、従来のＴＦＴ基板の概略を示す模式的な平面図であり、（ｂ）は、（ａ）のＴＦＴ基板における１個の画素を示す拡大平面図である。 図１７に示したＴＦＴ基板のＴＦＴおよび端子の模式的な断面図である。
本発明者は、酸化物半導体層がアモルファスシリコン層よりも容易に選択的に除去できるということを知見し、酸化物半導体層をエッチングマスクとして用いて、端子部の導電層を覆う絶縁膜を除去する工程を含む、半導体装置の製造方法を想到するに至った。
以下、図面を参照して、本発明による実施形態の半導体装置の製造方法およびそのような製造方法によって製造される半導体装置（ここではＴＦＴ基板）の構成を説明する。本実施形態のＴＦＴ基板は、少なくとも１つの酸化物半導体ＴＦＴが形成されていればよく、各種表示装置のＴＦＴ基板を含む。
ここでは、酸化物半導体ＴＦＴをスイッチング素子として備えた、液晶表示装置のＴＦＴ基板１００Ａ、１００Ｂおよびその製造方法を例に説明する。ＴＦＴ基板１００Ａ、１００Ｂは、複数の画素部を含む表示領域１０１と、ＴＦＴ基板１００Ａ、１００Ｂのほぼ外縁に位置する端子領域１０２とを有する。本実施形態では、表示領域１０１の各画素部に酸化物半導体ＴＦＴおよび補助容量Ｃｓが形成され、第１端子（例えばゲート端子）および第２端子（例えばソース端子）は端子領域１０２に形成される。
図１（ａ）〜（ｃ）は、本実施形態のＴＦＴ基板１００Ａを説明するための模式的な平面図であり、図２（ａ）は、図１（ａ）のＡ−Ａ’線に沿った模式的な断面図であり、図２（ｂ）は、図１（ａ）のＢ−Ｂ’線に沿った模式的な断面図であり、図２（ｃ）は、図１（ｂ）のＣ−Ｃ’線に沿った模式的な断面図であり、図２（ｄ）は、図１（ｃ）のＤ−Ｄ’線に沿った模式的な断面図である。なお、ＴＦＴ基板の共通する構成要素には同じ符号を付す。
まず、図１に示すように、ＴＦＴ基板１００Ａは、ＴＦＴ、第１接続部３０ａを有するゲート配線３ａ、第２接続部３０ｂを有するソース配線１３ａｓ、補助容量配線３ｂ、第１端子４０ａおよび第２端子４０ｂを備える。
図１（ａ）および図２（ａ）に示すように、ＴＦＴは、ゲート配線３ａと、ゲート配線３ａ上に形成された絶縁膜（ゲート絶縁膜）５と、絶縁膜５上に形成された酸化物半導体層７ａと、酸化物半導体層７ａ上に形成されたソース配線１３ａｓおよびドレイン電極１３ａｄとを有する。酸化物半導体層７ａ、ソース配線１３ａｓおよびドレイン電極１３ａｄ上に保護膜２５が形成されている。本実施形態では、保護膜２５は、下層に保護膜２５ａと上層に保護膜２５ｂとで構成されている。保護膜２５には開口部２７’が形成されており、ＴＦＴのドレイン電極１３ａｄは、開口部２７’内で保護膜２５上に形成された画素電極２９に電気的に接続されている。
図１（ａ）および図２（ｂ）に示すように、補助容量Ｃｓは、補助容量配線３ｂと、補助容量配線３ｂ上に形成された絶縁膜５と、絶縁膜５上に形成された補助容量電極１３ｃｓとを有する。さらに、補助容量電極１３ｃｓ上に保護膜２５が形成されている。また、補助容量電極１３ｃｓ上の保護膜２５に開口部２７’’が形成されており、補助容量Ｃｓの補助容量電極１３ｃｓは、開口部２７’’内で画素電極２９に電気的に接続されている。
図１（ｂ）および図２（ｃ）に示すように、第１接続部３０ａは、ゲート配線３ａの一部に形成され、かつ、絶縁膜５および保護膜２５に設けられた開口部２７ａ内で画素電極２９と同じ導電膜から形成された第１画素電極配線２９ａに電気的に接続されている。また、第１画素電極配線２９ａは、保護膜２５上に形成され、かつ、開口部２７ａにおける絶縁膜５および保護膜２５の端面を覆っている。さらに、第１画素電極配線２９ａは、第１接続部３０ａと後述する第１端子４０ａとを電気的に接続している。
第１端子４０ａは、ゲート配線３ａと同一の導電膜から形成された第１ゲート端子部４１ａと、絶縁膜５上に形成され、かつ、画素電極２９と同一の導電膜から形成された第１画素電極配線２９ａとを有する。また、第１画素電極配線２９ａは、絶縁膜５に設けられた開口部２７ｃ内で第１ゲート端子部４１ａと接触し、かつ、開口部２７ｃにおける絶縁膜５の端面を覆っている。第１端子４０ａは、外部配線とＴＦＴ基板１００Ａとを電気的に接続する端子である。
図１（ｃ）および図２（ｄ）に示すように、第２接続部３０ｂは、ソース配線１３ａｓの一部に形成され、かつ、保護膜２５に設けられた開口部２７ｂ内で画素電極２９と同じ導電膜から形成された第２画素電極配線２９ｂに電気的に接続されている。また、第２画素電極配線２９ｂは、保護膜２５上に形成され、かつ、開口部２７ｂにおける保護膜２５の端面を覆っている。さらに、第２画素電極配線２９ｂは、第２接続部３０ｂと後述する第２端子４０ｂとを電気的に接続している。
第２端子４０ｂは、ゲート配線３ａと同一の導電膜から形成された第２ゲート端子部４１ｂと、絶縁膜５上に形成され、かつ、画素電極２９と同一の導電膜から形成された第２画素電極配線２９ｂとを有する。また、第２画素電極配線２９ｂは、絶縁膜５に設けられた開口部内２７ｄで第２ゲート端子部４１ｂと接触し、かつ、開口部２７ｄにおける絶縁膜５の端面を覆っている。第２端子４０ｂは、外部配線とＴＦＴ基板１００Ａとを電気的に接続する端子である。
図１（ｂ）、図１（ｃ）、図２（ｃ）および図２（ｄ）に示すように、ＴＦＴ基板１００Ａは、絶縁膜５内に設けられた開口領域２７ｅをさらに有する。開口領域２７ｅは、第１端子４０ａと第１接続部３０ａとの間、および、第２端子４０ｂと第２接続部３０ｂとの間に形成されている。ＴＦＴ基板１００Ａの法線方向から見て、第１端子４０ａと第１接続部３０ａとの間に位置する第１開口領域２７ｅ１は、行方向に延び、第２端子４０ｂと第２接続部３０ｂとの間に位置する第２開口領域２７ｅ２は、列方向に延びている。第１および第２開口領域２７ｅ１、２７ｅ２は、いずれか一方だけが形成される場合もあり、いずれも形成されない場合もある。
さらに、補助容量配線３ｂの一部が、第１開口領域２７ｅ１と第１端子４０ａとの間、および、第２開口領域２７ｅ２と第２端子４０ｂとの間に形成されている。補助容量配線３ｂの一部は、いずれか一方だけに形成される場合もあり、いずれも形成されない場合もある。なお、図１および図２において、簡単のため、表示領域１０１において、画素電極２９、補助容量ＣｓおよびＴＦＴを１個ずつ示しているが、ＴＦＴ基板は、通常、複数の画素部を有しており、複数の画素部のそれぞれに画素電極２９、補助容量ＣｓおよびＴＦＴが配置される。また、端子領域１０２において、ソース配線１３ａｓおよびゲート配線３ａと同数の端子４０ａ、４０ｂが形成される。以下、ＴＦＴ基板１００Ｂについても同様である。
次に、他の実施形態のＴＦＴ基板１００Ｂを図１（ａ）、図２（ａ）、図２（ｂ）および図３を参照しながら説明する。図３（ａ）は、ＴＦＴ基板１００Ｂのゲート端子を説明するための模式的な平面図であり、図３（ｂ）は、ＴＦＴ基板１００Ｂのソース端子を説明するための模式的な平面図であり、図３（ｃ）は、図３（ａ）のＥ−Ｅ’線に沿った模式的な断面図であり、図３（ｄ）は、図３（ｂ）のＦ−Ｆ’線に沿った模式的な断面図である。
図１（ａ）、図２（ａ）、図２（ｂ）および図３に示すように、ＴＦＴ基板１００Ｂは、ＴＦＴ、ゲート配線３ａ、ソース配線１３ａｓ、補助容量配線３ｂ、接続部３０ｃ、第１端子４０ｃおよび第２端子４０ｄを備える。
図１（ａ）および図２（ａ）に示すように、ＴＦＴ基板１００Ｂが備えるＴＦＴは、ＴＦＴ基板１００ＡのＴＦＴと同じ構成を有する。
図１（ａ）および図２（ｂ）に示すように、ＴＦＴ基板１００Ｂが備える補助容量Ｃｓは、ＴＦＴ基板１００Ａの補助容量Ｃｓと同じ構成を有する。
図３（ａ）および図３（ｃ）に示すように、第１端子（例えばゲート端子）４０ｃは、ゲート配線３ａの一部に形成されたゲート端子部４１ｃと、画素電極２９と同一の導電膜から形成された画素電極配線２９ｃとを有する。画素電極配線２９ｃは、絶縁膜５および保護膜２５に設けられた開口部２７ｆ内でゲート端子部４１ｃと接触し、かつ、開口部２７ｆにおける絶縁膜５および保護膜２５の端面を覆っている。第１端子４０ｃは、外部配線とＴＦＴ基板１００Ｂとを電気的に接続する端子である。
図３（ｂ）および図３（ｄ）に示すように、第２端子（例えばソース端子）４０ｄは、ソース端子接続配線４１ｄと、画素電極２９と同一の導電膜から形成された画素電極配線２９ｄとを備える。画素電極配線２９ｄは、絶縁膜５に設けられた開口部２７ｇ内でソース端子接続配線４１ｄと接触し、かつ、開口部２７ｇにおける絶縁膜５の端面を覆っている。第２端子４０ｄは、外部配線とＴＦＴ基板１００Ｂとを電気的に接続する端子である。
接続部３０ｃは、ソース端子接続配線４１ｄと、ソース端子接続配線４１ｄ上に形成された絶縁膜５と、絶縁膜５上に形成されたソース配線１３ａｓと、ソース配線１３ａｓ上に形成された保護膜２５と、画素電極２９と同一の導電膜から形成された画素電極配線２９ｅとを備える。画素電極配線２９ｅは、絶縁膜５、ソース配線１３ａｓおよび保護膜２５に設けられた開口部２７ｈ内でソース端子接続配線４１ｄおよびソース配線１３ａｓと接触し、かつ、開口部２７ｈにおける絶縁膜５、ソース配線１３ａｓおよび保護膜２５の端面を覆っている。さらに、接続部３０ｃは、ソース端子接続配線４１ｄによって、上述の第２端子４０ｄに電気的に接続されている。
さらに、ソース端子接続配線４１ｄ上の保護膜２５の端面の内、第２端子４０ｄ側であって、絶縁膜５側の一部に凹部ｏが形成されている。凹部ｏの高さは、図２（ａ）に示した酸化物半導体層７ａの厚さに等しい。凹部ｏの高さは、例えば３０ｎｍ以上３００ｎｍ以下である。
ゲート配線３ａ、補助容量配線３ｂ、第１ゲート端子部４１ａ、第２ゲート端子部４１ｂ、ゲート端子部４１ｃおよびソース端子接続配線４１ｄは、例えばＴｉＮ（窒化チタン）／Ｔｉ（チタン）／Ａｌ（アルミニウム）（Ａｌが最下層）から形成された積層構造を有する。ゲート配線３ａ、補助容量配線３ｂ、第１ゲート端子部４１ａ、第２ゲート端子部４１ｂ、ゲート端子部４１ｃおよびソース端子接続配線４１ｄの厚さは、例えば１５０ｎｍ以上６００ｎｍ以下である。ソース配線１３ａｓ、ドレイン電極１３ａｄおよび補助容量電極１３ｃｓは、ＭｏＮ（窒化モリブデン）／Ａｌ／ＭｏＮから形成され、積層構造を有する。ソース配線１３ａｓ、ドレイン電極１３ａｄおよび補助容量電極１３ｃｓの厚さは、例えば１５０ｎｍ以上６００ｎｍ以下である。また、ゲート配線３ａ、補助容量配線３ｂ、第１ゲート端子部４１ａ、第２ゲート端子部４１ｂ、ゲート端子部４１ｃ、ソース端子接続配線４１ｄ、ソース配線１３ａｓ、ドレイン電極１３ａｄおよび補助容量電極１３ｃｓは、例えば高融点金属の、Ｗ（タングステン）、Ｔｉ、Ｔａ（タンタル）、Ｍｏ、若しくは、これらの合金材料、若しくは、ナイトライド材料のいずれか、または、Ｃｕ（銅）、若しくは、Ａｌを用いて形成され得る。さらに、ゲート配線３ａ、補助容量配線３ｂ、第１ゲート端子部４１ａ、第２ゲート端子部４１ｂ、ゲート端子部４１ｃ、ソース端子接続配線４１ｄ、ソース配線１３ａｓ、ドレイン電極１３ａｄおよび補助容量電極１３ｃｓは、単層構造を有していてもよい。
絶縁膜５は、例えば厚さが約４００ｎｍのＳｉＯ2膜から形成されている。なお、絶縁膜５は、例えばＳｉＯ2膜からなる単層であってもよいし、ＳｉＮｘ膜を下層とし、ＳｉＯ2膜を上層とする積層構造を有していてもよい。ＳｉＯ2膜からなる単層の場合、ＳｉＯ2膜の厚さは３００ｎｍ以上５００ｎｍ以下であることが好ましい。ＳｉＮｘ膜（下層）およびＳｉＯ2膜（上層）からなる積層構造を有する場合、ＳｉＮｘ膜の厚さは２００ｎｍ以上５００ｎｍ以下、ＳｉＯ2膜の厚さは２０ｎｍ以上１５０ｎｍ以下であることが好ましい。
酸化物半導体層７ａは、例えば厚さが３０ｎｍ以上３００ｎｍ以下のＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体（ＩＧＺＯ）膜から形成されている。なお、ＩＧＺＯ膜の代わりに、他の酸化物半導体膜を用いて酸化物半導体層を形成してもよい。
保護膜２５は、厚さ約１５０ｎｍのＳｉＯ2膜を下層２５ａとし、厚さ約１０００ｎｍ以上４０００ｎｍ以下の感光性の有機絶縁膜を上層２５ｂとする積層構造を有する。この他、保護膜２５の下層２５ａおよび上層２５ｂを例えばＳｉＯ2膜やＳｉＮｘ膜から形成してもよい。さらに、保護膜２５は、例えばＳｉＯ2膜やＳｉＮｘ膜から形成された単層構造を有してもよい。
画素電極２９および画素電極配線２９ａ〜２９ｅは、例えばＩＴＯ（Indium Tin Oxide）膜などの透明導電膜から形成されている。
ＴＦＴ基板１００Ａ、１００Ｂが備えるそれぞれの端子は、それぞれの端子が有する画素電極配線が断線を生じず、また、端子の開口部における絶縁膜の端面を画素電極配線で覆っているので、外部配線と端子とを接続するＴＡＢの密着性が高い。その結果、ＴＦＴ基板が高い信頼性を有し、そのようなＴＦＴ基板を有する液晶表示装置の表示品位が安定する。
次いで、ＴＦＴ基板１００Ａおよび１００Ｂの製造方法を説明する。なお、ＴＦＴ基板の共通する構成要素には同じ符号を付し、重複する説明は省略する。
図４〜図６を参照して、ＴＦＴ基板１００Ａの製造方法を説明する。図４（ａ）〜（ｅ）は、ＴＦＴ基板１００Ａ、１００ＢのＴＦＴおよび補助容量の製造工程を説明するための模式的な断面図である。図５（ａ）〜（ｅ）は、ＴＦＴ基板１００Ａのゲート端子の製造工程を説明するための模式的な断面図である。図６（ａ）〜（ｆ）は、ＴＦＴ基板１００Ａのソース端子の製造工程を説明するための模式的な断面図である。
図４（ａ）、図５（ａ）および図６（ａ）に示すように、基板１上にゲート配線用導電膜を形成し、これをパターニングすることによって、基板１の内、ＴＦＴを形成しようとする領域（ＴＦＴ形成領域）１０１ａにゲート配線３ａ、補助容量Ｃｓを形成しようとする領域（補助容量形成領域）１０１ｂに補助容量配線３ｂ、ゲート端子を形成しようとする領域（ゲート端子形成領域）１０２ｃに第１ゲート端子部４１ａ、およびソース端子を形成しようとする領域（ソース端子形成領域）１０２ｄに第２ゲート端子部４１ｂを形成する。なお、ＴＦＴ形成領域１０１ａおよび補助容量形成領域１０１ｂは、表示領域１０１内の各画素部にそれぞれ位置し、ゲート端子形成領域１０２ｃは、例えば基板の周縁に位置する端子領域１０２の内、行方向に延びる領域に位置し、ソース端子形成領域１０２ｄは、例えば基板の周縁に位置する端子領域１０２の内、列方向に延びる領域に位置する。また、ゲート配線３ａは、ゲート端子形成領域１０２ｃ付近まで延設している。ゲート配線３ａの内、ゲート端子形成領域１０２ｃ付近に第１接続部３０ａが形成される。さらに、ゲート端子形成領域１０２ｃ付近、および、ソース端子形成領域１０２ｄ付近に、補助容量配線３ｂの一部が形成される。これらの補助容量配線１３ｂの一部は、いずれか一方だけに形成される場合もあるし、いずれも形成されない場合もある。
ゲート配線３ａ、補助容量配線３ｂ、第１および第２ゲート端子部４１ａ、４１ｂは、基板１上にスパッタ法などにより、例えば厚さが１５０ｎｍ以上６００ｎｍ以下の金属膜（例えばＴｉＮ／Ａｌ／Ｔｉ膜）を形成した後、金属膜をパターニングすることによって形成される。金属膜のパターニングは、公知のフォトリソグラフィによりレジストマスクを形成し、レジストマスクで覆われていない部分を塩素系のガスを用いたドライエッチング（ＲＩＥ法：Reactive Ion Etching法）にて除去する。この後、レジストマスクを基板１から剥離する。
次いで、図４（ｂ）、図５（ｂ）および図６（ｂ）に示すように、ゲート配線３ａ、補助容量配線３ｂおよび第１および第２ゲート端子部４１ａ、４１ｂを覆うように絶縁膜（ゲート絶縁膜）５を形成する。本実施形態では、絶縁膜５として、例えば厚さが約４００ｎｍのＳｉＯ2膜をＣＶＤ法にて形成する。
次いで、図４（ｃ）、図５（ｃ）および図６（ｃ）に示すように、絶縁膜５上であって、ＴＦＴ形成領域１０１ａにＴＦＴのチャネル層となる島状の酸化物半導体層７ａ、ゲートおよびソース端子形成領域１０２ｃおよび１０２ｄに、それぞれ島状の酸化物半導体層７ｂ、７ｃを形成する。ゲート端子形成領域１０２ｃの島状の酸化物半導体層７ｂ、７ｃは、第１ゲート端子部４１ａの周縁に形成される。ソース端子形成領域１０２ｄの島状の酸化物半導体層７ｂ、７ｃは、第２ゲート端子部４１ｂの周縁に形成される。
酸化物半導体層７ａ、７ｂ、７ｃは、以下のようにして形成できる。まず、スパッタ法を用いて、例えば厚さが３０ｎｍ以上３００ｎｍ以下のＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体（ＩＧＺＯ）膜を絶縁膜５の上に形成する。この後、フォトリソグラフィにより、ＩＧＺＯ膜の所定の領域を覆うレジストマスクを形成する。次いで、ＩＧＺＯ膜の内、レジストマスクで覆われていない部分をウェットエッチングにより除去する。この後、レジストマスクを剥離する。このようにして、島状の酸化物半導体層７ａ、７ｂ、７ｃを得る。なお、ＩＧＺＯ膜の代わりに、他の酸化物半導体膜を用いて酸化物半導体層７ａ、７ｂ、７ｃを形成してもよい。
次いで、基板１の表面全体に導電膜を形成する。本実施形態では、例えばスパッタ法により、例えば厚さが１５０ｎｍ以上６００ｎｍ以下のＭｏＮ／Ａｌ／Ｔｉ膜などの金属膜を形成する。この後、例えばフォトリソグラフィにより、金属膜のパターニングを行う。パターニングする際、リン酸／酢酸／硝酸を用いてＭｏＮ／Ａｌをエッチングする。その後、塩素系のガスを用いたドライエッチング（ＲＩＥ法）にてＴｉをエッチングする。これにより、図４（ｄ）および図６（ｄ）に示すように、ＴＦＴ形成領域１０１ａにおいて、絶縁膜５上に酸化物半導体層７ａの内、チャネル領域となる領域の両側に位置する領域とそれぞれ接触するように、ソース配線１３ａｓおよびドレイン電極１３ａｄが形成される。補助容量形成領域１０１ｂにおいて、絶縁膜５上に補助容量電極１３ｃｓが形成される。ソース配線１３ａｓは、ソース端子形成領域１０２ｄ付近まで延設され、その付近のソース配線の一部に第２接続部３０ｂが形成される。
このようにして、ＴＦＴ形成領域１０１ａに酸化物半導体ＴＦＴが形成され、補助容量形成領域１０２ｂに補助容量Ｃｓが形成される。
次いで、ＴＦＴおよびＣｓを覆うように、基板１の表面全体に保護膜２５ａを堆積させる。本実施形態では、保護膜２５ａとして、ＳｉＯ2膜などの酸化物膜（厚さ：例えば約２６５ｎｍ）をＣＶＤ法によって形成する。保護膜２５ａは、例えばＳｉＯ2膜からなる単層であってもよいし、ＳｉＯ2膜を下層とし、ＳｉＮｘ膜を上層とする積層構造を有してもよい。ＳｉＯ2膜からなる単層の場合、ＳｉＯ2膜の厚さは５０ｎｍ以上３００ｎｍ以下であることが好ましい。ＳｉＯ2膜（下層）およびＳｉＮｘ膜（上層）からなる積層構造を有する場合、ＳｉＯ2膜の厚さは５０ｎｍ以上１５０ｎｍ以下、ＳｉＮｘ膜の厚さは５０ｎｍ以上２００ｎｍ以下であることが好ましい。
次いで、ドレイン電極１３ａｄ上の開口部、および、補助容量電極１３ｃｓ上の開口部となる領域、並びに、ゲートおよびソース端子領域１０２ｃ、１０２ｄ以外を覆うように、保護膜２５ａ上に保護膜２５ｂを形成する。保護膜２５ｂは、例えば感光性の有機絶縁膜（厚さ：例えば約１０００ｎｍ以上４０００ｎｍ以下）をフォトリソグラフィ法によって形成される。
次いで、保護膜２５ｂをマスクとして、下層の保護膜２５ａのパターニングを行う。これにより、図４（ｅ）、図５（ｄ）および図６（ｅ）に示すように、ＴＦＴ形成領域１０１ａにおいて、保護膜２５ａに、ドレイン電極１３ａｄの表面を露出させる開口部２７’が形成される。また、補助容量形成領域１０１ｂにおいて、保護膜２５ａに、補助容量電極１３ａｄの表面を露出させる開口部２７’’が形成される。また、ゲート端子形成領域１０２ｃにおいて、酸化物半導体層７ｂ、７ｃがマスクとなり、第１ゲート端子部４１ａの表面を露出させるように開口部２７ｃが形成される。同様に、ソース端子形成領域１０２ｄにおいて、酸化物半導体層７ｂ、７ｃがマスクとなり、第２ゲート端子部４１ｂの表面を露出させるように開口部２７ｄが形成される。
ここで、絶縁膜５のエッチングレートが酸化物半導体層７ｂ、７ｃのエッチングレートより大きいので、開口部２７ｃおよび２７ｄ内において、絶縁膜５の端面が酸化物半導体層７ｂ、７ｃの下に形成される。また、ゲート端子形成領域１０２ｃにおいて第１接続部３０ａと第１ゲート端子部４１ａとの間の絶縁膜５の内、酸化物半導体層７ｂに覆われていない部分に開口領域２７ｅ１が形成される。同様に、ソース端子形成領域１０２ｄにおいて、第２接続部３０ｂと第２ゲート端子部４１ｂとの間の絶縁膜５の内、酸化物半導体層７ｂに覆われていない部分に開口領域２７ｅ２が形成される。
次いで、図５（ｅ）および図６（ｆ）に示すように、ゲートおよびソース端子形成領域１０２ｃおよび１０２ｄの酸化物半導体層７ｂ、７ｄをウェットエッチングにて除去する。ウェットエッチングの具体的な条件は、温度が３０℃以上６０℃以下で、濃度が５％以上５０％以下のシュウ酸液を用い、処理時間は１０秒以上３００秒以下である。また、シュウ酸液は、シャワーにて散布する。この条件でウェットエッチングすると、絶縁膜５がエッチングされず、絶縁膜５の残膜制御がし易い。
なお、酸化物半導体層７ｂ、７ｃの代わりにアモルファスシリコン層をマスクとして用い、その後、アモルファスシリコン層をエッチングにて除去すると、絶縁膜５もエッチングされる。絶縁膜５のエッチングレートはアモルファスシリコン層のエッチングレートより大きいので、絶縁膜５の残膜制御が困難である。すなわち、半導体層をエッチングマスクとして用いる上記のプロセスは、酸化物半導体層がアモルファスシリコン層よりも選択的に容易に除去できるという知見に基づいて、初めて具現されたものである。
次いで、保護膜２５の上および開口部１７ｂ、１７ｃ内に透明導電膜を形成し、透明導電膜のパターニングを行う。本実施形態では、例えばスパッタ法により透明導電膜を堆積する。透明導電膜として、例えばＩＴＯ膜（厚さ：５０ｎｍ以上２００ｎｍ以下）を用いる。次いで、公知のフォトリソグラフィによってＩＴＯ膜のパターニングを公知の方法で行う。これにより、図２（ａ）〜（ｄ）に示したように、ドレイン電極１３ａｄおよび補助容量電極１３ｃｓと接触する画素電極２９と、第１接続部３０ａおよび第１ゲート端子部４１ａと接触する画素電極配線２９ａと、第２接続部３０ｂおよび第２ゲート端子部４１ｂと接触する画素電極配線２９ｂとが形成される。画素電極２９は、画素毎に分離して配置される。画素電極配線２９ａ、２９ｂは、開口部２７ａ、２７ｂ内の絶縁膜５および保護膜２５の端面、並びに、開口部２７ｃ、２７ｄ内の絶縁膜５の端面を覆う。画素電極配線２９ａにより、第１接続部３０ａと第１ゲート端子部４１ａとが電気的に接続される。同様に、画素電極配線２９ｂにより、第２接続部３０ｂと第２ゲート端子部４１ｂとが電気的に接続される。このようにして、ゲート端子形成領域１０２ｃにゲート端子４０ａが形成され、ソース端子形成領域１０２ｄにソース端子４０ｂが形成される。
また、上述のＴＦＴ基板１００Ａの製造工程において、端子領域１０２内の酸化物半導体層７ｂ、７ｃを除去するので、例えば図２（ｃ）および図２（ｄ）に示した開口部２７ｊ、２７ｋ内において酸化物半導体層７ｂ、７ｃの端面が形成されず、その上に形成された画素電極配線２９ａ、２９ｂには断線が発生しない。また、画素電極配線２９ａ、２９ｂが、開口部２７ｃ、２７ｄ内の絶縁膜５の端面を覆うように形成されるので、ソースおよびゲート端子４０ａ、４０ｂと外部配線とを接続するＴＡＢの密着性低下による剥がれ、圧着面積のばらつきなどのＴＡＢ圧着不良が発生せず、ＴＦＴ基板の信頼性が向上する。その結果、例えばそのようなＴＦＴ基板を有する液晶表示装置の表示品位が安定する。
次いで、ＴＦＴ基板１００Ｂの製造方法について、図７および図８を参照しながら説明する。なお、ＴＦＴおよび補助容量Ｃｓについては、ＴＦＴ基板１００Ａと共通するので、説明を省略し、共通する構成要素には、同じ参照符号を付す。図７（ａ）〜（ｃ）は、ＴＦＴ基板１００Ｂのゲート端子の製造工程を説明するための模式的な断面図である。図８（ａ）〜（ｆ）は、ＴＦＴ基板１００Ｂのソース端子の製造工程を説明するための模式的な断面図である。
図７（ａ）および図８（ａ）に示すように、基板１上に例えば厚さが１５０ｎｍ以上６００ｎｍ以下のゲート配線用導電膜を形成し、これをパターニングすることによって、基板１の内、ゲート端子形成領域１０２ｃにゲート端子部４１ｃと、ソース端子形成領域１０２ｄにソース端子接続配線４１ｄとを形成する。なお、ゲート端子部４１ｃは、ゲート端子形成領域１０２ｃまで延設する不図示のゲート配線３ａの一部に形成される。
ゲート端子部４１ｃおよびソース端子接続配線４１ｄは、基板１上にスパッタ法などにより金属膜（例えばＴｉＮ／Ａｌ／Ｔｉ膜）を形成した後、上述した方法で金属膜をパターニングすることによって形成される。この後、レジストマスクを基板１から剥離する。
次いで、図７（ｂ）および図８（ｂ）に示すように、ゲート端子部４１ｃ、ソース端子接続配線４１ｄを覆うように絶縁膜（ゲート絶縁膜）５を形成する。絶縁膜５は、上述したように、例えば厚さが約４００ｎｍのＳｉＯ2膜をＣＶＤ法によって形成する。
次いで、図８（ｃ）に示すように、ソース端子形成領域１０２ｄの絶縁膜５上に例えば厚さ３０ｎｍ以上３００ｎｍ以下の島状の酸化物半導体層７ｄ、７ｅを形成する。島状の酸化物半導体層７ｄ、７ｅは、後述する開口部を形成する際のマスクとなるように形成される。酸化物半導体層７ｄ、７ｅは、上述した方法で形成される。
図８（ｄ）に示すように、基板１の表面全体に導電膜を形成する。本実施形態では、例えばスパッタ法により、例えば厚さが１５０ｎｍ以上６００ｎｍ以下のＭｏＮ／Ａｌ／Ｔｉ膜などの金属膜を形成する。この後、上述した方法で、金属膜のパターニングを行う。その結果、絶縁膜５上にソース配線１３ａｓが形成される。ソース配線１３ａｓは、ソース端子形成領域１０２ｄ付近まで延設される。
この後、ＴＦＴおよびＣｓを覆うように、基板１の表面全体に保護膜２５ａを堆積させる。本実施形態では、保護膜２５ａとして、上述したように、ＳｉＯ2膜などの酸化物膜（厚さ：例えば約２６５ｎｍ）をＣＶＤ法によって形成した。
次いで、図７（ｃ）および図８（ｅ）を参照する。上述したように、フォトリソグラフィにより感光性の有機絶縁膜から保護膜２５ｂを形成する。また、保護膜２５ｂをマスクとして、絶縁膜５および保護膜２５ａをパターニングする。これにより、図７（ｃ）および図８（ｅ）に示すように、ゲート端子形成領域１０２ｃにおいて、ゲート端子部４１ｃの表面を露出させるように、絶縁膜５および保護膜２５に開口部２７ｆが形成され、表示領域１０１において、絶縁膜５および保護膜２５に形成され、ソース配線１３ａｓおよびソース端子接続配線４１ｄの表面を露出させるように開口部２７ｈが形成される。ソース端子形成領域１０２ｄにおいて、酸化物半導体層７ｄ、７ｅがマスクとなり、絶縁膜５に形成され、ソース端子接続配線４１ｄの表面を露出させるように開口部２７ｇがそれぞれ形成される。
次いで、図８（ｆ）に示すように、ソース端子形成領域１０２ｄにおいて、酸化物半導体層７ｄ、７ｅを上述した方法で除去する。酸化物半導体層７ｄの除去により、開口部２７ｈと開口部２７ｇとの間に位置する保護膜２５の端面の内、開口部２７ｇ側であって、絶縁膜５側の端面の一部に凹部ｏが形成される。また、凹部ｏは形成されない場合もある。
次いで、図３（ｃ）および（ｄ）に示したように、保護膜２５ｂ上、および開口部２７ｆ、２７ｇ、２７ｈ内に、上述した方法で透明導電膜を形成し、透明導電膜のパターニングを行う。本実施形態では、例えばスパッタ法により透明導電膜を堆積する。透明導電膜として、例えばＩＴＯ膜（厚さ：５０ｎｍ以上２００ｎｍ以下）を用いる。これにより、ゲート端子部４１ｃの表面と接触し、開口部２７ｆ内の絶縁膜５および保護膜２５の端面を覆う画素電極配線２９ｃが形成される。また、ソース端子接続配線４１ｄの表面、および、ソース配線１３ａｓの表面と接触し、かつ、開口部２７ｈにおける絶縁膜５、ソース配線１３ａｓおよび保護膜２５の端面を覆う画素電極配線２９ｅが形成される。さらに、ソース端子接続配線４１ｄの表面と接触し、開口部２７ｇにおいて絶縁膜５の端面を覆う画素電極配線２９ｄが形成される。このようにして、接続部３０ｃ、ゲート端子４０ｃおよびソース端子４０ｄが形成される。なお、接続部３０ｃとソース端子４０ｄとは、ソース端子接続配線４１ｄにより電気的に接続されている。
ＴＦＴ基板１００ＢもＴＦＴ基板１００Ａと同様、画素電極配線２９ｃおよび２９ｄの断線が生じず、開口部内の絶縁膜５の端面が画素電極配線により覆われているので、ＴＡＢの圧着不良などが生じず、ＴＦＴ基板の信頼性が高い。
以下、比較例１〜３のＴＦＴ基板と比較して本実施形態のＴＦＴ基板１００Ａ、１００Ｂの利点を説明する。まず、図９〜図１１を参照して比較例１のＴＦＴ基板５００およびその製造方法を説明する。なお、簡単のため、ＴＦＴおよび補助容量Ｃｓについての説明は省略する。また、共通する構成要素には、同じ参照符号を付す。図９（ａ）は、比較例１のＴＦＴ基板５００のゲート端子を説明するための模式的な平面図であり、図９（ｂ）は、ＴＦＴ基板５００のソース端子を説明するための模式的な平面図であり、図９（ｃ）は、図９（ａ）のＧ−Ｇ’線に沿った模式的な断面図であり、図９（ｄ）は、図９（ｂ）のＨ−Ｈ’線に沿った模式的な断面図である。図１０（ａ）および図１０（ｂ）は、ＴＦＴ基板５００のゲート端子の製造工程を説明するための模式的な断面図である。図１１（ａ）および図１１（ｂ）は、ＴＦＴ基板５００のソース端子の製造工程を説明するための模式的な断面図である。
図９に示す比較例１のＴＦＴ基板５００は、第１ゲート端子部４１ａの周縁の絶縁膜５上に酸化物半導体層８ｂ、８ｃが形成され、第２ゲート端子部４１ｂの周縁の絶縁膜５上に酸化物半導体８ｂ、８ｃが形成されている。酸化物半導体８ｂ、８ｃ上の画素電極配線２９ａ１と第１ゲート端子部４１ａ上の画素電極配線２９ａ２とは直接接触していない。また、開口部２７ｊにおける絶縁膜５の端面は露出している。同様に、酸化物半導体８ｂ、８ｃ上の画素電極配線２９ｂ１と第２ゲート端子部４１ｂ上の画素電極配線２９ｂ２とは直接接触していない。また、開口部２７ｋにおける絶縁膜５の端面は露出している。さらに、開口部２７ｊ、２７ｋ内において絶縁膜５の端面が酸化物半導体層８ｂ、８ｃの下に形成されているので、画素電極配線２９ａ、２９ｂが断線している。その結果、ＴＦＴ基板５００は、ゲートおよびソース端子４０ｅ、４０ｆと外部配線とを接続するＴＡＢの密着性低下による剥がれ、圧着面積のばらつきなどのＴＡＢ圧着不良が発生し易くなる。
次いで、ＴＦＴ基板５００の製造方法を簡単に説明する。
まず、図１０（ａ）および図１１（ａ）を参照する。ＴＦＴ基板１００Ａの製造方法で述べたように、絶縁膜５までを形成する。図１０（ａ）および図１１（ａ）に示すように、第１ゲート端子部４１ａの周縁の絶縁膜５上に酸化物半導体層８ｂ、８ｃが形成され、第２ゲート端子部４１ｂの周縁の絶縁膜５上に酸化物半導体層８ｂ、８ｃが形成される。
次いで、図１０（ｂ）および図１１（ｂ）に示すように、酸化物半導体層８ｂ、８ｃを除去することなく、絶縁膜５上に保護膜２５を形成し、酸化物半導体層８ｂ、８ｃをマスクとして絶縁膜５に第１および第２ゲート端子部４１ａ、４１ｂの表面を露出させる開口部２７ｊ、２７ｋをそれぞれ形成する。このとき、それぞれの開口部２７ｊ、２７ｋ内において、絶縁膜５の端面が酸化物半導体層８ｂ、８ｃの下に形成される。
次いで、図９（ｃ）および図９（ｄ）に示すように、酸化物半導体層８ｂ、８ｃ上に画素電極配線２９ａ１、２９ｂ１を形成し、第１および第２ゲート端子部４１ａ、４１ｂ上に画素電極配線２９ａ２、２９ｂ２を形成する。このとき、それぞれの開口部２７ｊ、２７ｋ内において、絶縁膜５の端面が酸化物半導体層８ｂ、８ｃの下に形成されているので、画素電極配線２９ａ１と画素電極配線２９ａ２とが直接接触せずに形成され、画素電極配線２９ｂ１と画素電極配線２９ｂ２とが直接接触せずに形成される。つまり、画素電極配線２９ａ１と画素電極配線２９ａ２とは断線している（画素電極配線２９ｂ１と２９ｂ２とは断線している）。また、それぞれの開口部２７ｊ、２７ｋ内において、絶縁膜５の端面が露出している。
次いで、図１２および図１３を参照して比較例２のＴＦＴ基板６００およびその製造方法を説明する。図１２（ａ）は、比較例２のＴＦＴ基板６００のソース端子を説明するための模式的な平面図であり、図１２（ｂ）は、図１２（ａ）のＩ−Ｉ’線に沿った模式的な断面図である。図１３（ａ）および図１３（ｂ）は、ＴＦＴ基板６００のソース端子の製造工程を説明するための模式的な断面図である。なお、簡単のため、ＴＦＴ、補助容量Ｃｓおよびゲート端子についての説明は省略する。
比較例２のＴＦＴ基板６００は、ソース端子接続配線４１ｄの周縁の絶縁膜５上に酸化物半導体層８ｄ、８ｅが形成されている。酸化物半導体層８ｄ、８ｅ上の画素電極配線２９ｄ１とソース端子接続配線４１ｄ上の画素電極配線２９ｄ２とは直接接触していない。つまり、画素電極配線２９ｄ１と画素電極配線２９ｄ２は断線している。また、開口部２７ｌにおいて、絶縁膜５の端面は露出している。従って、ＴＦＴ基板５００と同様に、ソース端子４０ｇとＴＡＢとの密着性の問題が生じる。
次いで、ＴＦＴ基板６００の製造方法を簡単に説明する。
まず、図１３（ａ）を参照する。ＴＦＴ基板１００Ｂの製造方法で述べたように、絶縁膜５までを形成する。図１３（ａ）に示すように、ソース端子接続配線４１ｄの周縁の絶縁膜５上に酸化物半導体層８ｄ、８ｅが形成される。
次いで、図１３（ｂ）に示すように、酸化物半導体層８ｄ、８ｅを除去することなく、絶縁膜５上に保護膜２５を形成し、酸化物半導体層８ｄ、８ｅをマスクとして絶縁膜５にソース端子接続配線４１ｄの表面を露出させるように開口部２７ｌを形成する。
次いで、図１２（ａ）および図１２（ｂ）に示すように、酸化物半導体層８ｄ、８ｅ上に画素電極配線２９ｄ１を形成し、ソース端子接続配線４１ｄ上に画素電極配線２９ｄ２を形成する。このとき、それぞれの開口部２７ｌ内において、絶縁膜５の端面が酸化物半導体層８ｄ、８ｅの下に形成されているので、画素電極配線２９ｄ１と画素電極配線２９ｄ２とが直接接触せずに形成される。また、開口部２７ｌおいて、絶縁膜５の端面が露出される。
次いで、図１４〜図１６を参照して比較例３のＴＦＴ基板７００およびその製造方法を説明する。図１４（ａ）は、比較例３のＴＦＴ基板７００のゲート端子を説明するための模式的な平面図であり、図１４（ｂ）は、ＴＦＴ基板７００のソース端子を説明するための模式的な平面図であり、図１４（ｃ）は、図１４（ａ）のＪ−Ｊ’線に沿った模式的な断面図であり、図１４（ｄ）は、図１４（ｂ）のＫ−Ｋ’線に沿った模式的な断面図である。図１５（ａ）および図１５（ｂ）は、ＴＦＴ基板７００のゲート端子の製造工程を説明するための模式的な断面図である。図１６（ａ）および図１６（ｂ）は、ＴＦＴ基板７００のソース端子の製造工程を説明するための模式的な断面図である。
ＴＦＴ基板７００は、ＴＦＴ基板５００の第１および第２ゲート端子部４１ａ、４１ｂのほぼ全面が画素電極配線２９ａ２、２９ｂ２で覆われているＴＦＴ基板である。ＴＦＴ基板７００も同様に、第１および第２ゲート端子部４１ａ、４１ｂ上の絶縁膜５の端面が酸化物半導体層８ｂの下に形成されているので、酸化物半導体層８ｂ上の画素電極配線２９ａ１と第１ゲート端子部４１ａ上の画素電極配線２９ａ２とは直接接触しておらず、同様に、酸化物半導体層８ｂ上の画素電極配線２９ｂ１と第２ゲート端子部４１ｂ上の画素電極配線２９ｂ２とは直接接触していない。さらに、第１および第２ゲート端子部４１ａ、４１ｂ上のそれぞれの絶縁膜５の端面は露出している。従って、ＴＦＴ基板５００と同様に、ゲートおよびソース端子４１ｅ’、４１ｆ’とＴＡＢとの密着性の問題が生じる。
次に、ＴＦＴ基板７００の製造方法を簡単に説明する。
図１５（ａ）および図１６（ａ）に示すように、ＴＦＴ基板５００の製造方法と同じ製造方法により、酸化物半導体層８ｂを第１および第２ゲート端子部４１ａ、４１ｂ上であって絶縁膜５上にそれぞれ形成する。ただし、ＴＦＴ基板７００の製造方法において、図１０（ａ）および図１１（ａ）に示した酸化物半導体層８ｃは形成しない。
次いで、図１５（ｂ）および図１６（ｂ）に示すように、保護膜２５を形成し、酸化物半導体層８ｂをマスクとして、ゲート絶縁膜５をエッチングする。これにより、第１および２ゲート端子部４１ａおよび４１ｂの表面が露出される。
次に、図１４（ｃ）および図１４（ｄ）に示すように、酸化物半導体層８ｂ上に画素電極配線２９ａ１、２９ｂ１をそれぞれ形成し、第１および第２ゲート端子部４１ａ、４１ｂ上に画素電極配線２９ａ２、２９ｂ２をそれぞれ形成する。このとき、第１および第２ゲート端子部４１ａ、４１ｂ上のそれぞれの絶縁膜５の端面が酸化物半導体層８ｂの下に形成されているので、画素電極配線２９ａ１と画素電極配線２９ａ２とは直接接触しておらず、画素電極配線２９ｂ１と画素電極配線２９ｂ２とは直接接触していない。つまり、画素電極配線２９ａ１と画素電極配線２９ａ２とは断線している（画素電極配線２９ｂ１と２９ｂ２とは断線している）。また、第１および第２ゲート端子部４１ａ、４１ｂ上のそれぞれの絶縁膜５の端面は、露出している。
比較例１〜３のＴＦＴ基板５００〜７００のいずれにも、ゲート・ソース端子において、酸化物半導体層の下に絶縁膜５の端面が形成されている。また、いずれのＴＦＴ基板５００〜７００の端子における第１および第２ゲート端子部４１ａ、４１ｂ上の絶縁膜５の端面が画素電極配線によって覆われていない。従って、ＴＦＴ基板５００〜７００は、ゲート・ソース端子内の画素電極配線が断線しており、例えば外部配線とゲート・ソース端子とを電気的に接続するＴＡＢの密着性の問題が生じ、ＴＦＴ基板の信頼性が低い。これに対し、上述の本発明の実施形態のＴＦＴ基板１００Ａ、１００Ｂは、そのような問題が生じないので、ＴＦＴ基板の信頼性が高い。従って、ＴＦＴ基板１００Ａ、１００Ｂを有する例えば液晶表示装置の表示品位が安定する。
本発明は、アクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス（ＥＬ）表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置や指紋読み取り装置等の電子装置などの薄膜トランジスタを備えた装置に広く適用できる。特に、大型の液晶表示装置等に好適に適用され得る。
１ 基板
３ａ ゲート配線
３ｂ 補助容量配線
５ 絶縁膜（ゲート絶縁膜）
７ｂ、７ｃ、７ｄ、７ｅ 酸化物半導体層
２５ 保護膜
１３ａｓ ソース配線
１３ａｄ ドレイン電極
１３ｃｓ 補助容量電極
３０ａ、３０ｂ、３０ｃ 接続部
２９ 画素電極
１０１ 表示領域
１０２ 端子領域

Claims (15)

  1. 基板と、前記基板上に形成された薄膜トランジスタと、第１接続部を有するゲート配線と、第２接続部を有するソース配線と、前記薄膜トランジスタと外部配線とを電気的に接続する第１および第２端子とを備えた半導体装置であって、
    前記薄膜トランジスタは、
    前記ゲート配線上に形成された絶縁膜と、
    前記絶縁膜上に形成された、チャネル領域と、前記チャネル領域の両側にそれぞれ位置するソース領域およびドレイン領域とを有する島状の酸化物半導体層と、
    前記ソース領域に電気的に接続された前記ソース配線と、
    前記ドレイン領域に電気的に接続されたドレイン電極とを備え、
    前記半導体装置は、さらに前記ソース配線およびドレイン電極上に設けられ、前記薄膜トランジスタを覆う保護膜と、
    前記保護膜上に形成され、前記ドレイン電極と接触するように形成された画素電極とを備え、
    前記第１端子は、
    前記ゲート配線と同一の導電膜から形成された第１ゲート端子部と、
    前記絶縁膜上に形成され、前記画素電極と同一の導電膜から形成された第１画素電極配線とを備え、
    前記第１画素電極配線は、前記絶縁膜に設けられた第１開口部内で前記第１ゲート端子部と接触し、かつ、前記第１開口部における前記絶縁膜の端面を覆っており、さらに、前記第１接続部に電気的に接続されており、
    前記第２端子は、
    前記ゲート配線と同一の導電膜から形成された第２ゲート端子部と、
    前記絶縁膜上に形成され、前記画素電極と同一の導電膜から形成された第２画素電極配線とを備え、
    前記第２画素電極配線は、前記絶縁膜に設けられた第２開口部内で前記第２ゲート端子部と接触し、かつ、前記第２開口部における前記絶縁膜の端面を覆っており、さらに、前記第２接続部に電気的に接続されている、半導体装置。
  2. 前記絶縁膜内に設けられた開口領域をさらに有し、
    前記開口領域は、前記第１端子と前記第１接続部との間、および、前記第２端子と前記第２接続部との間の少なくともいずれか一方に形成されている、請求項１に記載の半導体装置。
  3. 前記補助容量配線の一部が、前記開口領域と前記第１端子との間、および、前記開口領域と前記第２端子との間の少なくともいずれか一方に形成されている、請求項１または２に記載の半導体装置。
  4. 基板と、前記基板上に形成された薄膜トランジスタ、ゲート配線、ソース配線、接続部、前記薄膜トランジスタと外部配線とを電気的に接続する第１および第２端子を備えた半導体装置であって、
    前記薄膜トランジスタは、
    前記ゲート配線上に形成された絶縁膜と、
    前記絶縁膜上に形成された、チャネル領域と、前記チャネル領域の両側にそれぞれ位置するソース領域およびドレイン領域とを有する島状の酸化物半導体層と、
    前記ソース領域に電気的に接続された前記ソース配線と、
    前記ドレイン領域に電気的に接続されたドレイン電極とを備え、
    前記半導体装置は、さらに前記ソース配線および前記ドレイン電極上に設けられ、前記薄膜トランジスタを覆う保護膜と、
    前記保護膜上に形成され、前記ドレイン電極と接触するように形成された画素電極とを備え、
    前記第１端子は、
    前記ゲート配線の一部に形成されたゲート端子部と、
    前記絶縁膜および前記保護膜に設けられた第１開口部内で前記ゲート端子部と接触し、かつ、前記画素電極と同一の導電膜から形成された第１画素電極配線とを備え、
    前記第１画素電極配線は、前記第１開口部における前記絶縁膜および前記保護膜の端面を覆っており、
    前記接続部は、
    前記ゲート配線と同一の導電膜から形成されたソース端子接続配線と、
    前記ソース端子接続配線上に形成された前記絶縁膜と、
    前記絶縁膜上に形成された前記ソース配線および前記保護膜と、
    前記保護膜上に形成され、前記画素電極と同一の導電膜から形成された第２画素電極配線とを備え、
    前記第２画素電極配線は、前記絶縁膜および前記保護膜に設けられた第２開口部内で前記ソース端子接続配線および前記ソース配線に電気的に接続され、
    前記第２端子は、
    前記ソース端子接続配線と、
    前記ソース端子接続配線および前記絶縁膜上に形成され、前記画素電極と同一の導電膜から形成された第３画素電極配線とを備え、
    前記第３画素電極配線は、前記絶縁膜に設けられた第３開口部内で前記ソース端子接続配線と接触し、かつ、前記第３開口部における前記絶縁膜の端面を覆っており、
    前記ソース端子接続配線は、前記第２端子と前記接続部とを電気的に接続している、半導体装置。
  5. 前記接続部と前記第２端子との間に位置する前記保護膜の端面の内、前記第２端子側であって、前記絶縁膜側の端面の一部に凹部が形成されている、請求項４に記載の半導体装置。
  6. 前記凹部の高さは、前記酸化物半導体層の厚さに等しい、請求項５に記載の半導体装置。
  7. 請求項１から３のいずれかに記載の半導体装置の製造方法であって、
    （Ａ）基板上にゲート配線用導電膜を形成し、これをパターニングすることによって、ゲート配線、第１および第２ゲート端子部を形成する工程と、
    （Ｂ）前記ゲート配線、前記第１および第２ゲート端子部上に絶縁膜を形成する工程と、
    （Ｃ）前記絶縁膜上であって、前記第１および第２ゲート端子部のそれぞれの周縁に酸化物半導体層を形成する工程と、
    （Ｄ）前記絶縁膜上にソース配線を形成する工程と、
    （Ｅ）前記第１および第２ゲート端子部を含む端子領域以外を覆う保護膜を形成する工程と、
    （Ｆ）前記酸化物半導体層をマスクとして前記絶縁膜のエッチングを行うことにより、前記第１および第２ゲート端子部上のそれぞれの前記絶縁膜に、前記第１ゲート端子部の表面を露出させる第１開口部、および、第２ゲート端子部の表面を露出させる第２開口部を形成するとともに、
    前記絶縁膜および前記保護膜をエッチングすることにより、前記ゲート配線上の前記絶縁膜および前記保護膜に第３開口部を形成し、かつ、前記保護膜をエッチングすることにより、前記ソース配線上の前記保護膜に第４開口部を形成する工程と、
    （Ｇ）前記酸化物半導体層をエッチングにて除去する工程と、
    （Ｈ）前記絶縁膜上に形成され、前記第１開口部内で前記第１ゲート端子部に電気的に接続し、かつ、前記第３開口部内で前記ゲート配線に電気的に接続する第１画素電極配線と、
    前記絶縁膜上に形成され、前記第２開口部内で前記第２ゲート端子部に電気的に接続し、かつ、前記第４開口部内で前記ソース配線に電気的に接続する第２画素電極配線とを形成する工程と
    を包含する半導体装置の製造方法。
  8. 前記工程（Ａ）は、前記ゲート配線用導電膜をパターニングすることにより、前記第１ゲート端子部と前記ゲート配線との間、および、前記第２ゲート端子部の前記ゲート配線側の少なくともいずれか一方に、補助容量配線の一部を形成する工程を包含する、請求項７に記載の半導体装置の製造方法。
  9. 前記工程（Ｆ）は、前記ゲート配線と前記第１ゲート端子部との間、および、前記ソース配線と前記第２ゲート端子部との間の少なくともいずれか一方の前記絶縁膜に開口領域を形成する工程を包含する、請求項７または８に記載の半導体装置の製造方法。
  10. 前記工程（Ｇ）は、前記端子領域の酸化物半導体層をウェットエッチングにて除去する工程を包含する、請求項７から９のいずれかに記載の半導体装置の製造方法。
  11. 前記工程（Ｈ）は、前記第１開口部における前記絶縁膜の端面を覆うように前記第１画素電極配線を形成し、前記第２開口部における前記絶縁膜の端面を覆うように前記第２画素電極配線を形成する工程を包含する、請求項７から１０のいずれかに記載の半導体装置の製造方法。
  12. 請求項４から６のいずれかに記載の半導体装置の製造方法であって、
    （Ａ）基板上にゲート配線用導電膜を形成し、これをパターニングすることによって、ゲート配線およびソース端子接続配線を形成する工程と、
    （Ｂ）前記ゲート配線および前記ソース端子接続配線上に絶縁膜を形成する工程と、
    （Ｃ）前記ソース端子接続配線上、かつ、前記絶縁膜上に酸化物半導体層を形成する工程と、
    （Ｄ）前記絶縁膜上にソース配線を形成する工程と、
    （Ｅ）前記ゲート配線および前記ソース配線を覆う保護膜を形成する工程と、
    （Ｆ）前記酸化物半導体層をマスクとして前記絶縁膜のエッチングを行うことにより、前記ソース端子接続配線上の前記絶縁膜に、前記ソース端子接続配線の表面を露出させる第１開口部を形成する工程と、
    （Ｇ）前記ソース端子接続配線上の前記酸化物半導体層をエッチングにて除去する工程と、
    （Ｈ）前記絶縁膜上に形成され、前記第１開口部内で前記ソース端子接続配線と接触する第１画素電極配線を形成し、
    前記ソース端子接続配線と前記ソース配線とを電気的に接続する工程と
    を包含する半導体装置の製造方法。
  13. 前記第１画素電極配線が、前記第１開口部における前記絶縁膜の端面を覆うように形成される工程を包含する、請求項１２に記載の半導体装置の製造方法。
  14. 前記工程（Ｆ）は、前記ソース配線上の前記保護膜、並びに、前記第１ソース端子接続配線上の前記保護膜および前記絶縁膜に第２開口部を形成する工程と、
    前記工程（Ｈ）は、前記保護膜上に形成され、前記第２開口部内で前記ソース配線と前記ソース端子接続配線とを電気的に接続する第２画素電極配線を形成する工程とを包含する、請求項１２または１３に記載の半導体装置の製造方法。
  15. 前記工程（Ｇ）は、前記ソース端子接続配線上の前記酸化物半導体層をウェットエッチングにて除去することによって、前記ソース端子接続配線上の前記保護膜の端面の内、前記第１開口部側であって前記絶縁膜側の部分に凹部を形成する工程を包含する、請求項１２から１４のいずれかに記載の半導体装置の製造方法。
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