JP5964967B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP5964967B2 JP5964967B2 JP2014528138A JP2014528138A JP5964967B2 JP 5964967 B2 JP5964967 B2 JP 5964967B2 JP 2014528138 A JP2014528138 A JP 2014528138A JP 2014528138 A JP2014528138 A JP 2014528138A JP 5964967 B2 JP5964967 B2 JP 5964967B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gate
- electrode
- transparent conductive
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 197
- 238000004519 manufacturing process Methods 0.000 title claims description 64
- 239000010410 layer Substances 0.000 claims description 738
- 239000000758 substrate Substances 0.000 claims description 229
- 150000004767 nitrides Chemical class 0.000 claims description 210
- 239000010408 film Substances 0.000 claims description 177
- 229910052751 metal Inorganic materials 0.000 claims description 118
- 239000002184 metal Substances 0.000 claims description 118
- 239000003870 refractory metal Substances 0.000 claims description 57
- 239000011241 protective layer Substances 0.000 claims description 41
- 239000010409 thin film Substances 0.000 claims description 15
- 239000000463 material Substances 0.000 claims description 13
- 229910052733 gallium Inorganic materials 0.000 claims description 4
- 229910052738 indium Inorganic materials 0.000 claims description 4
- 229910052725 zinc Inorganic materials 0.000 claims description 4
- 238000000034 method Methods 0.000 description 91
- 230000015572 biosynthetic process Effects 0.000 description 35
- 238000000059 patterning Methods 0.000 description 35
- 230000008569 process Effects 0.000 description 24
- 239000002585 base Substances 0.000 description 15
- 230000007423 decrease Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 12
- 238000001312 dry etching Methods 0.000 description 12
- 229910052581 Si3N4 Inorganic materials 0.000 description 11
- 229910007541 Zn O Inorganic materials 0.000 description 11
- 239000004973 liquid crystal related substance Substances 0.000 description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 11
- 238000004544 sputter deposition Methods 0.000 description 10
- 239000011159 matrix material Substances 0.000 description 9
- 238000000206 photolithography Methods 0.000 description 9
- 238000001039 wet etching Methods 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 description 7
- 239000010949 copper Substances 0.000 description 7
- 239000004033 plastic Substances 0.000 description 7
- 229920003023 plastic Polymers 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 239000000470 constituent Substances 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 230000009467 reduction Effects 0.000 description 5
- 239000011701 zinc Substances 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 4
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 4
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 238000005401 electroluminescence Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 229910052750 molybdenum Inorganic materials 0.000 description 3
- 239000011733 molybdenum Substances 0.000 description 3
- 229920000139 polyethylene terephthalate Polymers 0.000 description 3
- 239000005020 polyethylene terephthalate Substances 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 229920000178 Acrylic resin Polymers 0.000 description 2
- 239000004925 Acrylic resin Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 239000003513 alkali Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- CXKCTMHTOKXKQT-UHFFFAOYSA-N cadmium oxide Inorganic materials [Cd]=O CXKCTMHTOKXKQT-UHFFFAOYSA-N 0.000 description 2
- CFEAAQFZALKQPA-UHFFFAOYSA-N cadmium(2+);oxygen(2-) Chemical compound [O-2].[Cd+2] CFEAAQFZALKQPA-UHFFFAOYSA-N 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000003365 glass fiber Substances 0.000 description 2
- 229910003437 indium oxide Inorganic materials 0.000 description 2
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000011835 investigation Methods 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- -1 polyethylene terephthalate Polymers 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229920012266 Poly(ether sulfone) PES Polymers 0.000 description 1
- 229910004286 SiNxOy Inorganic materials 0.000 description 1
- 229910020286 SiOxNy Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910003077 Ti−O Inorganic materials 0.000 description 1
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- GPBUGPUPKAGMDK-UHFFFAOYSA-N azanylidynemolybdenum Chemical compound [Mo]#N GPBUGPUPKAGMDK-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 229910052795 boron group element Inorganic materials 0.000 description 1
- 229910052800 carbon group element Inorganic materials 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000010828 elution Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910052736 halogen Inorganic materials 0.000 description 1
- 229920006015 heat resistant resin Polymers 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 239000012784 inorganic fiber Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910021424 microcrystalline silicon Inorganic materials 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 239000004745 nonwoven fabric Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229910052696 pnictogen Inorganic materials 0.000 description 1
- 239000011112 polyethylene naphthalate Substances 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 229920005992 thermoplastic resin Polymers 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 239000012780 transparent material Substances 0.000 description 1
- 238000011282 treatment Methods 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Nonlinear Science (AREA)
- Manufacturing & Machinery (AREA)
- Mathematical Physics (AREA)
- Optics & Photonics (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
本発明は、半導体装置およびその製造方法に関する。
液晶表示装置等に用いられるアクティブマトリクス基板は、画素毎に薄膜トランジスタ(Thin Film Transistor;以下、「TFT」)などのスイッチング素子を備えている。このようなスイッチング素子としては、従来から、アモルファスシリコン膜を活性層とするTFT(以下、「アモルファスシリコンTFT」)や多結晶シリコン膜を活性層とするTFT(以下、「多結晶シリコンTFT」)が広く用いられている。また、近年、TFTの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることも提案されている。このようなTFTを「酸化物半導体TFT」と称する。酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体TFTは、アモルファスシリコンTFTよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。
表示装置に用いられるアクティブマトリクス基板では、画素毎にTFTが設けられ、スイッチング素子として機能する。各TFTのドレイン電極は画素電極と接続されている。例えば特許文献1は、IPS(In−Plain Switching)方式の液晶表示装置に用いられるアクティブマトリクス基板を開示している。特許文献1に開示されているアクティブマトリクス基板では、層間絶縁層に形成されたコンタクトホール内で、画素電極とTFTのドレイン電極とを接続させている。
上述したように、TFTを備えたアクティブマトリクス基板(TFT基板)などの半導体装置では、例えば画素電極などの透明導電層とドレイン電極などの金属層とを接続するためのコンタクト部が設けられる。
本発明者が検討したところ、透明導電層と金属層とのコンタクト部では、コンタクト部の構成や各層の材料によっては、コンタクト抵抗が高くなったり、密着性が低下する場合があることを見出した。これは、本発明者が、アクティブマトリクス基板などの半導体装置の種々の構成を検討するなかで見出した知見である。詳しい説明は後述する。
コンタクト部の抵抗が高くなると、所望の特性が得られなくなるおそれがある。また、コンタクト部における金属層と透明導電層との密着性の低下により、半導体装置の信頼性を確保できなくなるおそれがある。
上記事情に鑑み、本発明の一実施形態の目的は、透明導電層と金属層とのコンタクト部を備えた半導体装置において、コンタクト部における抵抗の増大や密着性の低下を抑制することにある。
本発明の実施形態の半導体装置は、基板と、基板に支持された透明導電層と、前記透明導電層を覆うように形成され、かつ、前記透明導電層と少なくとも部分的に重なる開口部を有する絶縁層と、前記絶縁層上および前記開口部内に形成された金属層と、前記透明導電層と前記金属層とを接続するコンタクト部とを備え、前記コンタクト部において、前記透明導電層と前記金属層のうち前記開口部内に位置する部分との間には高融点金属の窒化物層が配置されており、前記高融点金属の窒化物層は前記透明導電層の上面と接している。
ある実施形態において、前記基板の法線方向から見たとき、前記高融点金属の窒化物層の形状と、前記金属層の形状とは異なっている。
ある実施形態において、前記高融点金属の窒化物層は前記金属層の前記開口部内に位置する部分と接している。
ある実施形態において、上記半導体装置は、前記基板に支持された薄膜トランジスタをさらに備え、前記薄膜トランジスタは、チャネル領域を含む半導体層、ゲート電極、前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層、および、前記半導体層に電気的に接続されたソース電極およびドレイン電極を含み、前記金属層は、前記薄膜トランジスタの前記ドレイン電極または前記ドレイン電極と電気的に接続された電極層であり、前記絶縁層は前記ゲート絶縁層を含み、前記透明導電層は画素電極として機能する。
ある実施形態において、前記ゲート電極は、前記高融点金属の窒化物層と同一の金属窒化膜から形成された第1のゲート層を含む。
ある実施形態において、前記ゲート電極は、前記第1のゲート層上に配置された第2のゲート層をさらに含み、前記第2のゲート層は前記第1のゲート層とは異なる材料から形成されている。
ある実施形態において、上記半導体装置は、前記高融点金属の窒化物層と前記金属層との間に、前記第2のゲート層と同一の導電膜から形成された導電層をさらに有する。
ある実施形態において、上記半導体装置は、前記ゲート電極と前記透明導電層および前記絶縁層との間に、さらなる絶縁層を有している。
ある実施形態において、上記半導体装置は、前記基板と前記ゲート電極および前記透明導電層との間に、下地絶縁層を有している。
ある実施形態において、前記窒化物層の上面の少なくとも一部は前記絶縁層と接している。
本発明の他の実施形態の半導体装置は、基板と、基板に支持された透明導電層と、前記透明導電層の上に形成された金属層と、前記透明導電層と前記金属層とを接続するコンタクト部とを備え、前記コンタクト部において、前記透明導電層と前記金属層との間には高融点金属の窒化物層が配置されており、前記高融点金属の窒化物層は、前記透明導電層の上面と接しており、前記基板の法線方向から見たとき、前記高融点金属の窒化物層は前記金属層と前記透明導電層とが重なった領域に配置され、前記高融点金属の窒化物層の形状と前記金属層の形状とは異なっている。
ある実施形態において、前記基板の法線方向から見たとき、前記高融点金属の窒化物層は、前記金属層と前記透明導電層とが重なった領域の全体に配置されている。
ある実施形態において、上記半導体装置は、前記基板に支持された薄膜トランジスタをさらに備え、前記薄膜トランジスタは、チャネル領域を含む半導体層、ゲート電極、前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層、および、前記半導体層に電気的に接続されたソース電極およびドレイン電極を含み、前記金属層および前記透明導電層は、前記ゲート絶縁層の上に配置されており、前記金属層は、前記薄膜トランジスタの前記ドレイン電極または前記ドレイン電極と電気的に接続された電極層であり、前記透明導電層は画素電極として機能する。
ある実施形態において、上記半導体装置は、前記ソース電極および前記ドレイン電極の上に形成された保護層と、前記保護層を介して前記透明導電層の少なくとも一部と重なるように配置された共通電極とをさらに有する。
ある実施形態において、前記半導体層は酸化物半導体層である。
ある実施形態において、前記酸化物半導体層はIn、GaおよびZnを含む。
ある実施形態において、前記酸化物半導体層は結晶性を有する。
本発明の実施形態の半導体装置の製造方法は、上記半導体装置の製造方法であって、前記基板上に、前記透明導電層を形成した後、前記ゲート電極および前記絶縁層を形成する前に、前記窒化物層を形成する。
本発明の他の実施形態の半導体装置の製造方法は、基板を用意する工程(a)と、前記基板の表面の一部上に透明導電層を形成する工程(b)と、前記基板の前記表面上および前記透明導電層上に高融点金属の窒化物からなる金属窒化膜と、前記金属窒化膜とは異なる材料からなる導電膜とをこの順で形成する工程(c)と、ハーフトーン露光法により、1つのフォトマスクから前記金属窒化膜および前記導電膜をパターニングすることによって、前記基板の前記表面のうち前記透明導電層が形成されていない部分に、前記金属窒化膜および前記導電膜からなるゲート電極を形成するとともに、前記透明導電層上に、前記金属窒化膜から窒化物層を形成する工程(d)と、前記ゲート電極、前記透明導電層および前記窒化物層を覆い、かつ、前記窒化物層の表面の少なくとも一部を露出する開口部を有する絶縁層を形成する工程(e)と、前記絶縁層上に半導体層を形成する工程(f)と、前記半導体層上、前記絶縁層上および前記開口部内に金属膜を形成する工程(g)と、前記金属膜をパターニングして、ソース電極およびドレイン電極を形成する工程であって、前記ドレイン電極は前記開口部内で前記窒化物層と接する工程(h)とを包含する。
本発明のさらに他の実施形態の半導体装置の製造方法は、基板を用意する工程(a)と、前記基板の表面の一部上にゲート電極を形成し、前記ゲート電極上にゲート絶縁層を介して半導体層を形成する工程(b)と、前記ゲート絶縁層上および前記半導体層上に、透明導電膜、および高融点金属の窒化物からなる金属窒化膜を形成する工程(c)と、ハーフトーン露光法により、1つのフォトマスクから前記透明導電膜および前記金属窒化膜をパターニングすることによって、前記基板の前記表面のうち前記ゲート電極が形成されていない部分に、前記透明導電膜から透明導電層を形成するとともに、前記透明導電層の一部上に、前記金属窒化膜から窒化物層を形成する工程(d)と、前記半導体層、前記透明導電層および前記窒化物層を覆う金属膜を形成する工程(e)と、前記金属膜をパターニングして、ソース電極およびドレイン電極を形成する工程であって、前記ドレイン電極は前記窒化物層と接する工程(f)とを包含する。
ある実施形態において、前記半導体層は酸化物半導体層である。
ある実施形態において、前記酸化物半導体層は、In、GaおよびZnを含む。
ある実施形態において、前記酸化物半導体層は結晶性を有する。
本発明の実施形態では、透明導電層と、透明導電層の上に形成された金属層とを接続させるコンタクト部において、透明導電層と金属層との間に、透明導電層の上面に接するように高融点金属の窒化層を介在させる。これにより、透明導電層と金属層との間の抵抗を低く抑えることができる。また、金属層と透明導電層との密着性が低いことに起因する特性や信頼性の低下を抑制できる。
本発明者は、例えばアクティブマトリクス基板において、画素電極として機能する透明導電層を、TFTのドレイン電極よりも下層に配置する構成を検討した。この結果、透明導電層と、ドレイン電極である金属層との間でコンタクト抵抗が増大したり、密着性が低下するという問題があることを見出した。また、画素電極とドレイン電極とのコンタクト部に限らず、透明導電層と、その上層にある電極や配線などの金属層とを接続するコンタクト部でも同様の問題が生じ得ることも分かった。
一方、金属層の上に透明導電層を配置したコンタクト部では、コンタクト抵抗の増大や密着性の低下はそれほど顕著に生じない。このことから、上記の問題は、透明導電層の最表面の特性に起因するものと推察される。
さらに、上記問題は、絶縁層に設けられたコンタクトホール内で、金属層と透明導電層とを接触させる構成では特に顕著であることも分かった。これは、コンタクトホールの形成によって透明導電層の上面の特性が大きく低下する場合があるからと考えられる。
さらに、コンタクトホールの形成プロセスに限定されず、半導体装置のプロセスにおいて、透明導電層を形成した後に行われる種々の処理によって、透明導電層の最表面が改質し、その結果、金属層との接触抵抗がより不安定になる傾向も見られた。
なお、上記問題は、透明導電層が金属層よりも下方(基板側)にあるコンタクト部に生じるものであり、従来は認識されていなかった問題である。
本発明者は、上記問題を解決するために鋭意検討を重ねた結果、透明導電層と金属層との間に高融点金属の窒化物層を配置することによって、コンタクト抵抗の増大や密着性の低下を抑制できることを見出し、本願発明に想到した。
(第1の実施形態)
以下、図面を参照しながら、本発明による半導体装置の第1の実施形態を説明する。本実施形態の半導体装置は、酸化物半導体TFTを備えている。なお、本実施形態の半導体装置は、酸化物半導体TFTを備えていればよく、アクティブマトリクス基板、各種表示装置、電子機器などを広く含む。
以下、図面を参照しながら、本発明による半導体装置の第1の実施形態を説明する。本実施形態の半導体装置は、酸化物半導体TFTを備えている。なお、本実施形態の半導体装置は、酸化物半導体TFTを備えていればよく、アクティブマトリクス基板、各種表示装置、電子機器などを広く含む。
本発明による実施形態の半導体装置は、透明導電層と、その上に形成された金属層とを電気的に接続するコンタクト部を有している。
図22は、本実施形態の半導体装置におけるコンタクト部90を模式的に示す断面図である。また、比較のため、透明導電層3と金属層7dとを直接接触させるコンタクト部80の構成を図23に示す。
図22に示すように、本実施形態の半導体装置は、基板2と、基板2に支持された透明導電層3と、透明導電層3を覆うように形成された絶縁層5と、金属層7dとを有している。半導体装置には、金属層7dと透明導電層3とを電気的に接続するためのコンタクト部90が設けられている。コンタクト部90では、絶縁層5に、透明導電層3の上面の一部の上に位置する開口部(コンタクトホール)5uが設けられている。開口部5uは、透明導電層3と少なくとも部分的に重なるように配置されていればよい。金属層7dは、絶縁層5上および開口部5u内に形成されている。さらに、コンタクト部90において、透明導電層3と、金属層7dのうち開口部5u内に位置する部分との間には高融点金属の窒化物層20が配置されている。窒化物層20は、透明導電層3の上面と接するように設けられている。
図示する例では、窒化物層20は、金属層7dの開口部5u内に位置する部分と接している。なお、金属層7dの開口部5u内に位置する部分と窒化物層20との間に、さらなる導電層が形成されていてもよい。
図22に示すコンタクト部90を備えていると、次のような効果が得られる。
上述したように、比較例のコンタクト部80では、透明導電層3と金属層7dと間で抵抗が高くなる、透明導電層3の上面と金属層7dとの密着性が低いといった問題がある。これらの問題は、透明導電層としてインジウム酸化物系の材料を用いた場合に特に顕著である。これに対し、本実施形態によると、透明導電層3と金属層7dとの間に窒化物層20を介在させるので、コンタクト部の抵抗を低く抑えることができる。また、透明導電層3の上面を窒化物層20で覆うことにより、透明導電層3の上面の特性に起因する密着性の低下を抑制できる。
なお、後述するように、透明導電層3を形成した直後に、透明導電層3の上面に窒化物層20を形成すると、製造プロセスにおいて透明導電層3の上面が変質して、コンタクト部90の抵抗が高くなったり、密着性が低くなることをより効果的に抑制できる。
図示する例では、窒化物層20は金属層7dと透明導電層3との界面の一部にのみ配置されており、金属層7dは開口部5u内で窒化物層20および透明導電層3の両方と接している。なお、窒化物層20は金属層7dと透明導電層3との界面全体に配置されていてもよい。例えば基板2の法線方向から見たとき、窒化物層20の内部に開口部5uが配置されていてもよい。その場合、金属層7dは開口部5u内で透明導電層3と直接接しないで、窒化物層20を介して透明導電層3と接続される。
本実施形態は、例えば液晶表示装置に用いられるTFT基板に適用され得る。その場合、透明導電層3は画素電極であり、金属層7dはTFTのドレイン電極7dまたはドレイン電極7dと電気的に接続された電極層であってもよい。また、絶縁層5はTFTのゲート絶縁層を含んでいてもよい。
なお、本実施形態の半導体装置は、透明導電層3と金属層7dとを電気的に接続するコンタクト部90を有していればよく、そのようなコンタクト部90はTFTと画素電極とのコンタクト部でなくてもよい。例えば端子部や、配線同士を接続する接続部などであってもよい。
以下、TFT基板を例に、本実施形態の半導体装置の構成をより具体的に説明する。
図1(a)は本発明の実施形態によるTFT基板100Aの模式的な平面図である。図1(b)は、図1(a)のA−A’線に沿ったTFT基板100Aの模式的な断面図、図1(c)は、図1(a)のB−B’線に沿ったTFT基板100Aの模式的な断面図である。図1(d)は、TFT基板100Aにおけるコンタクト部を含む領域を拡大した拡大平面図である。
図1(a)〜図1(d)に示すように、TFT基板100Aは、基板2と、基板2上に形成されたゲート電極4および画素電極(透明導電層)3と、ゲート電極4および画素電極3上に形成された絶縁層5と、絶縁層5を介してゲート電極4と重なる半導体層6と、半導体層6に電気的に接続されたソース電極7sおよびドレイン電極(金属層)7dと、ドレイン電極7dと画素電極3とを電気的に接続するコンタクト部90が設けられている。
コンタクト部90では、金属層7dのうち絶縁層5に設けられた開口部5u内に位置する部分と、透明導電層3の上面との間に高融点金属の窒化物層20が配置されている。コンタクト部90の構成は、図22を参照しながら前述した構成と同様である。TFT基板100Aは、このようなコンタクト部90を備えているので、画素電極3とドレイン電極7dとの間の抵抗を低く抑えることができ、かつ、これらの密着性を高めることができる。
本実施形態では、図1(a)および(d)から分かるように、基板2の法線方向から見たとき、窒化物層20の形状と、ドレイン電極(金属層)7dの形状とは異なっている。このように、窒化物層20とドレイン電極7dとを別々にパターニングすることにより、必要な領域にのみ窒化物層20を配置できるので、製造コストを低く抑えることができる。
また、画素電極3を形成した後、絶縁層5の形成前に、窒化物層20を形成することが好ましい。絶縁層5を窒化物層20よりも先に形成すると、画素電極3の上面のうち絶縁層5の開口部5uで露出される部分が、絶縁層5のパターニング工程によってダメージを受けるおそれがある。これに対し、絶縁層5の形成前に、窒化物層20を形成すると、絶縁層5のパターニングの際に、画素電極3の上面は窒化物層20で保護されているので、コンタクト部90の抵抗の増大や密着性の低下をより効果的に抑制できる。なお、窒化物層20が絶縁層5よりも前に形成される場合、窒化物層20の形状が開口部5uよりも大きいと、窒化物層20の上面の少なくとも一部が絶縁層5と接する。
続いて、図1(d)を参照しながら、コンタクト部90の平面形状をより詳しく説明する。基板2の法線方向から見たとき、窒化物層20は、絶縁層5の開口部5uの少なくとも一部と重なるように配置されていればよい。例えば、図示するように、窒化物層20の一部が開口部5uと重なり、他の部分が開口部5uの周辺の領域に位置していてもよい。このように、窒化物層20を開口部5uの一部に掛かって配置させる構成を採用すると、窒化物層20を開口部5uの全体と重なるように配置させる構成と比べて、窒化物層20のパターンのサイズをより小さくすることが可能になり、開口部5uのサイズも小さくできる。従って、コンタクト部90の設計上の制約も緩和される。
TFT基板100Aは、ソース電極7sおよびドレイン電極7dの上に形成された保護層8と、保護層8を介して画素電極3の少なくとも一部と重なる共通電極9とを有してもよい。これにより、保護層8を誘電体層とする補助容量を形成し得る。また、画素電極3および共通電極9を透明な電極材料(例えば、ITO(Indium Tin Oxide))から形成すると、画素の開口率の低下を抑制し得る。透明な材料から形成された補助容量を「透明補助容量」という場合がある。共通電極9は、画素毎に分離されていなくてもよい。例えば表示領域の略全体を覆うように設けられていてもよい。なお、上述した開口部5uは共通電極9よりも基板2側にある。
図1(a)に示す例では、TFT基板100Aは、対応する画素のソース電極7sに電気的に接続されたソース配線7(m)および7(m+1)を有する。ソース配線7(m)および7(m+1)は、絶縁層5の上に形成されている。さらに、隣接する画素の画素電極3(m)および3(m+1)の間にゲート配線14が形成されている。画素電極3(m)および3(m+1)ならびにゲート配線14はいずれも基板2と絶縁層5との間に形成されている。
TFT基板100Aでは、画素電極3をゲート絶縁層(ここでは絶縁層5)よりも基板2側に形成し、かつ、ドレイン電極7dと画素電極3とを接続させるためのコンタクトホール(開口部5u)を絶縁層5に形成している。このため、TFTの上に形成される保護層8の上面をほぼ平坦にできる。従って、コンタクトホールの形状が、保護層8の上に配置される液晶層の液晶配向に影響しにくく、表示不良を起こしにくい。これに対し、例えば、TFTの上に保護層を介して画素電極を配置する構成では、画素電極とドレイン電極とを接続するためのコンタクトホールが保護層に形成される。このため、保護層の上面のコンタクトホール付近は平坦にならないので、コンタクトホールの形状が、保護層の上に配置される液晶層の液晶配向に影響するおそれがある。
また、TFT基板100Aでは、絶縁層5よりも上層に形成されたドレイン電極7dと、絶縁層5よりも下層に形成された窒化物層20とを、絶縁層5の開口部5u内で接触させているが、後述するように、窒化物層20とドレイン電極7dとの間に絶縁層を形成しなくてもよい。ただし、絶縁層5を形成し、その開口部5u内にコンタクト部90を形成すると、画素の開口率をより大きくすることが可能になる。この理由は後述する。
次に、TFT基板100Aの各構成要素を詳細に説明する。
基板2は、典型的には透明基板であり、例えばガラス基板である。ガラス基板の他、プラスチック基板を用いることもできる。プラスチック基板は、熱硬化性樹脂または熱可塑性樹脂で形成された基板、さらには、これらの樹脂と無機繊維(例えば、ガラス繊維、ガラス繊維の不織布)との複合基板を含む。耐熱性を有する樹脂材料としては、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(PEN)、ポリエーテルサルフォン(PES)、アクリル樹脂、ポリイミド樹脂を例示することがきる。また、反射型液晶表示装置に用いる場合には、基板2として、シリコン基板を用いることもできる。
画素電極3(m)、3(m+1)および共通電極9は、それぞれ、例えばインジウム酸化物、亜鉛酸化物などの透明導電層である。例えばITO(Indium Tin Oxide)、またはIZO(登録商標)(Indium Zinc Oxide)層であってもよい。画素電極3(m)、3(m+1)および共通電極9の厚さは、それぞれ、例えば20nm以上200nm以下(例えば約100nm)であってもよい。
高融点金属の窒化物層20は、例えば窒化モリブデン(MoN)層、窒化チタン(TiN)層、窒素化タンタル(TaN)層などであってもよい。窒化物層20の厚さは、例えば5nm以上であることが好ましい。これにより、コンタクト部90の抵抗の増大をより確実に抑えることができる。また、窒化物層20の厚さは、例えば、絶縁層5の厚さ以下(例えば400nm以下)であることが好ましい。
ゲート電極4は、ゲート配線14と一体的に形成されていてもよい。ゲート電極4およびゲート配線14は、例えば、Mo(モリブデン)、Al(アルミニウム)、Ti(チタン)、W(タングステン)、Ta(タンタル)、Cu(銅)から選ばれた元素、またはこれらの元素を成分とする合金もしくは金属窒化物などの金属膜から形成されてもよい。また、それらの金属膜が積層された構造を有していてもよい。ゲート電極4およびゲート配線14の厚さは約50nm以上600nm以下(例えば約420nm)であってもよい。
絶縁層5は、例えばSiO2(酸化シリコン)、SiNx(窒化シリコン)、SiOxNy(酸化窒化シリコン、x>y)、SiNxOy(窒化酸化シリコン、x>y)、Al2O3(酸化アルミニウム)または酸化タンタル(Ta2O5)から形成された単層または積層を用いることができる。絶縁層5の厚さは、例えば約50nm以上600nm以下である。なお、低い温度でゲートリーク電流の少ない緻密な絶縁層5を形成させるには、Ar(アルゴン)などの希ガスを用いながら絶縁層5を形成するとよい。
半導体層6は、アモルファスシリコン(a−Si)層、ポリシリコン(p−Si)層、微結晶シリコン(μ−Si)層などのシリコン系半導体層であってもよい。あるいは、半導体層6は酸化物半導体層であってもよい。半導体層6の厚さは、例えば約30nm以上100nm以下(例えば約50nm)である。
半導体層6として酸化物半導体層を用いる場合、上述したように酸化物半導体層を有するTFTは高い移動度を有するので、TFTの大きさを小さくでき、画素の開口率の低下を抑制することが可能になる。また、酸化物半導体層は、シリコン系半導体層よりも低温で形成できるので、耐熱性の低い基板を使用することが可能になる。例えばプラスチック基板やフィルム基材上に酸化物半導体層を形成することにより、フレキシブルディスプレイに適用可能な半導体装置を製造できる。
酸化物半導体層は例えばIn(インジウム)、Ga(ガリウム)およびZn(亜鉛)を1:1:1の割合で含むIn−Ga−Zn−O系半導体膜から形成されている。In、GおよびZnの割合は適宜選択され得る。
In−Ga−Zn−O系半導体膜として、アモルファスIn−Ga−Zn−O系半導体膜を用いれば、低温で製造でき、高い移動度を実現できる。ただし、アモルファスIn−Ga−Zn−O系半導体膜に代えて、所定の結晶軸(C軸)に関して結晶性を示すIn−Ga−Zn−O系半導体膜を用いても良い。
In−Ga−Zn−O系半導体膜の代わりに、他の酸化物半導体膜を用いて半導体層6を形成してもよい。例えばZn−O系半導体(ZnO)膜、In−Zn−O系半導体(IZO)膜、Zn−Ti−O系半導体(ZTO)膜、Cd−Ge−O系半導体膜、Cd−Pb−O系半導体膜、CdO(酸化カドニウム)、Mg−Zn−O系半導体膜などを用いてもよい。さらに、酸化物半導体層として、1族元素、13族元素、14族元素、15族元素および17族元素等のうち一種、又は複数種の不純物元素が添加されたZnOの非晶質(アモルファス)状態、多結晶状態又は非晶質状態と多結晶状態が混在する微結晶状態のもの、又は何も不純物元素が添加されていないものを用いることができる。
ソース電極7s、ドレイン電極7d、ソース配線7(m)および7(m+1)は、例えば、例えば、Mo(モリブデン)、Al(アルミニウム)、Ti(チタン)、W(タングステン)、Ta(タンタル)、Cu(銅)から選ばれた元素、またはこれらの元素を成分とする合金などの金属膜から形成されてもよい。また、それらの金属膜が積層された構造を有していてもよい。ソース電極7s、ドレイン電極7d、ソース配線7(m)および7(m+1)の厚さは、それぞれ約50nm以上600nm以下が好ましい。ソース電極7s、ドレイン電極7d、ソース配線7(m)および7(m+1)の厚さは例えば約350nmである。
保護層8はソース電極7s、ドレイン電極7d、ソース配線7(m)および7(m+1)の上に形成されている。保護層8として、例えば、酸化珪素(SiOx)膜、窒化珪素(SiNx)膜、酸化窒化珪素(SiOxNy;x>y)膜、窒化酸化珪素(SiNxOy;x>y)膜等のSi系窒化物または酸化物を含む無機絶縁膜(パッシベーション膜)を用いることができる。あるいはAl2O3(酸化アルミニウム)またはTa2O5(酸化タンタル)膜を用いても良い。
図示する例では、共通電極9と画素電極3との間に保護層8が配置されている。従って、保護層8を誘電体層とし、透明な共通電極9と画素電極3とを容量電極とする透明な補助容量が形成される。これにより、TFT基板100Aを表示パネルに用いたとき、高い開口率を有する表示パネルを製造できる。保護層8の厚さは、例えば約50nm以上300nm以下(例えば約200nm)であることが好ましい。
TFT基板100Aは、例えば、Fringe Field Switching(FFS)モードの液晶表示装置に用いられる。このとき、画素電極3には表示信号電圧が供給され、上層の共通電極9には共通電圧または対向電圧が供給される。共通電極9には、少なくとも1以上のスリット19が設けられる(図1(a)および図1(d)を参照)。
次に、図2および図3を参照しながらTFT基板100Aの製造方法の一例を説明する。図2は、TFT基板100Aの製造方法を説明するためのブロック図である。図3(a)〜図3(g)は、TFT基板100Aの製造方法を説明するための模式的な断面図である。
図2に示すように、TFT基板100Aの製造方法は、画素電極形成工程PX、高融点金属の窒化物層形成工程IM、ゲート電極形成工程GT、ゲート絶縁層/半導体層形成工程GI/PS、ソース・ドレイン電極形成工程SD、保護層形成工程PASおよび共通電極形成工程CTを有し、この順にプロセスが進む。
図3(a)〜図3(g)を参照しながら具体的な製造工程を説明する。なお、図3(a)〜図3(g)に示す断面図は、図1(b)に示した断面図に対応する。
図3(a)に示すように、画素電極形成工程PXでは、基板2上に例えばスパッタ法で不図示の導電膜(例えば、ITO膜などの透明導電膜)を形成した後、フォトリソグラフィ法およびウェットエッチング法などでこの導電膜をパターニングして、画素電極3を形成する。なお、画素電極3のパターニング後、パターニングに用いられたレジスト(不図示)を剥離する。
続いて、図3(b)に示すように、高融点金属の窒化物層形成工程IMでは、例えば窒素雰囲気中でスパッタ法により、画素電極3を覆うように高融点金属の窒化膜を形成する。この後、フォトリソグラフィ法およびウェットエッチング法などでこの窒化膜をパターニングして、画素電極3の一部上に窒化物層20を形成する。この後、レジスト(不図示)を剥離する。
次に、図3(c)に示すように、ゲート電極形成工程GTでは、基板2上に例えばスパッタ法で導電膜を形成した後、フォトリソグラフィ法およびウェットまたはドライエッチング法などでこの導電膜をパターニングして、ゲート電極4を形成する。なお、ゲート電極4は画素電極3と電気的に接続されないように形成される。また、ゲート電極4のパターニングの際、ゲート電極4を形成するための導電膜と窒化物層20とのエッチレート差を利用して、窒化物層20を除去せずに残した状態で、導電膜を選択的にエッチングする。ゲート電極4のパターニング後、パターニングに用いたレジスト(不図示)を剥離する。
次に、図3(d)に示すように、ゲート絶縁層/半導体層形成工程GI/PSでは、ゲート電極4および画素電極3上に、不図示の絶縁膜を例えばCVD(Chemical Vapor Deposition)法などで形成する。次いで、フォトリソグラフィ法およびドライエッチング法などでこの絶縁膜をパターニングして、開口部5uを有する絶縁層5を形成する。開口部5uは、基板2の法線方向から見たとき、画素電極3と窒化物層20とが重なった領域と少なくとも部分的に重なるように配置される。好ましくは、開口部5uの全体が画素電極3の上に位置するように、開口部5uを形成する。開口部5uによって、窒化物層20の上面の一部(または全部)が露出される。この後、パターニングに用いたレジスト(不図示)を剥離する。
次に、絶縁層5上に、不図示の半導体膜(例えば、In−Ga−Zn−O系半導体膜)を例えばスパッタ法などで形成し、フォトリソグラフィ法およびドライエッチング法などでこの半導体膜をパターニングして、半導体層6を形成する。半導体層6は、絶縁層5を介してゲート電極4と重なるように形成される。半導体層6のパターニング後、パターニングに用いたレジスト(不図示)を剥離する。
次に、図3(e)に示すように、ソース・ドレイン電極形成工程SDでは、半導体層6上、絶縁層5上、および開口部5u内に不図示の金属膜を例えばスパッタ法にて形成する。この後、フォトリソグラフィ法およびウェットエッチング法などによりこの金属膜をパターニングして、ソース電極7sおよびドレイン電極7dを形成する。ソース電極7sおよびドレイン電極7dのパターニング後、パターニングに用いたレジスト(不図示)を剥離する。
ソース電極7sおよびドレイン電極7dは、それぞれ、半導体層6に電気的に接続される。半導体層6のうちソース電極7sと接する部分がソースコンタクト領域、ドレイン電極7dと接する部分がドレインコンタクト領域となり、ソースコンタクト領域とドレインコンタクト領域とに挟まれた部分がチャネル領域となる。ドレイン電極7dは、また、開口部5u内で窒化物層20と接する。開口部5u内で窒化物層20および画素電極3の両方と接してもよい。このようにして、ドレイン電極7dと画素電極3とを接続するコンタクト部90が得られる。
次に、図3(f)に示すように、保護層形成工程PASでは、ソース電極7sおよびドレイン電極7d上に例えばCVD法で不図示の絶縁膜を形成する。次いで、フォトリソグラフィ法およびドライエッチング法などによりこの絶縁膜をパターニングして、保護層8を形成する。保護層8のパターニング後、パターニングに用いたレジスト(不図示)を剥離する。
次に、図3(g)に示すように、共通電極形成工程CTでは、保護層8上に例えばスパッタ法で不図示の導電膜(例えば、透明導電膜)を形成し、フォトリソグラフィ法およびウェットエッチング法などによりこの導電膜をパターニングして、共通電極9を形成する。共通電極9のパターニング後、パターニングに用いたレジスト(不図示)を剥離する。
この例では、共通電極9は、絶縁層5および保護層8を介して画素電極3の一部と重なるように形成される。これにより、絶縁層5および保護層8を誘電体層とする透明な補助容量を形成できる。
上述したように、上記方法によると、画素電極3の形成後、絶縁層5の形成前に窒化物層20を形成しているので、絶縁層5のパターニングによって画素電極3の上面がダメージを受けることを抑制できる。
また、上記方法では、画素電極3の形成後、ゲート電極4の形成前に窒化物層20を形成しているが、ゲート電極4を形成した後に窒化物層20を形成することも可能である。ただし、ゲート電極4の形成前に窒化物層20を形成すると、ゲート絶縁層形成工程GIおよびその後のプロセスによって画素電極3の表面が改質され、コンタクト部90の特性を低下させることを抑制できる。特に、画素電極3の形成直後に窒化物層20を形成し、画素電極3の上面の一部(コンタクト部90を構成する部分)を被覆(キャップ)すると、より効果的に画素電極3の上面の改質を抑制できる。
画素電極3としてITOの多結晶体からなる電極層を形成する場合、画素電極3の形成後に行うゲート電極4のパターニング、および、窒化物層20のパターニングにはウェットエッチングを用いることが好ましい。ドライエッチングによって画素電極3の上面の特性が低下し、密着性の低下や接触抵抗の増大の要因になることを抑制できる。
(第2の実施形態)
以下、本発明による半導体装置の第2の実施形態を説明する。本実施形態の半導体装置は表示装置のTFT基板である。
以下、本発明による半導体装置の第2の実施形態を説明する。本実施形態の半導体装置は表示装置のTFT基板である。
図4は、本実施形態のTFT基板100Bの模式的な断面図である。TFT基板100Bの平面図およびコンタクト部の拡大平面図は、それぞれ、図1(a)および図1(d)を参照する。図4は図1(a)のA−A’線に沿った断面構造を示している。図1に示すTFT基板100Aと同様の構成要素には同じ参照符号を付し、説明の重複を避ける。
図4に示すように、TFT基板100Bでは、ゲート電極4(およびゲート配線14)は、窒化物層20と同一の金属窒化膜から形成された第1のゲート層20aと、第1のゲート層20aの上に形成された第2のゲート層4aとを含む積層構造を有している。第2のゲート層4aは、第1のゲート層20aとは異なる導電材料から形成されている。第2のゲート層4aとして、例えばMo(モリブデン)、Al(アルミニウム)、Ti(チタン)、W(タングステン)、Ta(タンタル)、Cu(銅)から選ばれた元素を含む金属膜を用いてもよい。その他の構成および各構成要素の厚さや材料等は、TFT基板100Aと同様である。
本実施形態によると、コンタクト部90において、ドレイン電極(金属層)7dと画素電極(透明導電層)3との間に窒化物層20を介在させるので、実施形態1と同様にコンタクト抵抗の増大および密着性の低下を抑制できる。さらに、第2のゲート層4aの下に高融点金属の窒化物からなる第1のゲート層20aを配置するので、第2のゲート層4aのヒロックを抑えることができる。また、第1のゲート層20aがバッファとして機能するので、第2のゲート層4aのみでゲート電極を形成する場合と比べて、ゲート電極4とその下地層との密着性を改善できる。
さらに、詳細な説明は後述するが、金属窒化膜の一部をゲート電極4の下層として残す場合には、ゲート電極4と窒化物層20とを1つのフォトマスクから形成することが可能となる。従って、フォトマスクの数を削減でき製造コストを削減し得る。
次に、図5および図6を参照しながら、TFT基板100Bの製造方法の一例を詳細に説明する。図5はTFT基板100Bの製造方法の一例を説明するためのブロック図である。図6(a)〜図6(g)は、TFT基板100Bの製造方法の一例を説明するための模式的な断面図であり、図4に対応する。
図5に示すように、TFT基板100Bの製造方法は、画素電極形成工程PX、高融点金属の窒化物層および第1のゲート層形成工程IM、第2のゲート層形成工程GT、ゲート絶縁層/半導体層形成工程GI/PS、ソース・ドレイン電極形成工程SD、保護層形成工程PASおよび共通電極形成工程CTを有し、この順にプロセスが進む。
まず、図6(a)に示すように、基板2の上に画素電極3を形成する。画素電極3の形成方法は、図3(a)を参照しながら前述した方法と同様である。
次いで、図6(b)に示すように、基板2の上に高融点金属の窒化膜(不図示)を形成し、これをパターニングすることにより、画素電極3の一部上に位置する窒化物層20と、画素電極3が形成されていない領域上に位置する第1のゲート層20aとを形成する。第1のゲート層20aは、ゲート電極およびゲート配線を形成する領域に設ける。窒化膜の形成方法は、図3(b)を参照しながら前述した方法と同様である。
次いで、図6(c)に示すように、第1のゲート層20aの上に、第2のゲート層4aを形成し、ゲート電極4を得る。第2のゲート層4aの形成方法は、図3(a)を参照しながら前述したゲート電極4の形成方法と同様である。図示する例では、第2のゲート層4aのパターンと第1のゲート層20aのパターンとは整合しているが、第2のゲート層4aは、第1のゲート層20aの少なくとも一部と重なっていればよい。
本実施形態では、ゲート電極4およびゲート配線の全体が、第1のゲート層20aおよび第2のゲート層4aを含む積層構造を有してもよい。あるいは、ゲート電極およびゲート配線の一部のみがそのような積層構造を有し、他の部分が第1のゲート層20aまたは第2のゲート層4aのいずれか一方のみから構成されていてもよい。
その後、図6(d)〜(g)に示すように、絶縁層5、半導体層6、ソースおよびドレイン電極7s、7d、保護層8および共通電極9を形成する。これらの形成方法は、図3(d)〜(g)を参照しながら前述した方法と同様である。このようにして、TFT基板100Bを得る。
上記方法では、画素電極3の形成後、第2のゲート層4aを形成する前に、窒化物層20を形成して画素電極3の上面の一部を被覆する。従って、製造プロセス中に画素電極3の上面が改質し、コンタクト部90の特性が低下することを抑制できる。
TFT基板100Bの製造方法は上記の方法に限定されない。例えば、図7(a)〜図7(e)に示すように、ハーフトーン露光法を用いて、図5に示す高融点金属の窒化物層および第1のゲート層形成工程IMと、第2のゲート層形成工程GTとを、1つのフォトマスクを用いて行うことができる。
まず、図7(a)に示すように、画素電極3が形成された基板2上に、高融点金属の窒化膜(金属窒化膜)20’を形成し、金属窒化膜20’の上に、第2のゲート層を形成するための導電膜4’を形成する。
次に、図7(b)に示すように、1つのフォトマスク(ハーフトーンマスク)からハーフトーン露光法により、導電膜4’上に、互いに厚さの異なるレジスト膜R1およびR2を所望のパターン形状に形成する。画素電極3上のコンタクト部を形成する領域にはレジスト膜R1を形成し、ゲート電極およびゲート配線を形成する領域には、レジスト膜R1よりも厚いレジスト膜R3を形成する。
次に、図7(c)に示すように、レジスト膜R1およびR2で覆われていない領域の金属窒化膜20’および導電膜4’をウェットエッチング法でパターニングする。このパターニングにより、レジスト膜R1によって規定される領域に、金属窒化膜20’から窒化物層20が形成され、導電膜4’から導電層(被エッチング層)4bが形成される。また、レジスト膜R2によって規定される領域に、金属窒化膜20’から第1のゲート層20aが形成され、導電膜4’から第2のゲート層4aが形成される。第1のゲート層20aおよび第2のゲート層4aはゲート電極4を構成する。
次に、図7(d)に示すように、ドライエッチング法によりレジスト膜R1を除去する。このドライエッチング法により、レジスト膜R2の一部が削られてレジスト膜R2よりも厚さの小さいレジスト膜R2’が得られる。
続いて、さらなるドライエッチング法により、レジスト膜R2’および導電層4bを除去する。レジスト膜R2’の下にある第2のゲート層4aは除去されずに残る。
この後、図示しないが、図6(d)〜図6(g)を参照しながら説明したように、ゲート絶縁層/半導体層形成工程GI/PS、ソース・ドレイン電極形成工程SD、保護層形成工程PASおよび共通電極形成工程CTを経て、TFT基板100Bを得る。
この方法によると、窒化物層20とゲート電極4とを1枚のフォトマスクから形成できるので、フォトマスクの数を削減でき、製造コストを削減し得る。
なお、後述するように、導電層4bを除去せずに残し、導電層4bを介して、窒化物層20とドレイン電極7dとを接続させることもできる。ただし、第2のゲート層4aとしてAl層やCu層を用いる場合、表面に酸化被膜が形成されるため、上層となるドレイン電極7dとの接続が不安定となり、有効接続面積が小さくなる可能性がある。従って、そのような場合には、本実施形態のように、導電層4bを除去し、窒化物層20とドレイン電極7dとを直接接触させることが好ましい。
(第3の実施形態)
以下、本発明による半導体装置の第3の実施形態を説明する。本実施形態の半導体装置は表示装置のTFT基板である。
以下、本発明による半導体装置の第3の実施形態を説明する。本実施形態の半導体装置は表示装置のTFT基板である。
図8は、本実施形態のTFT基板100Cの模式的な断面図である。TFT基板100Cの平面図およびコンタクト部の拡大平面図は、それぞれ、図1(a)および図1(d)を参照する。図8は図1(a)のA−A’線に沿った断面構造を示している。図1に示すTFT基板100Aと同様の構成要素には同じ参照符号を付し、説明の重複を避ける。
TFT基板100Cは、窒化物層20と同一の金属窒化膜を用いてゲート電極4(20a)およびゲート配線14が形成されている点で前述のTFT基板100A(図1)と異なっている。その他の構成および各構成要素の厚さや材料等は、TFT基板100Aと同様である。
本実施形態では、ゲート電極4(20a)およびゲート配線と窒化物層20とを同一の金属窒化膜の単層で形成するので、製造工程数を増やすことなく、コンタクト部90の抵抗の増大および密着性の低下を抑制できる。また、窒化物層20とゲート電極4とを別層で形成する場合には、ゲート電極4のエッチングの際に窒化物層20もエッチングされる可能性があり、窒化物層20の形成工程が不安定となるが、本実施形態によると、そのような不安定性を改善でき、プロセスの安定性を向上できる。
次に、図9および図10を参照しながら、TFT基板100Cの製造方法の一例を詳細に説明する。図9はTFT基板100Cの製造方法の一例を説明するためのブロック図である。図10(a)〜図10(f)は、TFT基板100Cの製造方法の一例を説明するための模式的な断面図であり、図8に対応する。
図9に示すように、TFT基板100Cの製造方法は、画素電極形成工程PX、高融点金属の窒化物層およびゲート電極形成工程IM、ゲート絶縁層/半導体層形成工程GI/PS、ソース・ドレイン電極形成工程SD、保護層形成工程PASおよび共通電極形成工程CTを有し、この順にプロセスが進む。
まず、図10(a)に示すように、基板2の上に画素電極3を形成する。画素電極3の形成方法は、図3(a)を参照しながら前述した方法と同様である。
次いで、図10(b)に示すように、基板2の上に高融点金属の窒化膜(不図示)を形成し、これをパターニングすることにより、画素電極3の一部上に位置する窒化物層20と、画素電極3が形成されていない領域上に位置するゲート電極4(20a)とを形成する。金属窒化膜の形成およびパターニングの方法は、図3(b)を参照しながら前述した方法と同様である。
次いで、図10(c)〜(f)に示すように、絶縁層5、半導体層6、ソースおよびドレイン電極7s、7d、保護層8および共通電極9を形成し、TFT基板100Cを得る。これらの形成方法は、図3(d)〜(g)を参照しながら前述した方法と同様である。
上記方法によると、図2および図3を参照しながら前述したTFT基板100Aの製造方法よりも、ゲート電極形成工程GTを削減できるので、フォトマスク数を低減できる。また、画素電極3を形成した後、絶縁層5の形成前に、画素電極3の上に窒化物層20を形成するので、絶縁層5の形成工程やその後の工程中に、コンタクト部90に位置する画素電極3の上面が改質されることを抑制できる。
(第4の実施形態)
図11は、本実施形態のTFT基板100Dの模式的な断面図である。TFT基板100Dの平面図およびコンタクト部の拡大平面図は、それぞれ、図1(a)および図1(d)を参照する。図11は図1(a)のA−A’線に沿った断面構造を示している。図1に示すTFT基板100Aと同様の構成要素には同じ参照符号を付し、説明の重複を避ける。
図11は、本実施形態のTFT基板100Dの模式的な断面図である。TFT基板100Dの平面図およびコンタクト部の拡大平面図は、それぞれ、図1(a)および図1(d)を参照する。図11は図1(a)のA−A’線に沿った断面構造を示している。図1に示すTFT基板100Aと同様の構成要素には同じ参照符号を付し、説明の重複を避ける。
TFT基板100Dでは、TFT基板100B(図4)と同様に、ゲート電極4(およびゲート配線14)は、窒化物層20と同一の金属窒化膜から形成された第1のゲート層20aと、第1のゲート層20aの上に形成された第2のゲート層4aとを含む積層構造を有している。第2のゲート層4aは、第1のゲート層20aとは異なる導電材料から形成されている。また、TFT基板100Dでは、窒化物層20とドレイン電極7dとの間に、第2のゲート層4aと同一の導電膜から形成された導電層4bを有している。導電層4bは、窒化物層20と接し、かつ、ドレイン電極7dのうち開口部5uに位置する部分と接している。その他の構成および各構成要素の厚さや材料等は、TFT基板100Aと同様である。
本実施形態では、ゲート電極4およびゲート配線と、コンタクト部90において窒化物層20とドレイン電極7dとの間に形成される導電体層とを、同一の2つの膜(金属窒化膜および導電膜)をパターニングすることによって同時に形成する。このため、製造工程数を増やすことなく、コンタクト部90の抵抗の増大および密着性の低下を抑制できる。また、窒化物層20とゲート電極4とを別層で形成する場合には、ゲート電極4のエッチングの際に窒化物層20もエッチングされる可能性があり、窒化物層20の形成工程が不安定となるが、本実施形態によると、そのような不安定性を改善でき、プロセスの安定性を向上できる。
次に、図12および図13を参照しながら、TFT基板100Dの製造方法の一例を詳細に説明する。図12はTFT基板100Dの製造方法の一例を説明するためのブロック図である。図13(a)〜図13(f)は、TFT基板100Dの製造方法の一例を説明するための模式的な断面図であり、図11に対応する。
図12に示すように、TFT基板100Dの製造方法は、画素電極形成工程PX、高融点金属の窒化物層およびゲート電極形成工程IM/GT、ゲート絶縁層/半導体層形成工程GI/PS、ソース・ドレイン電極形成工程SD、保護層形成工程PASおよび共通電極形成工程CTを有し、この順にプロセスが進む。
まず、図13(a)に示すように、基板2の上に画素電極3を形成する。画素電極3の形成方法は、図3(a)を参照しながら前述した方法と同様である。
次いで、図13(b)に示すように、基板2の上に高融点金属の窒化膜(不図示)および導電膜(不図示)をこの順で形成する。次いで、これらの膜を同時にパターニングすることにより、画素電極3の一部上に、窒化膜から形成された窒化物層20と、導電膜から形成された導電層4bとを形成する。また、画素電極3が形成されていない領域上に、窒化膜から形成された第1のゲート層20aと、導電膜から形成された第2のゲート層4aとを形成する。
次いで、図13(c)〜(f)に示すように、絶縁層5、半導体層6、ソースおよびドレイン電極7s、7d、保護層8および共通電極9を形成し、TFT基板100Dを得る。これらの形成方法は、図3(d)〜(g)を参照しながら前述した方法と同様である。なお、本実施形態では、ドレイン電極7dは、開口部5u内で導電層4bと接するように形成される。
上記方法によると、ゲート電極4と窒化物層20とを1つのフォトマスクで形成できるので、TFT基板100Aの製造方法よりも、工程数(フォトマスク数)を削減できる。また、本実施形態でも、画素電極3を形成した後、絶縁層5の形成前に、画素電極3の上面に窒化物層20を形成するので、絶縁層5の形成工程やその後の工程中に、コンタクト部90に位置する画素電極3の上面が改質されることを抑制できる。
(第5の実施形態)
以下、本発明による半導体装置の第5の実施形態を説明する。本実施形態の半導体装置は表示装置のTFT基板である。
以下、本発明による半導体装置の第5の実施形態を説明する。本実施形態の半導体装置は表示装置のTFT基板である。
図14(a)および(b)は、それぞれ、本実施形態のTFT基板100Eの模式的な断面図である。TFT基板100Eの平面図およびコンタクト部の拡大平面図は、それぞれ、図1(a)および図1(d)を参照する。図14(a)および(b)は、それぞれ、図1(a)のA−A’線およびB−B’線に沿った断面構造を示している。図1に示すTFT基板100Aと同様の構成要素には同じ参照符号を付し、説明の重複を避ける。
TFT基板100Eはゲート電極4と絶縁層5および画素電極3との間に、さらなる絶縁層5aが形成されている点で、TFT基板100Aと異なる。
TFT基板100Eでは、ゲート絶縁層が絶縁層5および絶縁層5aからなる2層構造を有し、これらの2層の間に画素電極3が設けられている。本実施形態では、絶縁層5aを「第1ゲート絶縁層」、開口部5uが形成される絶縁層5を「第2ゲート絶縁層」と称する。
第1ゲート絶縁層5aおよび第2ゲート絶縁層5は、例えばSiO2(酸化シリコン)、SiNx(窒化シリコン)、SiOxNy(酸化窒化シリコン、x>y)、SiNxOy(窒化酸化シリコン、x>y)、Al2O3(酸化アルミニウム)または酸化タンタル(Ta2O5)から形成され得る。
また、基板2からの不純物などの拡散防止や製造プロセスの処理時間低減のため、下層の第1ゲート絶縁層5aは、SiNx、またはSiNxOy(窒化酸化シリコン、x>y)から形成されてもよい。シリコン窒化膜から形成された絶縁層はエッチングレートが大きいので、処理時間を短くできる。また、第1ゲート絶縁層5aは表示領域の略全面に設けられていてもよい(図14(b)参照)。
下層である第1ゲート絶縁層5aとして、基板2からの不純物等の拡散防止のために窒化珪素層、窒化酸化珪素層等を形成し、その上の層(上層)に、絶縁性を確保するために酸化珪素層、酸化窒化珪素層等を形成してもよい。
なお、ゲート電極4やコンタクト部90の構成は、図14に示す構成に限定されない。図14に示す例では、TFT基板100A(図1)に第1ゲート絶縁層5aを設けているが、前述の他のTFT基板100B〜100Dに第1ゲート絶縁層5aを設けてもよい。
本実施形態によると、コンタクト部90において、ドレイン電極7dと画素電極3との間に窒化物層20を介在させることにより、コンタクト部90の抵抗の増大および密着性の低下を抑制できる。また、ゲート電極4と、画素電極3および窒化物層20とを、絶縁層5aを挟んで別層で形成するので、画素電極3および窒化物層20の処理時にゲート電極4が影響を受けたり、ゲート電極4の処理時に窒化物層20が影響を受けることを抑制できる、従って、プロセスの安定性を向上できる。
本実施形態は、半導体層6として酸化物半導体層を用いる場合に好適に適用され得る。酸化物半導体TFTでは、酸化物半導体層の特性を維持するため(低抵抗化を抑制するため)には、ゲート絶縁層のうち酸化物半導体層と接する層となる第2ゲート絶縁層5として、酸素を含む層(例えばSiO2、SiOxNy(x>y)などの酸化絶縁膜)を用いることが好ましい。これにより、酸化物半導体層に酸素欠損が生じた場合に、酸化物層に含まれる酸素によって酸素欠損を回復することが可能となる。従って、酸化物半導体層の酸素欠損を低減でき、酸化物半導体層の低抵抗化を抑制できる。一方、そのような酸化絶縁膜の形成には、エッチレートが遅く処理タクトがかかるという問題がある。これに対し、ゲート絶縁層のうちゲート電極側に位置する第1ゲート絶縁層5aを酸化絶縁膜以外の絶縁膜(例えばSiNxなどの窒化膜)で形成すると、ゲート絶縁層全体の厚さに対する絶縁酸化膜の厚さの割合(膜厚占有率)を低減できる。これにより、酸化物半導体層の低抵抗化を抑制しつつ、処理タクトを抑えることができる。このように、2層構造のゲート絶縁層を有する酸化物半導体TFTを備えた半導体装置に本実施形態を適用すると、高いTFT特性を確保しつつ、ゲート絶縁層の2層を利用して上記効果(プロセスの安定性の向上)を得ることができる。
次に、図15および図16を参照しながら、本発明の実施形態によるTFT基板100Eの製造方法の一例を説明する。
図15はTFT基板100Eの製造方法を説明するためのブロック図である。図16(a)〜図16(h)はTFT基板100Eの製造方法を説明するための模式的な断面図である。なお、図16(a)〜図16(h)は図14(a)に対応する断面構造を示す。
図15に示すように、TFT基板100Eの製造方法は、ゲート電極形成工程GT、第1ゲート絶縁層工程GI−1、画素電極形成工程PX、高融点金属の窒化物層形成工程IM、第2ゲート絶縁層/半導体層形成工程GI−2/PS、ソース・ドレイン電極形成工程SD、保護層形成工程PASおよび共通電極形成工程CTを有し、この順にプロセスが進む。
まず、図16(a)に示すように、ゲート電極形成工程GTでは、図3(c)を参照しながら前述した方法と同様の方法でゲート電極4を形成する。
次に、図16(b)に示すように、第1ゲート絶縁層工程GI−1では、ゲート電極4上に、例えばCVD法で不図示の絶縁膜を形成した後、フォトリソグラフィ法およびウェットまたはドライエッチング法などでこの絶縁膜をパターニングして、第1ゲート絶縁層5aを形成する。また、第1ゲート絶縁層5aのパターニング後、パターニングに用いられたレジスト(不図示)を剥離する。
次に、図16(c)に示すように、画素電極形成工程PXでは、ゲート絶縁層5aの上に、図3(a)を参照しながら前述した方法と同様の方法で画素電極3を形成する。
次に、図16(d)に示すように、高融点金属の窒化物層形成工程IMでは、画素電極3の上面の一部上に、図3(b)を参照しながら前述した方法と同様の方法で、窒化物層20を形成する。
続いて、図16(e)に示すように、第2ゲート絶縁層/半導体層形成工程GI−2/PSでは、第1ゲート絶縁層5aおよび画素電極3上に、第2ゲート絶縁層5および半導体層6を形成する。第2ゲート絶縁層5および半導体層6の形成方法は、それぞれ、図3(d)を参照しながら前述した絶縁層5および半導体層6の形成方法と同様である。
次に、図16(f)〜図16(h)に示すソース・ドレイン電極形成工程SD、保護層形成工程PASおよび共通電極形成工程CTを経て、ソース電極7s、ドレイン電極7d、保護層8および共通電極9を形成する。これらの形成方法は、図3(e)〜(g)を参照しながら前述した方法と同様である。このようにして、TFT基板100Eを得る。
画素電極3としてITOの多結晶体からなる電極層を形成する場合、上記方法において、画素電極3の形成後に行う窒化物層20のパターニングとソースおよびドレイン電極のパターニングにはウェットエッチングを用いることが好ましい。ドライエッチングによって画素電極3の上面の特性が低下し、密着性の低下や接触抵抗の増大の要因になることを抑制できる。
(第6の実施形態)
以下、本発明による半導体装置の第6の実施形態を説明する。本実施形態の半導体装置は表示装置のTFT基板である。
以下、本発明による半導体装置の第6の実施形態を説明する。本実施形態の半導体装置は表示装置のTFT基板である。
図17(a)および(b)は、それぞれ、本実施形態のTFT基板100Fの模式的な断面図である。TFT基板100Fの平面図およびコンタクト部の拡大平面図は、それぞれ、図1(a)および図1(d)を参照する。図17(a)および(b)は、それぞれ、図1(a)のA−A’線およびB−B’線に沿った断面構造を示している。図1に示すTFT基板100Aと同様の構成要素には同じ参照符号を付し、説明の重複を避ける。
TFT基板100Fは、基板2上に下地絶縁層(バッファ層)15が形成され、下地絶縁層15の上にゲート電極4および画素電極3が形成されている点で、TFT基板100Aと異なる。
本実施形態によると、第1の実施形態のTFT基板100Aと同様の効果が得られる。さらに、ゲート電極4を構成するメタル材料によっては、基板2との密着性が低い場合があるが、基板2に下地絶縁層15を形成することにより、ゲート電極4の密着性を高めることができる。また、下地絶縁層15が基板2の保護層として機能することから、基板2として、アルカリガラスなどのイオン溶出が生じ得る基板を使用することも可能になる。さらに、基板2として、アクリル樹脂などのプラスチック基板や、PETなどのフィルム基材を用いることもできる。このように、基板2として、無アルカリガラス以外の基板も広く用いることができるので、基板2の選択性が高くなる。
基板2として、耐熱性の低いプラスチックやフィルム基材を用いる場合には、半導体層6として酸化物半導体層を用いることが好ましい。酸化物半導体はSi系半導体よりも低温での処理が可能であるので、プラスチックやフィルム基材上に、酸化物半導体膜を形成し、パターニングすることが可能である。従って、基板2としてプラスチックやフィルム基材を使用し、その表面に下地絶縁層15を形成した後に酸化物半導体TFTを形成すると、例えばフレキシブルディスプレイに好適に適用可能な半導体装置を製造できる。
下地絶縁層15として、例えばSiO2(酸化シリコン)、SiNx(窒化シリコン)、SiOxNy(酸化窒化シリコン、x>y)、SiNxOy(窒化酸化シリコン、x>y)、Al2O3(酸化アルミニウム)または酸化タンタル(Ta2O5)から形成された単層または積層を用いることができる。下地絶縁層15の厚さは例えば約50nm以上600nm以下である。
なお、ゲート電極4やコンタクト部90の構成は図17に示す構成に限定されない。図17では、TFT100A(図1)に下地絶縁層15を形成しているが、他のTFT基板100B〜100Dに下地絶縁層15を適用してもよい。
TFT基板100Fは、次のようにして製造できる。まず、基板2上に、CVD法などにより下地絶縁層15を形成する(バッファ層形成工程BU)。続いて、画素電極形成工程PX、ゲート電極形成工程GT、高融点金属の窒化物層形成工程IM、ゲート絶縁層/半導体層形成工程GI/PS、ソース・ドレイン電極形成工程SD、保護層形成工程PASおよび共通電極形成工程CTを行う。下地絶縁層15の形成後の各工程は、図3(a)〜(g)を参照しながら前述した工程と同様である。
(第7の実施形態)
以下、本発明の半導体装置の第7の実施形態を説明する。本実施形態の半導体装置は、透明導電層と金属層との間に絶縁層が形成されていない点で、前述の実施形態と異なっている。
以下、本発明の半導体装置の第7の実施形態を説明する。本実施形態の半導体装置は、透明導電層と金属層との間に絶縁層が形成されていない点で、前述の実施形態と異なっている。
本実施形態の半導体装置は、透明導電層と金属層とを接続するコンタクト部を有している。コンタクト部において、透明導電層と金属層との間に高融点金属の窒化物層が配置されており、高融点金属の窒化物層は、透明導電層の上面と接している。また、基板の法線方向から見たとき、高融点金属の窒化物層は、金属層と透明導電層とが重なった領域に配置されており、高融点金属の窒化物層の形状と金属層の形状とは異なっている。金属層は例えばドレイン電極またはドレイン電極と電気的に接続された電極層であり、透明導電層は例えば画素電極である。なお、本実施形態の半導体装置は、上記のような構成のコンタクト部を有していればよく、そのようなコンタクト部はTFTと画素電極とのコンタクト部に限定されず、端子部や接続部であってもよい。
以下、TFT基板を例に、本実施形態の半導体装置の構成をより具体的に説明する。
図18(a)は本発明の実施形態によるTFT基板100Gの模式的な平面図である。図18(b)は、図18(a)のA−A’線に沿ったTFT基板100Gの模式的な断面図、図18(b)は、図18(a)のB−B’線に沿ったTFT基板100Gの模式的な断面図である。図18(d)は、TFT基板100Gにおけるコンタクト部を含む領域を拡大した拡大平面図である。図1に示すTFT基板100Aと同様の構成要素には同じ参照符号を付し、説明の重複を避ける。
図18(a)〜図18(d)に示すように、TFT基板100Gは、基板2と、基板2上に形成されたゲート電極4と、ゲート電極4を覆う絶縁層5と、絶縁層5上に形成された画素電極(透明導電層)3と、絶縁層5を介してゲート電極4と重なる半導体層6と、半導体層6に電気的に接続されたソース電極7sおよびドレイン電極(金属層)7dとを有している。TFT基板100Gには、ドレイン電極7dと画素電極3とを電気的に接続するコンタクト部90が設けられている。
コンタクト部90では、画素電極3とドレイン電極7dとの間には窒化物層20が配置されている。窒化物層20は、画素電極3の上面の一部と接している。また、基板2の法線方向から見たとき、窒化物層20の形状と、ドレイン電極7dの形状とは異なっている。本実施形態では、絶縁層5はゲート絶縁層であり、画素電極3および窒化物層20は、絶縁層5よりも上に設けられている。
本実施形態のTFT基板100Gは、ドレイン電極7dと画素電極3との間に窒化物層20を有しているので、画素電極3とドレイン電極7dとの間の抵抗を低く抑えることができ、かつ、これらの密着性を高めることができる。また、窒化物層20の形状と、ドレイン電極7dの形状とは異なっている。このように、窒化物層20とドレイン電極7dとは別々にパターニングされているので、必要な領域にのみ窒化物層20を配置でき、製造コストを低く抑えることができる。
図示する例では、基板2の法線方向から見たとき、窒化物層20は、ドレイン電極7dと画素電極3とが重なった領域の全体に配置されている。このため、画素電極3の上面はドレイン電極7dと直接接していない。このような構成により、画素電極3の上面の特性による密着性の低下や抵抗の増大をより効果的に抑制できる。例えば図18(d)から分かるように、基板2の法線方向から見たとき、ドレイン電極7dの幅よりも窒化物層20の幅を大きくすることにより、より確実に上記の構成を実現できる。
前述の第1〜第6の実施形態では、コンタクト部は、絶縁層のコンタクトホール内に形成されるので、接触面積はコンタクトホールの面積に制限される。これに対し、本実施形態では、ドレイン電極7dと画素電極3との間に絶縁層を形成しないので、コンタクト部におけるドレイン電極7dと窒化物層20(または窒化物層20および画素電極3)との接触面積をより大きくできる。従って、表示品位をより安定化できる。
また、図18に示す例では、窒化物層20の幅をドレイン電極7dの幅よりも大きくしているので、その分だけ画素の開口面積が小さくなる。しかしながら、本実施形態によると、第1〜第6の実施形態と比べて、同程度の接触面積を確保しつつ、ドレイン電極7dのうち画素電極3と重なる部分の長さを抑えることが可能である。従って、ドレイン電極7dの長さを抑えることによって、ドレイン電極7dの幅を大きくしても、開口率を高く維持できる。
次に、図19および図20を参照しながらTFT基板100Gの製造方法の一例を説明する。図19は、TFT基板100Gの製造方法を説明するためのブロック図である。図20(a)〜図20(g)は、TFT基板100Gの製造方法を説明するための模式的な断面図である。
図19に示すように、TFT基板100Gの製造方法は、ゲート電極形成工程GT、ゲート絶縁層/半導体層形成工程GI/PS、画素電極形成工程PX、高融点金属の窒化物層形成工程IM、ソース・ドレイン電極形成工程SD、保護層形成工程PASおよび共通電極形成工程CTを有し、この順にプロセスが進む。
図20(a)〜図20(g)を参照しながら具体的な製造工程を説明する。なお、図20(a)〜図20(g)に示す断面構造は、図18(b)に示した断面構造に対応する。また、各膜の形成方法やパターニング方法は、図3を参照しながら前述した方法と同様とする。
図20(a)に示すように、ゲート電極形成工程GTでは、基板2上に例えばスパッタ法で導電膜を形成した後、この導電膜をパターニングして、ゲート電極4を形成する。
次に、図20(b)に示すように、ゲート絶縁層/半導体層形成工程GI/PSでは、ゲート電極4を覆うように、不図示の絶縁膜を例えばCVD法などで形成する。次いで、この絶縁膜をパターニングして絶縁層5を形成する。この後、絶縁層5上に、不図示の半導体膜(例えば、In−Ga−Zn−O系半導体膜)を例えばスパッタ法などで形成し、この半導体膜をパターニングして、半導体層6を形成する。半導体層6は、絶縁層5を介してゲート電極4と重なるように形成される。
次に、図20(c)に示すように、画素電極形成工程PXでは、絶縁層5の上に不図示の導電膜(例えば、ITO膜などの透明導電膜)を形成した後、この導電膜をパターニングして、画素電極3を形成する。
続いて、図20(d)に示すように、高融点金属の窒化物層形成工程IMでは、例えば窒素雰囲気中でスパッタ法により、画素電極3を覆うように高融点金属の窒化膜を形成する。次いで、この窒化膜をパターニングして、画素電極3の上面の一部上に窒化物層20を形成する。
次に、図20(e)に示すように、ソース・ドレイン電極形成工程SDでは、半導体層6上、絶縁層5上、および窒化物層20上に不図示の金属膜を例えばスパッタ法にて形成する。この後、フォトリソグラフィ法およびウェットエッチング法などによりこの金属膜をパターニングして、ソース電極7sおよびドレイン電極7dを形成する。
ソース電極7sおよびドレイン電極7dは、それぞれ、半導体層6に電気的に接続される。半導体層6のうちソース電極7sと接する部分がソースコンタクト領域、ドレイン電極7dと接する部分がドレインコンタクト領域となり、ソースコンタクト領域とドレインコンタクト領域とに挟まれた部分がチャネル領域となる。ドレイン電極7dは、また、窒化物層20を介して画素電極3と電気的に接続される。なお、ドレイン電極7dが窒化物層20および画素電極3の両方と接していてもよい。このようにして、ドレイン電極7dと画素電極3とを接続するコンタクト部90が得られる。
次に、図20(f)および図20(g)に示すように、保護層形成工程PASおよび共通電極形成工程CTを行い、保護層8および共通電極9を形成する。これらの形成方法は、図3(f)および図3(g)を参照しながら前述した方法と同様である。このようにして、TFT基板100Gを得る。
上記方法によると、画素電極3を形成した後、ソースおよびドレイン電極7s、7dを形成する前に窒化物層20を形成し、画素電極3の上面を保護できる。このため、ソースおよびドレイン電極形成工程やその後の工程で、画素電極3の上面が改質することを抑制できるので、コンタクト部の抵抗の増大や信頼性の低下を抑制できる。
TFT基板100Gの製造方法は上記方法に限定されない。例えば、上記方法における画素電極形成工程PXと高融点金属の窒化物層形成工程IMとを同時に行うことも可能である。
図21(a)〜(e)は、TFT基板100Gの製造方法の他の例を説明するための図であり、画素電極の形成と高融点金属の窒化物層の形成とを同時に行う工程PX/IMを示す断面図である。
まず、上記と同様の方法で、基板2上にゲート電極4および絶縁層5を形成する。
次いで、図21(a)に示すように、絶縁層5の上に、透明導電膜3’を形成し、透明導電膜3’の上に高融点金属の窒化膜(金属窒化膜)20’を形成する。
次に、図21(b)に示すように、1つのフォトマスク(ハーフトーンマスク)からハーフトーン露光法により、金属窒化膜20’上に、互いに厚さの異なるレジスト膜R3およびR4を所望のパターン形状に形成する。ここでは、窒化物層を形成しようとする領域にレジスト膜R3を形成し、画素電極を形成しようとする領域(窒化物を形成しようとする領域以外)にレジスト膜R3よりも薄いレジスト膜R4を形成する。
次に、図21(c)に示すように、レジスト膜R3およびR4で覆われていない領域の透明導電膜3’および金属窒化膜20’をウェットエッチング法でパターニングする。このパターニングにより、透明導電膜3’から画素電極3が形成され、金属窒化膜20’から窒化物層20が形成される。
次に、図21(d)に示すように、ドライエッチング法によりレジスト膜R4を除去する。また、このドライエッチング法により、レジスト膜R3の一部が削られてレジスト膜R3よりも厚さの小さいレジスト膜R3’となる。この後、図21(e)に示すように、レジスト膜R3’を公知の方法で除去する。
この後、図3(e)〜図3(g)を参照しながら説明したように、ソース・ドレイン電極形成工程SD、保護層形成工程PASおよび共通電極形成工程CTを経て、図18に示したTFT基板100Gが得られる。
上記方法のように、ハーフトーン露光法を利用すると、画素電極3と窒化物層20とを1枚のフォトマスクから形成できるので、フォトマスクの数を削減でき、製造コストを削減できる。
上述した第1〜第6の実施形態では、窒化物層20とドレイン電極7dとの間に絶縁層5を形成しており、コンタクト部90は、絶縁層5のコンタクトホール内に形成される。第7の実施形態では、窒化物層20とドレイン電極7dとの間に絶縁層が設けられていない。上述したように、第7の実施形態によると、コンタクト部90におけるドレイン電極7dと窒化物層20、および窒化物層20と画素電極3との接触面積を大きくできるというメリットがある。一方、第1〜第6の実施形態のように、絶縁層5のコンタクトホール内にコンタクト部90を形成すると、画素の開口率をさらに高めることが可能になる。以下、図面を参照しながら、この理由を説明する。
窒化物層20とドレイン電極7dとの間に絶縁層を形成しない構成によると(第7の実施形態)、図18(d)に示すように、絶縁層5上にソース配線7(m)および7(m+1)と画素電極3(m)が形成される。画素電極3(m)は、隣接するソース配線7(m)および7(m+1)の間に形成される。この場合、画素電極3とソース配線7(m)および7(m+1)との間の距離は、それぞれ例えば5μm以上に設定される。これは、画素電極3とソース配線7との間隔が小さすぎると(例えば5μm未満)、これらの間で短絡する可能性があるからである。
これに対し、窒化物層20とドレイン電極7dとの間に絶縁層5を形成する構成によると(第1〜第6の実施形態)、図1(d)に示すように、ソース配線7(m)および7(m+1)と画素電極3(m)とが異なるレイヤーに形成されるので、基板2の法線方向から見たときに、画素電極3とソース配線7との間隔が例えば5μm未満であっても、さらには画素電極3とソース配線7とが最大約1μmぐらい重なって配置されていても、これらの間で短絡が起きる可能性は低い。従って、基板2の法線方向から見たときの、ソース配線7(m)および7(m+1)と画素電極3との間の距離を小さく抑えたり、あるいは、重なるように配置することが可能になる。
なお、上記とは逆に、ゲート配線14と画素電極3とは、図18に示す構成では異なるレイヤーに形成され、図1に示す構成では同じレイヤーに形成される。このため、図18に示す構成の方が、ゲート配線14と画素電極3との距離を小さくできる。一般的に、例えば液晶表示装置の1画素は、ソース配線7(m)および7(m+1)の延設方向と平行な方向(列方向)の長さは、列方向と垂直な方向(行方向)の長さよりも長い(例えば、列方向の長さ:行方向の長さ=3:1)。従って、ソース配線7(m)および7(m+1)と画素電極3との間の距離を小さくする方が、ゲート配線14と画素電極3(m)および3(m+1)との間の距離を小さくするよりも、画素の有効開口領域vの面積を大きくすることに対する効果が大きい。よって、図1(d)に示すように、窒化物層20とドレイン電極7dとの間に絶縁層5を形成する構成を採用した方が、画素の開口率をより効果的に向上できる。
本発明による半導体装置の実施形態は、透明導電層と、その上層にある金属層と、それらの間に配置された窒化物層とを有するコンタクト部を備えていればよく、上述したTFT基板に限定されず、種々の半導体装置に適用され得る。また、製造プロセスや各構成要素の材料、厚さなども上述した例に限定されない。さらに、TFTの構造も上述した例に限定されない。例えば酸化物半導体TFTを形成する場合、チャネル領域と接するようにエッチストップ層が設けられていてもよい。酸化物半導体膜の一部を低抵抗化することにより、酸化物半導体層と画素電極とを同一の酸化物半導体膜から形成することもできる。その場合でも、画素電極(透明な酸化物層)とドレイン電極との間に、画素電極の上面と接するように窒化物層を形成することにより、コンタクト部の抵抗の増大と密着性の低下を抑える効果が得られる。
上述した実施形態のTFT基板100A〜100Gは、FFSモード以外の動作モードの表示装置にも適用され得る。例えばVA(Vertical Alignment)モードなどの縦電界駆動方式の表示装置に適用してもよい。その場合には、共通電極9を設けなくてもよい。あるいは、共通電極9の代わりに、画素電極3と対向して補助容量電極として機能する透明導電層を設けて、画素内に透明な補助容量を形成してもよい。
本発明の実施形態は、透明導電層と金属層とを接続するコンタクト部を備えた種々の半導体装置に広く適用され得る。例えばアクティブマトリクス基板等の回路基板、液晶表示装置、有機エレクトロルミネセンス(EL)表示装置および無機エレクトロルミネセンス表示装置等の表示装置、イメージセンサー装置等の撮像装置、画像入力装置や指紋読み取り装置等の電子装置などにも適用できる。
2 基板
3、3(m)、3(m+1) 画素電極(透明導電層)
4 ゲート電極
5 絶縁層
5u 開口部
6 半導体層
7s ソース電極
7d ドレイン電極(金属層)
7(m)、7(m+1) ソース配線
8 保護層
9 共通電極
14 ゲート配線
15 下地絶縁層
19 スリット
20 窒化物層
100A〜100G 半導体装置(TFT基板)
3、3(m)、3(m+1) 画素電極(透明導電層)
4 ゲート電極
5 絶縁層
5u 開口部
6 半導体層
7s ソース電極
7d ドレイン電極(金属層)
7(m)、7(m+1) ソース配線
8 保護層
9 共通電極
14 ゲート配線
15 下地絶縁層
19 スリット
20 窒化物層
100A〜100G 半導体装置(TFT基板)
Claims (22)
- 基板と、
基板に支持された透明導電層と、
前記透明導電層を覆うように形成され、かつ、前記透明導電層と少なくとも部分的に重なる開口部を有する絶縁層と、
前記絶縁層上および前記開口部内に形成された金属層と、
前記透明導電層と前記金属層とを接続するコンタクト部と
を備え、
前記コンタクト部において、前記透明導電層と前記金属層のうち前記開口部内に位置する部分との間には高融点金属の窒化物層が配置されており、
前記基板の法線方向から見たとき、前記窒化物層の少なくとも一部は前記開口部と重なっており、かつ、前記高融点金属の窒化物層の形状と前記金属層の形状とは異なっており、
前記高融点金属の窒化物層は前記透明導電層の上面と接している半導体装置。 - 前記基板の法線方向から見たとき、前記窒化物層は前記開口部の全体と重なっている、請求項1に記載の半導体装置。
- 前記高融点金属の窒化物層の上面は前記金属層の前記開口部内に位置する部分と接している請求項1または2に記載の半導体装置。
- 前記基板に支持された薄膜トランジスタをさらに備え、
前記薄膜トランジスタは、チャネル領域を含む半導体層、ゲート電極、前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層、および、前記半導体層に電気的に接続されたソース電極およびドレイン電極を含み、
前記金属層は、前記薄膜トランジスタの前記ドレイン電極または前記ドレイン電極と電気的に接続された電極層であり、
前記絶縁層は前記ゲート絶縁層を含み、
前記透明導電層は画素電極として機能する請求項1から3のいずれかに記載の半導体装置。 - 前記ゲート電極は、前記高融点金属の窒化物層と同一の金属窒化膜から形成された第1のゲート層を含む請求項4に記載の半導体装置。
- 前記ゲート電極は、前記第1のゲート層上に配置された第2のゲート層をさらに含み、前記第2のゲート層は前記第1のゲート層とは異なる材料から形成されている請求項5に記載の半導体装置。
- 前記高融点金属の窒化物層と前記金属層との間に、前記第2のゲート層と同一の導電膜から形成された導電層をさらに有する請求項6に記載の半導体装置。
- 前記ゲート電極と前記透明導電層および前記絶縁層との間に、さらなる絶縁層を有している請求項4から7のいずれかに記載の半導体装置。
- 前記基板と前記ゲート電極および前記透明導電層との間に、下地絶縁層を有している請求項4から7のいずれかに記載の半導体装置。
- 前記窒化物層の上面の少なくとも一部は前記絶縁層と接している請求項1から6のいずれかに記載の半導体装置。
- 前記高融点金属の窒化物層の上面は前記導電層と接し、前記導電層の上面は、前記金属層の前記開口部内に位置する部分と接している請求項7に記載の半導体装置。
- 基板と、
基板に支持された透明導電層と、
前記透明導電層の上に形成された金属層と、
前記透明導電層と前記金属層とを接続するコンタクト部と
を備え、
前記コンタクト部において、前記透明導電層と前記金属層との間には高融点金属の窒化物層が配置されており、
前記高融点金属の窒化物層は、前記透明導電層の上面と接しており、
前記基板の法線方向から見たとき、前記高融点金属の窒化物層は前記金属層と前記透明導電層とが重なった領域の全体に配置され、前記高融点金属の窒化物層の形状と前記金属層の形状とは異なっている半導体装置。 - 前記基板に支持された薄膜トランジスタをさらに備え、
前記薄膜トランジスタは、チャネル領域を含む半導体層、ゲート電極、前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層、および、前記半導体層に電気的に接続されたソース電極およびドレイン電極を含み、
前記金属層および前記透明導電層は、前記ゲート絶縁層の上に配置されており、
前記金属層は、前記薄膜トランジスタの前記ドレイン電極または前記ドレイン電極と電気的に接続された電極層であり、
前記透明導電層は画素電極として機能する請求項12に記載の半導体装置。 - 前記ソース電極および前記ドレイン電極の上に形成された保護層と、
前記保護層を介して前記透明導電層の少なくとも一部と重なるように配置された共通電極とをさらに有する請求項4または13に記載の半導体装置。 - 前記半導体層は酸化物半導体層である請求項4から9、13および14のいずれかに記載の半導体装置。
- 前記酸化物半導体層はIn、GaおよびZnを含む請求項15に記載の半導体装置。
- 請求項4または13に記載の半導体装置の製造方法であって、
前記基板上に、前記透明導電層を形成した後、前記ゲート電極および前記絶縁層を形成する前に、前記窒化物層を形成する半導体装置の製造方法。 - 前記酸化物半導体層は結晶性を有する、請求項16に記載の半導体装置。
- 前記基板に支持された薄膜トランジスタをさらに備え、
前記薄膜トランジスタは、チャネル領域を含む半導体層、ゲート電極、前記ゲート電極と前記半導体層との間に形成されたゲート絶縁層、および、前記半導体層に電気的に接続されたソース電極およびドレイン電極を含み、
前記絶縁層は前記ゲート絶縁層を含み、
前記ゲート電極は、前記高融点金属の窒化物層と同一の金属窒化膜から形成された第1のゲート層を含む請求項1から3のいずれかに記載の半導体装置。 - 前記ゲート電極は、前記第1のゲート層上に配置された第2のゲート層をさらに含み、前記第2のゲート層は前記第1のゲート層とは異なる材料から形成されている請求項19に記載の半導体装置。
- 前記高融点金属の窒化物層と前記金属層との間に、前記第2のゲート層と同一の導電膜から形成された導電層をさらに有する請求項20に記載の半導体装置。
- 前記高融点金属の窒化物層の上面は前記導電層と接し、前記導電層の上面は、前記金属層の前記開口部内に位置する部分と接している請求項21に記載の半導体装置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012172217 | 2012-08-02 | ||
JP2012172217 | 2012-08-02 | ||
PCT/JP2013/070448 WO2014021252A1 (ja) | 2012-08-02 | 2013-07-29 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2014021252A1 JPWO2014021252A1 (ja) | 2016-07-21 |
JP5964967B2 true JP5964967B2 (ja) | 2016-08-03 |
Family
ID=50027927
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014528138A Active JP5964967B2 (ja) | 2012-08-02 | 2013-07-29 | 半導体装置およびその製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US9496287B2 (ja) |
JP (1) | JP5964967B2 (ja) |
WO (1) | WO2014021252A1 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104576650B (zh) * | 2013-10-12 | 2017-06-30 | 北京京东方光电科技有限公司 | 阵列基板及其制作方法、显示装置 |
JP6173246B2 (ja) * | 2014-03-27 | 2017-08-02 | 三菱電機株式会社 | 薄膜トランジスタおよびその製造方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07120790A (ja) | 1993-08-31 | 1995-05-12 | Kyocera Corp | アクティブマトリックス基板およびその製造方法 |
JP2000206508A (ja) | 1999-01-12 | 2000-07-28 | Advanced Display Inc | 液晶表示装置およびその製造方法 |
JP3362008B2 (ja) * | 1999-02-23 | 2003-01-07 | シャープ株式会社 | 液晶表示装置およびその製造方法 |
JP5060738B2 (ja) * | 2006-04-28 | 2012-10-31 | 株式会社ジャパンディスプレイイースト | 画像表示装置 |
JP5170985B2 (ja) | 2006-06-09 | 2013-03-27 | 株式会社ジャパンディスプレイイースト | 液晶表示装置 |
WO2009128424A1 (ja) * | 2008-04-16 | 2009-10-22 | 住友金属鉱山株式会社 | 薄膜トランジスタ型基板、薄膜トランジスタ型液晶表示装置および薄膜トランジスタ型基板の製造方法 |
US9551910B2 (en) | 2009-10-02 | 2017-01-24 | Unified Innovative Technology, Llc | Active matrix substrate and display device |
KR20120060664A (ko) | 2010-12-02 | 2012-06-12 | 삼성전자주식회사 | 표시 장치 및 표시 장치 제조 방법 |
-
2013
- 2013-07-29 JP JP2014528138A patent/JP5964967B2/ja active Active
- 2013-07-29 WO PCT/JP2013/070448 patent/WO2014021252A1/ja active Application Filing
- 2013-07-29 US US14/417,887 patent/US9496287B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JPWO2014021252A1 (ja) | 2016-07-21 |
US9496287B2 (en) | 2016-11-15 |
US20150162348A1 (en) | 2015-06-11 |
WO2014021252A1 (ja) | 2014-02-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101346874B1 (ko) | 반도체 장치 및 그 제조 방법 | |
US8685803B2 (en) | Semiconductor device and method for producing same | |
TWI538222B (zh) | 半導體裝置 | |
US9613990B2 (en) | Semiconductor device and method for manufacturing same | |
WO2013137045A1 (ja) | 半導体装置およびその製造方法 | |
TWI538210B (zh) | 半導體裝置及其製造方法 | |
JP7064846B2 (ja) | 表示装置及び表示装置の製造方法 | |
TWI550877B (zh) | 半導體裝置之製造方法 | |
KR20130139935A (ko) | 반도체 장치, 표시 장치, 및 반도체 장치 및 표시 장치의 제조 방법 | |
WO2013172185A1 (ja) | 半導体装置およびその製造方法 | |
US9224869B2 (en) | Semiconductor device and method for manufacturing same | |
WO2017018416A1 (ja) | 半導体装置およびその製造方法 | |
WO2014038482A1 (ja) | 半導体装置およびその製造方法 | |
JP5964967B2 (ja) | 半導体装置およびその製造方法 | |
WO2013161738A1 (ja) | 半導体装置およびその製造方法 | |
JP2012109512A (ja) | 半導体装置 | |
TWI559554B (zh) | 半導體裝置及其製造方法 | |
TWI546965B (zh) | 半導體裝置及其製造方法 | |
WO2018061851A1 (ja) | アクティブマトリクス基板およびその製造方法 | |
WO2014077201A1 (ja) | 半導体装置の製造方法および表示装置 | |
WO2014091959A1 (ja) | 半導体装置およびその製造方法 | |
WO2013191033A1 (ja) | 半導体装置およびその製造方法 | |
WO2014021249A1 (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160607 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160630 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5964967 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |