CN104576650B - 阵列基板及其制作方法、显示装置 - Google Patents
阵列基板及其制作方法、显示装置 Download PDFInfo
- Publication number
- CN104576650B CN104576650B CN201310476473.4A CN201310476473A CN104576650B CN 104576650 B CN104576650 B CN 104576650B CN 201310476473 A CN201310476473 A CN 201310476473A CN 104576650 B CN104576650 B CN 104576650B
- Authority
- CN
- China
- Prior art keywords
- pattern
- photoresist
- region
- ohmic contact
- pixel electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 15
- 238000000034 method Methods 0.000 claims abstract description 112
- 230000008569 process Effects 0.000 claims abstract description 90
- 239000012212 insulator Substances 0.000 claims abstract description 58
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 229920002120 photoresistant polymer Polymers 0.000 claims description 80
- 238000002161 passivation Methods 0.000 claims description 26
- 230000015572 biosynthetic process Effects 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 22
- 230000000717 retained effect Effects 0.000 claims description 16
- 238000005516 engineering process Methods 0.000 claims description 14
- 238000004519 manufacturing process Methods 0.000 abstract description 15
- 239000010408 film Substances 0.000 description 59
- 239000010409 thin film Substances 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 238000000151 deposition Methods 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- 230000018109 developmental process Effects 0.000 description 3
- 230000005611 electricity Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 239000003292 glue Substances 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005056 compaction Methods 0.000 description 1
- 238000013499 data model Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical group [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000009738 saturating Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
- G02F1/13454—Drivers integrated on the active matrix substrate
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136231—Active matrix addressed cells for reducing the number of lithographic steps
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Nonlinear Science (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Mathematical Physics (AREA)
- Optics & Photonics (AREA)
- Ceramic Engineering (AREA)
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明公开了一种阵列基板,所述阵列基板包括衬底基板以及在衬底基板上形成的栅极的图案、栅极绝缘层的图案、像素电极的图案、欧姆接触层的图案、有源层的图案、源漏电极的图案,其中,像素电极的图案位于栅极绝缘层的图案和欧姆接触层的图案之间。本发明同时还公开了上述阵列基板的制作方法和一种显示装置。采用本发明的技术方案,能够减少一次掩模工艺,从而能降低制造成本和提高产品良品率。
Description
技术领域
本发明涉及显示技术领域,尤其涉及一种阵列基板及其制作方法、显示装置。
背景技术
薄膜晶体管液晶显示器(Thin Film Transistor Liquid Crystal Display,TFT-LCD)具有体积小、功耗低、无辐射等特点,在当前的平板显示器市场占据了主导地位。在TFT-LCD行业中,高级超维场转换(Advanced super Dimension Switch,ADSDS)型薄膜晶体管(Thin Film Transistor,TFT)面内电场驱动模式的TFT-LCD产品,不但可提高TFT-LCD产品的画面品质,而且具有高分辨率、高透过率、低功耗、宽视角、高开口率、低色差、无挤压水波纹(Push Mura)等优点,ADSDS型TFT-LCD产品已经成为主流产品。
阵列基板的栅极驱动(Gate Driver on Array,GOA)技术是将形成栅极驱动电路的TFT集成于阵列基板上,从而省掉栅极驱动集成电路部分,从材料成本和工艺步骤两个方面来降低产品的成本。
目前,在TFT-LCD行业中,一方面为了使TFT-LCD产品具有较好的视觉效果,即:每英寸所拥有的像素(Pixels Per Inch,PPI)数目尽可能的高,另一方面为了能够降低产品的成本而采用GOA技术,因此,当制备高PPI并且采用GOA技术的阵列基板时,一般需要通过七次掩模工艺才能完成。然而,掩模工艺的成本和复杂度都很高,掩模的应用次数越多其制造成本就会越高,而且产品质量也越难保证。
发明内容
有鉴于此,本发明实施例的主要目的在于提供一种阵列基板及其制作方法、显示装置,可在现有工艺基础上减少一次掩模工艺次数,从而能降低制造成本和提高产品良品率。
为达到上述目的,本发明实施例的技术方案是这样实现的:
本发明实施例提供了一种阵列基板,包括衬底基板以及在衬底基板上形成的栅极的图案、栅极绝缘层的图案、像素电极的图案、欧姆接触层的图案、有源层的图案、源漏电极的图案,其中,所述像素电极的图案位于栅极绝缘层的图案和欧姆接触层的图案之间。
优选地,所述栅极绝缘层的图案位于栅极的图案和像素电极的图案之间;所述欧姆接触层的图案位于有源层的图案和像素电极的图案之间。
优选地,所述阵列基板具体包括:衬底基板以及在衬底基板上依次形成的栅极的图案、栅极绝缘层的图案、像素电极的图案、欧姆接触层的图案、有源层的图案和源漏电极的图案。
优选地,所述阵列基板还包括:在源漏电极的图案上方依次形成的钝化层的图案以及公共电极的图案。
本发明实施例还提供了一种阵列基板的制作方法,所述阵列基板为上述所述的阵列基板,所述方法包括:在衬底基板上制作栅极的图案、栅极绝缘层的图案、像素电极的图案、欧姆接触层的图案、有源层的图案、源漏电极的图案,其中,通过一次掩模工艺形成像素电极的图案和欧姆接触层的图案。
优选地,通过一次掩模工艺形成有源层的图案和栅极绝缘层的图案。
优选地,所述方法具体包括:
通过第一次掩模工艺在衬底基板上形成栅极的图案;
通过第二次掩模工艺形成像素电极的图案和欧姆接触层的图案;
通过第三次掩模工艺形成有源层的图案和栅极绝缘层的图案;
通过第四次掩模工艺形成源漏电极的图案。
优选地,所述方法还包括:
通过第五次掩模工艺形成钝化层的图案;
通过第六次掩模工艺形成公共电极的图案。
优选地,所述通过一次掩模工艺形成像素电极的图案和欧姆接触层的图案,具体包括:
依次形成像素电极薄膜和欧姆接触层薄膜;
在欧姆接触层薄膜上方涂覆光刻胶,利用半曝光掩模板进行曝光、显影后在对应源漏电极的区域形成光刻胶完全保留区域,在对应像素电极的区域形成光刻胶半保留区域,在其余区域形成光刻胶完全去除区域;
通过第一次刻蚀工艺去除光刻胶完全去除区域的像素电极薄膜和欧姆接触层薄膜;
通过灰化工艺去除光刻胶半保留区域的光刻胶,通过第二次刻蚀工艺去除光刻胶半保留区域的欧姆接触层薄膜;
通过剥离工艺去除光刻胶完全保留区域的光刻胶。
优选地,所述通过一次掩模工艺形成有源层的图案和栅极绝缘层的图案,具体包括:
在形成栅极的图案之后,且在形成像素电极的图案和欧姆接触层的图案之前,在栅极的图案上方形成栅极绝缘层薄膜;在形成像素电极的图案和欧姆接触层的图案之后,在欧姆接触层的图案上方形成有源层薄膜;
在有源层薄膜上涂覆光刻胶,利用半曝光掩模板进行曝光、显影后在对应栅极的区域形成光刻胶完全保留区域,在对应栅线引线的区域形成光刻胶完全去除区域,其余区域形成光刻胶半保留区域;
通过第一次刻蚀工艺去除光刻胶完全去除区域的有源层薄膜和栅极绝缘层薄膜;
通过灰化工艺去除光刻胶半保留区域的光刻胶,通过第二次刻蚀工艺去除光刻胶半保留区域的有源层薄膜;
通过剥离工艺去除光刻胶完全保留区域的光刻胶。
本发明实施例又提供了一种显示装置,包括上述的阵列基板。
本发明实施例提供的一种阵列基板及其制作方法、显示装置,所述阵列基板包括衬底基板以及在衬底基板上形成的栅极的图案、栅极绝缘层的图案、像素电极的图案、欧姆接触层的图案、有源层的图案、源漏电极的图案,其中,所述像素电极的图案位于栅极绝缘层的图案和欧姆接触层的图案之间。所述阵列基板的制作方法包括:在衬底基板上制作栅极的图案、栅极绝缘层的图案、像素电极的图案、欧姆接触层的图案、有源层的图案、源漏电极的图案,通过一次掩模工艺形成像素电极的图案和欧姆接触层的图案。如此,本发明实施例在原有七次掩模制程之上减少一次掩模工艺,大大降低了生产成本,提高产品良率,且还能达到沟道的免刻蚀形成,从而从根源上避免了沟道产生的工艺不良。
附图说明
图1-1为现有的阵列基板的平面示意图;
图1-2为图1-1的A-B向剖视图;
图1-3为现有的阵列基板第一次掩模工艺后形成的结构示意图;
图1-4为现有的阵列基板第二次掩模工艺后形成的结构示意图;
图1-5为现有的阵列基板第三次掩模工艺后形成的结构示意图;
图1-6为现有的阵列基板第四次掩模工艺后形成的结构示意图;
图1-7为现有的阵列基板第五次掩模工艺后形成的结构示意图;
图1-8为现有的阵列基板第六次掩模工艺后形成的结构示意图;
图2-1为本发明实施例阵列基板第一次掩模工艺后形成的结构示意图;
图2-2为本发明实施例阵列基板第二次掩模工艺的第一步骤后形成的结构示意图;
图2-3为本发明实施例阵列基板第二次掩模工艺的第二步骤后形成的结构示意图;
图2-4为本发明实施例阵列基板第二次掩模工艺的第三步骤后形成的结构示意图;
图2-5为本发明实施例阵列基板第三次掩模工艺的第一步骤后形成的结构示意图;
图2-6为本发明实施例阵列基板第三次掩模工艺的第二步骤后形成的结构示意图;
图2-7为本发明实施例阵列基板第三次掩模工艺的第三步骤后形成的结构示意图;
图2-8为本发明实施例阵列基板第四次掩模工艺后形成的结构示意图;
图2-9为本发明实施例阵列基板第五次掩模工艺后形成的结构示意图;
图2-10为本发明实施例阵列基板的结构示意图。
具体实施方式
本发明实施例提供的一种阵列基板的制作方法,适用于制作高PPI且包含GOA技术的阵列基板,包括:在衬底基板上制作栅极的图案、栅极绝缘层的图案、像素电极的图案、欧姆接触层的图案、有源层的图案、源漏电极的图案,通过一次掩模工艺形成像素电极的图案和欧姆接触层的图案。
这里,所述高PPI的阵列基板是指:PPI高于300PPI的阵列基板。
优选地,所述方法还包括:通过一次掩模工艺形成有源层的图案和栅极绝缘层的图案。
优选地,所述方法具体包括:通过第一次掩模工艺在衬底基板上形成栅极的图案;通过第二次掩模工艺形成像素电极的图案和欧姆接触层的图案;通过第三次掩模工艺形成有源层的图案和栅极绝缘层的图案;通过第四次掩模工艺形成源漏电极的图案。
优选地,所述方法还包括:通过第五次掩模工艺形成钝化层的图案;通过第六次掩模工艺形成公共电极的图案。
优选地,所述方法还包括:通过第五次掩模工艺形成钝化层的图案;通过第六次掩模工艺形成公共电极的图案。
优选地,所述通过一次掩模工艺形成像素电极的图案和欧姆接触层的图案,具体包括:依次形成像素电极薄膜和欧姆接触层薄膜;在欧姆接触层薄膜上方涂覆光刻胶,利用半曝光掩模板进行曝光、显影后在对应源漏电极的区域形成光刻胶完全保留区域,在对应像素电极的区域形成光刻胶半保留区域,在其余区域形成光刻胶完全去除区域;通过第一次刻蚀工艺去除光刻胶完全去除区域的像素电极薄膜和欧姆接触层薄膜;通过灰化工艺去除光刻胶半保留区域的光刻胶,通过第二次刻蚀工艺去除光刻胶半保留区域的欧姆接触层薄膜,形成欧姆接触层的图案;通过剥离工艺去除光刻胶完全保留区域的光刻胶,形成像素电极的图案。
优选地,所述通过一次掩模工艺形成有源层的图案和栅极绝缘层的图案,具体包括:在栅极的图案上方形成栅极绝缘层薄膜,在欧姆接触层的图案上方形成有源层薄膜;在有源层薄膜上涂覆光刻胶,利用半曝光掩模板进行曝光、显影后在对应栅极的区域形成光刻胶完全保留区域,在对应栅线引线的区域形成光刻胶完全去除区域,其余区域形成光刻胶半保留区域;通过第一次刻蚀工艺去除光刻胶完全去除区域的有源层薄膜和栅极绝缘层薄膜,形成栅极绝缘层的图案;通过灰化工艺去除光刻胶半保留区域的光刻胶,通过第二次刻蚀工艺去除光刻胶半保留区域的有源层薄膜;通过剥离工艺去除光刻胶完全保留区域的光刻胶,形成有源层的图案。
本发明实施例提供的一种阵列基板,包括衬底基板以及在衬底基板上形成的栅极的图案、栅极绝缘层的图案、像素电极的图案、欧姆接触层的图案、有源层的图案、源漏电极的图案,其中,像素电极的图案位于栅极绝缘层的图案和欧姆接触层的图案之间。
优选地,栅极绝缘层的图案位于栅极的图案和像素电极的图案之间;有源层的图案位于欧姆接触层的图案和源漏电极的图案之间。
优选地,衬底基板以及在衬底基板上依次形成的栅极的图案、栅极绝缘层的图案、像素电极的图案、欧姆接触层的图案、有源层的图案和源漏电极的图案。
优选地,在源漏电极的图案上方依次形成的钝化层的图案以及公共电极的图案。
需要说明的是,本发明实施例中所述的栅极的图案,通常包括采用同层金属形成的显示区的栅极、栅线以及非显示区的栅线引线;源漏电极的图案,通常包括采用同层金属形成的显示区的源漏电极、数据线以及非显示区的数据线引线;像素电极的图案,通常为在显示区形成的板状电极;公共电极的图案,通常为在显示区形成的条状电极;栅极绝缘层的图案为覆盖栅极的图案的绝缘层,钝化层的图案为覆盖像素电极的图案的绝缘层,栅极绝缘层的图案和钝化层的图案通常均为覆盖整个衬底基板的透明薄膜,仅在非显示区栅线引线的区域形成过孔,用于将栅驱动信号传输到栅线;欧姆接触层的图案,通常形成于对应源漏电极的区域,用于降低接触电阻。当然,本发明实施例所述的阵列基板上形成的各层的图案,还可以为其他的形状或者包括其他的结构,如像素电极的图案还可以为条状,栅极的图案或者源漏电极的图案还可以包括同层形成的公共电极线,源漏电极的图案和公共电极的图案还可以包括同层形成的连接电极,等等。
下面结合附图和具体实施例对本发明的技术方案进一步详细阐述。需要说明的是,图中各结构的形状、大小等均只是示意说明本发明的实施例,并不是对结构的限定。图中虚线将所述阵列基板分为显示区和周边引线区,显示区和周边引线区的图案同时形成,其中,为了示意的清楚简洁,栅极绝缘层、欧姆接触层和钝化层在平面图中未示出,各剖面图的剖面线均如图1-1中A-B线方向所示。
对于非晶硅薄膜晶体管阵列基板,通常需要用到欧姆接触层来降低接触电阻,而欧姆接触层一般位于有源层与源漏电极之间,用于降低其接触电阻。具体地,如图1-1和图1-2所示,所述阵列基板包括衬底基板11、栅极12、栅线和栅线引线13、栅极绝缘层14、欧姆接触层15、有源层16、像素电极17、源极19、漏极20、第一连接电极21、钝化层22、公共电极23和第二连接电极25。
图1-1和图1-2所示的阵列基板是通过下述的制作方法来形成的:
图1-3为现有的阵列基板制作方法中第一次掩模工艺后形成的结构示意图,如图1-3所示,在衬底基板11上先沉积一层金属层薄膜,再通过第一次掩模工艺形成栅极12、栅线和栅线引线13,其中,栅极和栅线位于显示区,栅线引线位于周边引线区。
图1-4为现有的阵列基板制作方法中第二次掩模工艺后形成的结构示意图,如图1-4所示,在第一次掩模工艺后形成的结构基础上,由下至上依次沉积栅极绝缘层薄膜、有源层薄膜和欧姆接触层薄膜,通过第二次掩模工艺后在显示区形成欧姆接触层15和有源层16。
图1-5为现有的阵列基板制作方法中第三次掩模工艺后形成的结构示意图,如图1-5所示,在第二次掩模工艺后形成的结构基础上,通过沉积第一透明电极层薄膜后,利用第三次掩模工艺在显示区形成像素电极17。
图1-6为现有的阵列基板制作方法中第四次掩模工艺后形成的结构示意图,如图1-6所示,在第三次掩模工艺后形成的结构基础上,不用沉积薄膜而直接进行第四次掩模工艺,在周边引线区的栅极绝缘层薄膜上形成栅极绝缘层过孔18。
图1-7为现有的阵列基板制作方法中第五次掩模工艺后形成的结构示意图,如图1-7所示,在第四次掩模工艺后形成的结构基础上,通过先沉积金属层薄膜,再通过第五次掩模工艺在显示区形成源极19和漏极20以及数据线(图中未示出),在周边引线区形成第一连接电极21,第一连接电极21通过栅极绝缘层薄膜上的栅极绝缘层过孔18与栅线引线13电连接。
图1-8为现有的阵列基板制作方法中第六次掩模工艺后形成钝化层过孔的结构示意图,如图1-8所示,在第五次掩模工艺后形成的结构基础上,先通过沉积形成钝化层薄膜,然后经过第六次掩膜工艺在周边引线区形成钝化层薄膜上的钝化层过孔24,再沉积第二透明电极层,通过第七次掩模工艺,如图1-2所示,在显示区形成公共电极23,以及在周边引线区形成第二连接电极25,第二连接电极25通过钝化层薄膜上的钝化层过孔24以及第一连接电极21与栅线引线13电连接。
其中,所述掩模工艺包括光刻胶涂敷、曝光、显影、刻蚀、光刻胶剥离等工艺,当然也可以通过其他的工艺过程如打印来形成上述各层的图形。
图2-1至图2-10是本发明实施例阵列基板的制作方法的流程示意图,如图2-1至图2-10所示,本发明实施例阵列基板的制作方法包括以下步骤:
如图2-1所示,先在衬底基板11上形成金属层薄膜,再通过第一次掩模工艺形成栅极12,同时形成的还有显示区的栅线和周边引线区的栅线引线13。本发明实施例中阵列基板制作方法中第一次掩模工艺与现有技术相同,这里不再赘述。
如图2-2所示,在第一次掩模工艺后形成的结构基础上,通过依次沉积形成栅极绝缘层薄膜、第一透明电极层薄膜和欧姆接触层薄膜,其中栅极绝缘层薄膜可以为氮化硅薄膜或氧化硅薄膜,欧姆接触层薄膜可以为n+掺杂的氧化硅薄膜,第一透明电极层薄膜可以为氧化铟锡薄膜;然后,通过第二次掩模工艺形成欧姆接触层15的图案和像素电极17的图案,具体为,在欧姆接触层薄膜的上方涂覆光刻胶,利用半曝光掩模板进行曝光、显影处理,在对应源漏电极的区域形成光刻胶完全保留区域201,在对应像素电极的区域形成光刻胶半保留区域202,在其余区域形成光刻胶完全去除区域203。
如图2-3所示,通过采用刻蚀工艺,去除光刻胶完全去除区域203下方的第一透明电极层薄膜和欧姆接触层薄膜;然后,通过灰化工艺去除光刻胶半保留区域202处残留的光刻胶。
如图2-4所示,通过第二次刻蚀工艺去除光刻胶半保留区域202处的欧姆接触层薄膜,从而形成欧姆接触层15的图案;通过剥离工艺去除光刻胶完全保留区域201处的光刻胶,形成像素电极17的图案。
如图2-5所示,在第二次掩模工艺后形成的结构基础上,通过第三次掩模工艺形成有源层16的图案和栅极绝缘层14的图案,具体为,先沉积一层有源层薄膜,在有源层薄膜的上方涂覆光刻胶,利用半曝光掩模板进行曝光、显影处理,在对应栅极12的区域形成光刻胶完全保留区域204,在对应栅线引线13的区域形成光刻胶完全去除区域206,在其余区域形成光刻胶半保留区域205。
如图2-6所示,通过采用刻蚀工艺,去除光刻胶完全去除区域206下方的有源层薄膜和栅极绝缘层薄膜,在周边引线区形成位于栅线引线13上方的栅极绝缘层过孔18,栅极绝缘层过孔18用于将栅驱动信号输入栅线;通过灰化工艺去除光刻胶半保留区域205处残留的光刻胶。
如图2-7所示,通过采用刻蚀工艺,去除光刻胶半保留区域205下方的有源层薄膜;通过剥离工艺,去除光刻胶完全保留区域204的光刻胶,在显示区形成有源层16的图案。
如图2-8所示,在第三次掩模工艺后形成的结构基础上,先沉积一层金属薄膜,再通过一次掩模工艺在显示区形成源极19和漏极20以及数据线(图中未示出),在周边引线区形成第一连接电极21。
如图2-9所示,在第四次掩模工艺后形成的结构基础上,先通过沉积形成钝化层薄膜,然后经过第五次掩模工艺在周边引线区形成钝化层过孔24,再沉积第二透明电极层薄膜;通过第六次掩模工艺,如图2-10所示,在显示区形成公共电极23,以及在周边引线区形成第二连接电极25,第二连接电极25通过钝化层过孔24以及第一连接电极21和栅线引线13电连接。本发明阵列基板第五次和第六次掩模工艺分别与现有技术中第六次和第七次掩模工艺相同,这里不再赘述。
如前所述,现有技术中,欧姆接触层的图案一般位于有源层图案和源漏电极的图案之间,欧姆接触层的图案通常是与有源层的图案一起形成,且在形成源漏电极的图案时,同时刻蚀掉沟道处的欧姆接触层。为了不影响薄膜晶体管的开关性能,沟道处的欧姆接触层通常需要过刻,即同时刻蚀掉一部分位于欧姆接触层下方的有源层,进而导致薄膜晶体管沟道处容易发生工艺不良。而在本发明实施例中,欧姆接触层15的图案位于像素电极17的图案与有源层16的图案之间,从另一个角度说,像素电极17的图案位于栅极绝缘层14的图案和欧姆接触层15的图案之间;这样,在本发明实施例的阵列基板制作方法中,可以先形成欧姆接触层15的图案,再形成有源层16的图案,能够实现沟道的免刻蚀形成,从而从根源上避免了沟道产生的不良;另外,由于像素电极17的图案和欧姆接触层15的图案通过一次掩模工艺形成,有源层16的图案和栅极绝缘层14的图案通过一次掩模工艺形成,能够在现有阵列基板的制作方法基础上减少一次掩模工艺,实现6次掩模工艺形成ADSDS型阵列基板。
在形成有源层的图案16后,通过沉积金属层薄膜,通过一次掩模工艺在有源层的图案16的上方形成源、漏电极进行搭接,从而形成了新的TFT结构。本发明实施例中欧姆接触层的图案15、有源层的图案16及像素电极的图案17与现有技术中的位置不同,所述位置不同可以起到两个作用:一是可以实现通过六次掩模工艺形成上述阵列基板,二是可以实现沟道的免刻蚀形成,保证了生产良率。
基于图2-1至图2-9的阵列基板的制作方法的流程示意图,本发明实施例还提供一种阵列基板,图2-10为本发明实施例阵列基板的结构示意图,如图2-10所示,本发明实施例提供的阵列基板包括:衬底基板以及在衬底基板上形成的栅极的图案、栅极绝缘层的图案、像素电极的图案、欧姆接触层的图案、有源层的图案、源漏电极的图案,其中,像素电极的图案位于栅极绝缘层的图案和欧姆接触层的图案之间,栅极绝缘层的图案位于栅极的图案和像素电极的图案之间;有源层的图案位于欧姆接触层的图案和源漏电极的图案之间。
具体的,本发明实施例提供的阵列基板包括衬底基板以及在衬底基板上依次形成的栅极的图案、栅极绝缘层的图案、像素电极的图案、欧姆接触层的图案、有源层的图案和源漏电极的图案。
本发明实施例提供的阵列基板还包括在源漏电极的图案上方依次形成的钝化层的图案以及公共电极的图案。
具体的,如图2-10所示,本发明实施例提供的阵列基板包括:在衬底基板11的显示区上形成的栅极12、栅线和周边引线区的栅线引线13的图案;
在栅极12、栅线的图案上方依次形成的像素电极17的图案和欧姆接触层15的图案,其中,像素电极可以为板状电极或者条状电极,欧姆接触层的图案位于对像素电极17的图案的上方,欧姆接触层仅在对应源漏电极的区域形成,从而形成了薄膜晶体管的沟道;
在欧姆接触层15的图案的上方,形成的有源层16的图案,以及在周边引线区的栅极绝缘层上形成的栅极绝缘层过孔18,其中,欧姆接触层15的图案在形成有源层16的图案之前形成,即无需在形成有源层16的图案之后再通过刻蚀形成薄膜晶体管的沟道,保证了生产良率;
在有源层16的图案的上方形成的源极19和漏极20,以及周边引线区形成的第一连接电极21的图案,其中漏极20与位于其下方的像素电极17进行搭接;
在源极19和漏极20以及第一连接电极21的图案的上方,形成的钝化层22,其中,在周边引线区,钝化层22上形成有钝化层过孔24;
在钝化层22的上方形成的公共电极23的图案,以及在周边引线区,通过钝化层过孔24与第一连接电极21连接的第二连接电极25的图案,其中第一连接电极21和第二连接电极25通过钝化层过孔24和栅极绝缘层过孔18与栅线引线13电连接,将栅驱动信号输入栅线。
本发明实施例的阵列基板中欧姆接触层15的图案、有源层16的图案及像素电极17的图案与现有技术中的位置不同,像素电极17的图案位于栅极绝缘层14的图案和欧姆接触层15的图案之间,栅极绝缘层14的图案位于栅极12的图案和像素电极17的图案之间;欧姆接触层15的图案位于有源层16的图案和像素电极17的图案之间,此种结构构成了一种新型的薄膜晶体管结构,该结构具有以下两个优点:一是可以实现通过六次掩模工艺形成上述阵列基板,降低了生产成本;二是可以实现沟道的免刻蚀形成,保证了生产良率。
基于上述阵列基板,本发明实施例还提供一种显示装置,所述显示装置包括阵列基板及彩膜基板,其中,所述阵列基板包括:衬底基板以及在衬底基板上依次形成的栅极的图案、栅极绝缘层的图案、像素电极的图案、欧姆接触层的图案、有源层的图案和源漏电极的图案。当然,在有些显示装置中,彩膜也可以集成于阵列基板,即所述显示装置还可以包括阵列基板及对向基板。
其中,需要说明的是,本发明实施例提供的显示装置,其可以为:液晶面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上所述,仅为本发明的较佳实施方式,但本发明的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本发明公开的技术范围内,可轻易想到变化或替换,都应涵盖在本发明的保护范围之内。
Claims (9)
1.一种阵列基板,包括衬底基板以及在衬底基板上形成的栅极的图案、栅极绝缘层的图案、像素电极的图案、欧姆接触层的图案、有源层的图案、源漏电极的图案,其特征在于,
所述像素电极的图案位于栅极绝缘层的图案和欧姆接触层的图案之间;
所述栅极绝缘层的图案位于栅极的图案和像素电极的图案之间;
所述欧姆接触层的图案位于有源层的图案和像素电极的图案之间;
所述阵列基板具体包括:衬底基板以及在衬底基板上依次形成的栅极的图案、栅极绝缘层的图案、像素电极的图案、欧姆接触层的图案、有源层的图案和源漏电极的图案。
2.根据权利要求1所述的阵列基板,其特征在于,还包括:
在源漏电极的图案上方依次形成的钝化层的图案以及公共电极的图案。
3.一种阵列基板的制作方法,所述阵列基板为如权利要求1或2所述的阵列基板,所述方法包括:在衬底基板上制作栅极的图案、栅极绝缘层的图案、像素电极的图案、欧姆接触层的图案、有源层的图案、源漏电极的图案,其特征在于,通过一次掩模工艺形成像素电极的图案和欧姆接触层的图案。
4.根据权利要求3所述的方法,其特征在于,
通过一次掩模工艺形成有源层的图案和栅极绝缘层的图案。
5.根据权利要求4所述的方法,其特征在于,所述方法具体包括:
通过第一次掩模工艺在衬底基板上形成栅极的图案;
通过第二次掩模工艺形成像素电极的图案和欧姆接触层的图案;
通过第三次掩模工艺形成有源层的图案和栅极绝缘层的图案;
通过第四次掩模工艺形成源漏电极的图案。
6.根据权利要求5所述的方法,其特征在于,所述方法还包括:
通过第五次掩模工艺形成钝化层的图案;
通过第六次掩模工艺形成公共电极的图案。
7.根据权利要求3所述的方法,其特征在于,所述通过一次掩模工艺形成像素电极的图案和欧姆接触层的图案,具体包括:
依次形成像素电极薄膜和欧姆接触层薄膜;
在欧姆接触层薄膜上方涂覆光刻胶,利用半曝光掩模板进行曝光、显影后在对应源漏电极的区域形成光刻胶完全保留区域,在对应像素电极的区域形成光刻胶半保留区域,在其余区域形成光刻胶完全去除区域;
通过第一次刻蚀工艺去除光刻胶完全去除区域的像素电极薄膜和欧姆接触层薄膜;
通过灰化工艺去除光刻胶半保留区域的光刻胶,通过第二次刻蚀工艺去除光刻胶半保留区域的欧姆接触层薄膜;
通过剥离工艺去除光刻胶完全保留区域的光刻胶。
8.根据权利要求4所述的方法,其特征在于,所述通过一次掩模工艺形成有源层的图案和栅极绝缘层的图案,具体包括:
在形成栅极的图案之后,且在形成像素电极的图案和欧姆接触层的图案之前,在栅极的图案上方形成栅极绝缘层薄膜;在形成像素电极的图案和欧姆接触层的图案之后,在欧姆接触层的图案上方形成有源层薄膜;
在有源层薄膜上涂覆光刻胶,利用半曝光掩模板进行曝光、显影后在对应栅极的区域形成光刻胶完全保留区域,在对应栅线引线的区域形成光刻胶完全去除区域,其余区域形成光刻胶半保留区域;
通过第一次刻蚀工艺去除光刻胶完全去除区域的有源层薄膜和栅极绝缘层薄膜;
通过灰化工艺去除光刻胶半保留区域的光刻胶,通过第二次刻蚀工艺去除光刻胶半保留区域的有源层薄膜;
通过剥离工艺去除光刻胶完全保留区域的光刻胶。
9.一种显示装置,其特征在于,包括如权利要求1或2所述的阵列基板。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201310476473.4A CN104576650B (zh) | 2013-10-12 | 2013-10-12 | 阵列基板及其制作方法、显示装置 |
US14/439,948 US9261744B2 (en) | 2013-10-12 | 2014-08-26 | Array substrate, fabricating method thereof and display device |
PCT/CN2014/085203 WO2015051677A1 (zh) | 2013-10-12 | 2014-08-26 | 阵列基板及其制作方法、显示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201310476473.4A CN104576650B (zh) | 2013-10-12 | 2013-10-12 | 阵列基板及其制作方法、显示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN104576650A CN104576650A (zh) | 2015-04-29 |
CN104576650B true CN104576650B (zh) | 2017-06-30 |
Family
ID=52812507
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201310476473.4A Expired - Fee Related CN104576650B (zh) | 2013-10-12 | 2013-10-12 | 阵列基板及其制作方法、显示装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US9261744B2 (zh) |
CN (1) | CN104576650B (zh) |
WO (1) | WO2015051677A1 (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104934448B (zh) | 2015-07-10 | 2018-05-01 | 京东方科技集团股份有限公司 | 阵列基板及其制作方法、显示装置 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102446925A (zh) * | 2010-09-30 | 2012-05-09 | 京东方科技集团股份有限公司 | 阵列基板、液晶显示器及阵列基板的制造方法 |
CN103219284A (zh) * | 2013-03-19 | 2013-07-24 | 北京京东方光电科技有限公司 | Tft阵列基板、tft阵列基板的制作方法及显示装置 |
CN203561812U (zh) * | 2013-10-12 | 2014-04-23 | 北京京东方光电科技有限公司 | 一种阵列基板及显示装置 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101294691B1 (ko) * | 2006-06-30 | 2013-08-08 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이 기판 및 그 제조방법 |
KR101198907B1 (ko) * | 2006-07-28 | 2012-11-08 | 삼성디스플레이 주식회사 | 유기 박막 트랜지스터 기판 및 그 제조 방법 |
KR20080049208A (ko) * | 2006-11-30 | 2008-06-04 | 삼성전자주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
CN101561604B (zh) * | 2008-04-17 | 2011-07-06 | 北京京东方光电科技有限公司 | 薄膜晶体管液晶显示器阵列基板结构及制造方法 |
CN102646713B (zh) * | 2011-05-13 | 2014-11-12 | 京东方科技集团股份有限公司 | 一种薄膜晶体管液晶显示器的像素结构及其制造方法 |
US9496287B2 (en) * | 2012-08-02 | 2016-11-15 | Sharp Kabushiki Kaisha | Semiconductor device and production method therefor |
CN102832254B (zh) * | 2012-09-10 | 2016-04-06 | 京东方科技集团股份有限公司 | 一种阵列基板及其制造方法、显示面板 |
-
2013
- 2013-10-12 CN CN201310476473.4A patent/CN104576650B/zh not_active Expired - Fee Related
-
2014
- 2014-08-26 WO PCT/CN2014/085203 patent/WO2015051677A1/zh active Application Filing
- 2014-08-26 US US14/439,948 patent/US9261744B2/en not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102446925A (zh) * | 2010-09-30 | 2012-05-09 | 京东方科技集团股份有限公司 | 阵列基板、液晶显示器及阵列基板的制造方法 |
CN103219284A (zh) * | 2013-03-19 | 2013-07-24 | 北京京东方光电科技有限公司 | Tft阵列基板、tft阵列基板的制作方法及显示装置 |
CN203561812U (zh) * | 2013-10-12 | 2014-04-23 | 北京京东方光电科技有限公司 | 一种阵列基板及显示装置 |
Also Published As
Publication number | Publication date |
---|---|
US9261744B2 (en) | 2016-02-16 |
CN104576650A (zh) | 2015-04-29 |
WO2015051677A1 (zh) | 2015-04-16 |
US20150293396A1 (en) | 2015-10-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101398094B1 (ko) | 액정 디스플레이 및 어레이 기판 | |
CN103151359B (zh) | 一种显示装置、阵列基板及其制作方法 | |
CN103715138B (zh) | 一种阵列基板及其制造方法、显示装置 | |
CN103439840B (zh) | 一种阵列基板、显示装置及阵列基板的制造方法 | |
CN104216183B (zh) | 一种阵列基板及其制备方法、显示装置 | |
CN102466936B (zh) | 阵列基板、液晶显示器及阵列基板的制造方法 | |
CN104201152A (zh) | 制作显示面板的方法 | |
JP2014529099A (ja) | 有機薄膜トランジスタのアレイ基板及び、その製造方法、並びに表示装置 | |
US9305945B2 (en) | TFT array substrate, manufacturing method of the same and display device | |
CN104037126A (zh) | 一种阵列基板的制备方法、阵列基板和显示装置 | |
KR20150079089A (ko) | 액정 디스플레이 패널 및 이의 제조 방법 | |
CN101609236A (zh) | 薄膜晶体管阵列基板制造方法 | |
CN105161499A (zh) | 一种显示基板及其制作方法和显示装置 | |
CN102842587A (zh) | 阵列基板及其制作方法、显示装置 | |
CN103560114B (zh) | 一种tft阵列基板及其制造方法、显示装置 | |
CN104570525B (zh) | 液晶显示装置及其制造方法 | |
CN104133313A (zh) | 阵列基板及其制备方法、液晶显示装置 | |
CN102931138B (zh) | 阵列基板及其制造方法、显示装置 | |
CN102723309B (zh) | 一种阵列基板及其制造方法和显示装置 | |
CN103489874A (zh) | 阵列基板及其制备方法、显示装置 | |
CN103700663B (zh) | 一种阵列基板及其制作方法、显示装置 | |
CN104576526B (zh) | 一种阵列基板及其制备方法和显示装置 | |
WO2013143294A1 (zh) | 阵列基板、其制作方法以及显示装置 | |
CN102610564B (zh) | Tft阵列基板的制作方法 | |
CN104701254B (zh) | 一种低温多晶硅薄膜晶体管阵列基板的制作方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20170630 Termination date: 20211012 |
|
CF01 | Termination of patent right due to non-payment of annual fee |