KR20080049208A - 박막 트랜지스터 기판 및 이의 제조 방법 - Google Patents
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Abstract
박막 트랜지스터 기판 및 이의 제조 방법이 개시되어 있다. 박막 트랜지스터 기판은 기판 상에 형성된 게이트 전극, 게이트 전극이 형성된 기판 상에 형성된 게이트 절연막, 게이트 절연막 상에 형성되며 채널 형성 영역이 개구된 화소 전극, 채널 형성 영역을 사이에 두고 서로 이격되도록 화소 전극 상에 형성되는 소오스 전극 및 드레인 전극, 채널 형성 영역의 형성을 위해 개구된 화소 전극, 소오스 전극 및 드레인 전극의 개구면에 형성되는 오믹 콘택층, 및 채널 형성 영역을 덮도록 소오스 전극 및 드레인 전극 상에 형성되는 활성층을 포함한다. 따라서, 박막 트랜지스터의 채널 길이를 감소시켜 박막 트랜지스터의 동작 특성을 향상시킬 수 있다.
Description
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 나타낸 단면도이다.
도 2는 종래의 박막 트랜지스터와 본 발명의 박막 트랜지스터의 구동 특성을 나타낸 그래프이다.
도 3 내지 도 8은 도 1에 도시된 박막 트랜지스터 기판의 제조 방법을 나타낸 공정도들이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 박막 트랜지스터 기판 120 : 게이트 전극
130 : 게이트 절연막 140 : 화소 전극
150 : 소오스 전극 160 : 드레인 전극
170 : 오믹 콘택층 180 : 활성층
190 : 보호막
본 발명은 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 박막 트랜지스터의 동작 특성을 향상시킬 수 있는 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.
일반적으로, 반도체 공정을 통해 박막 트랜지스터들이 형성된 박막 트랜지스터 기판은 액정표시장치 등의 평판표시장치에 주로 사용된다. 액정표시장치에 사용되는 박막 트랜지스터는 통상적으로, 게이트 전극, 게이트 절연막, 활성층, 오믹 콘택층, 및 소오스 전극 및 드레인 전극이 순차적으로 적층된 구조를 갖는다.
박막 트랜지스터의 구동 특성 중에서 게이트 온 전류(Ion)는 개구율 확보 및 휘도 개선을 위해 클수록 좋다. 이때, 박막 트랜지스터의 게이트 온 전류(Ion)는 소오스 전극과 드레인 전극간의 거리에 해당하는 채널 길이에 따라 영향을 받게 된다. 즉, 채널 길이가 감소될수록 게이트 온 전류(Ion)가 증가되어 박막 트랜지스의 구동 특성이 향상된다.
그러나, 실질적으로 형성되는 채널의 길이는 소오스 전극과 드레인 전극간의 거리보다 활성층의 두께만큼 증가되어 게이트 온 전류(Ion)가 감소되는 문제가 있다.
따라서, 본 발명은 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명은 채널의 길이를 감소시켜 박막 트랜지스터의 동작 특성을 향상시킬 수 있는 박막 트랜지스터 기판을 제공한다.
또한, 본 발명은 상기한 박막 트랜지스터 기판의 제조 방법을 제공한다.
본 발명의 일 특징에 따른 박막 트랜지스터 기판은 기판 상에 형성된 게이트 전극, 상기 게이트 전극이 형성된 상기 기판 상에 형성된 게이트 절연막, 상기 게이트 절연막 상에 형성되며 채널 형성 영역이 개구된 화소 전극, 상기 채널 형성 영역을 사이에 두고 서로 이격되도록 상기 화소 전극 상에 형성되는 소오스 전극 및 드레인 전극, 상기 채널 형성 영역의 형성을 위해 개구된 상기 화소 전극, 상기 소오스 전극 및 상기 드레인 전극의 개구면에 형성되는 오믹 콘택층, 및 상기 채널 형성 영역을 덮도록 상기 소오스 전극 및 상기 드레인 전극 상에 형성되는 활성층을 포함한다.
본 발명의 일 특징에 따른 박막 트랜지스터 기판의 제조 방법에 따르면, 기판 상에 게이트 전극을 형성한다. 이후, 상기 게이트 전극이 형성된 상기 기판 상에 게이트 절연막을 형성한다. 이후, 상기 게이트 절연막 상에 배치되며 채널 형성 영역이 개구된 화소 전극과, 상기 채널 형성 영역을 사이에 두고 서로 이격되도록 상기 화소 전극 상에 배치되는 소오스 전극 및 드레인 전극을 형성한다. 이후, 상기 채널 형성 영역의 형성을 위해 개구된 상기 화소 전극, 상기 소오스 전극 및 상기 드레인 전극의 개구면에 오믹 콘택층을 형성한다. 이후, 상기 채널 형성 영역을 덮도록 상기 소오스 전극 및 상기 드레인 전극 상에 활성층을 형성한다.
상기 화소 전극과, 상기 소오스 전극 및 상기 드레인 전극을 형성하는 공정은 다음과 같다. 우선, 상기 게이트 절연막 상에 화소 전극용 투명 도전막 및 데이터용 금속막을 연속으로 증착한다. 이후, 상기 데이터용 금속막 상에 상기 채널 형성 영역이 개구되고, 상기 소오스 전극 및 상기 드레인 전극의 형성 영역이 다른 영역에 비하여 상대적으로 두꺼운 두께를 갖는 제1 포토레지스트 패턴을 형성한다. 이후, 상기 제1 포토레지스트 패턴을 이용하여 상기 데이터용 금속막 및 상기 화소 전극용 투명 도전막을 식각한다. 이후, 열처리를 통하여 비정질의 상기 화소 전극용 투명 도전막을 다결정화시킨다. 이후, 상기 제1 포토레지스트 패턴을 식각하여 상기 소오스 전극 및 상기 드레인 전극의 형성 영역에만 잔류하는 제2 포토레지스트 패턴을 형성한다. 이후, 상기 제2 포토레지스트 패턴을 이용하여 상기 데이터용 금속막을 식각한다. 이후, 상기 제2 포토레지스트 패턴을 제거한다.
이러한 박막 트랜지스터 기판 및 이의 제조 방법에 의하면, 박막 트랜지스터의 채널 길이를 감소시켜 박막 트랜지스터의 동작 특성을 향상시킬 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 나타낸 단면도이다.
도 1을 참조하면, 박막 트랜지스터 기판(100)은 기판(110), 게이트 전극(120), 게이트 절연막(130), 화소 전극(140), 소오스 전극(150) 및 드레인 전극(160), 오믹 콘택층(170) 및 활성층(180)을 포함한다.
기판(110)은 투명한 절연성 물질로 형성된다. 예를 들어, 기판(110)은 유리 또는 플라스틱으로 형성될 수 있다.
게이트 전극(120)은 기판(110) 상에 형성된다. 게이트 전극(120)은 박막 트랜지스터(TFT)의 게이트 단자를 구성하며, 예를 들어, 기판(110) 상에 형성된 게이트 라인(미도시)과 연결된다. 게이트 전극(120)은 예를 들어, 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 구리(Cu), 은(Ag) 등의 단일 금속 또는 이들의 합금으로 형성될 수 있다. 또한, 게이트 전극(120)은 물리적 성질이 다른 2개 이상의 금속층으로 형성될 수 있다. 예를 들어, 게이트 전극(120)은 저저항 배선을 위하여, 알루미늄(Al)과 몰리브덴(Mo)이 적층된 Al/Mo 이층막 구조로 형성될 수 있다.
게이트 절연막(130)은 게이트 전극(120)의 절연 및 보호를 위하여 게이트 전극(120)이 형성된 기판(110) 상에 형성된다. 게이트 절연막(130)은 예를 들어, 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)으로 형성된다.
화소 전극(140)은 게이트 절연막(130) 상에 형성된다. 화소 전극(140)은 박막 트랜지스터(TFT)의 채널 형성을 위하여 채널 형성 영역(CR)이 개구된다. 화소 전극(140)은 투명성 도전막으로 형성된다. 예를 들어, 화소 전극(140)은 다결정(poly)화된 인듐 틴 옥사이드(Indium Tin Oxide : ITO)로 형성된다.
소오스 전극(150) 및 드레인 전극(160)은 채널 형성 영역(CR)을 사이에 두고 서로 이격되도록 화소 전극(140) 상에 형성된다. 소오스 전극(150)은 박막 트랜지스터(TFT)의 소오스 단자를 구성하며, 예를 들어, 게이트 절연막(130) 상에 형성된 데이터 라인(미도시)과 연결된다. 드레인 전극(160)은 박막 트랜지스터(TFT)의 드레인 단자를 구성하며, 예를 들어, 각 화소에 대응하여 패터닝된 화소 전극(140)과 연결된다. 소오스 전극(150) 및 드레인 전극(160)은 예를 들어, 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 구리(Cu), 은(Ag) 등의 단일 금속 또는 이들의 합금으로 형성될 수 있다. 또한, 소오스 전극(150) 및 드레인 전극(160)은 물리적 성질이 다른 2개 이상의 금속층으로 형성될 수 있다. 예를 들어, 소오스 전극(150) 및 드레인 전극(160)은 저저항 배선을 위하여, 몰리브덴(Mo), 알루미늄(Al), 몰리브덴(Mo)이 연속적으로 적층된 Mo/Al/Mo 삼층막 구조로 형성될 수 있다.
오믹 콘택층(170)은 채널 형성 영역(CR)의 형성을 위하여 개구된 화소 전극(140), 소오스 전극(150) 및 드레인 전극(160)의 개구면에 형성된다. 오믹 콘택층(170)은 활성층(180)과 소오스 전극(150) 및 드레인 전극(160) 사이의 전기접촉저항을 감소시키기 위하여 예를 들어, n형 불순물이 고농도로 도핑된 비정질 실리콘(이하, n+a-Si)으로 형성된다.
활성층(180)은 채널 형성 영역(CR)을 덮도록 소오스 전극(150) 및 드레인 전극(160) 상에 형성된다. 활성층(180)은 박막 트랜지스터(TFT)의 활성화를 위하여 예를 들어, 비정질 실리콘(amorphous Silicon : 이하, a-Si)으로 형성된다.
이와 같이, 오믹 콘택층(170)을 소오스 전극(150) 및 드레인 전극(160)의 개구된 측면에 형성하고, 그 사이에 활성층(180)을 형성함으로써, 박막 트랜지스터(TFT)의 채널 길이를 대폭 감소시킬 수 있다. 이러한 채널 길이의 감소를 통해 박막 트랜지스터(TFT)의 게이트 온 전류(Ion)를 증가시킬 수 있다.
한편, 박막 트랜지스터 기판(100)은 스토리지 전극(125)을 더 포함할 수 있 다. 스토리지 전극(125)은 게이트 전극(120)과 동일한 층에 형성되며, 게이트 절연막(130)을 사이에 두고 화소 전극(140)과 스토리지 커패시터(Cst)를 형성한다. 박막 트랜지스터(TFT)를 통해 화소 전극(140)에 인가된 데이터 전압은 스토리지 커패시터(Cst)에 의해 한 프레임 동안 유지된다.
박막 트랜지스터 기판(100)은 활성층(180)이 형성된 기판(110) 상에 형성되는 보호막(190)을 더 포함할 수 있다. 보호막(190)은 박막 트랜지스터(TFT) 및 데이터 라인을 보호하고 절연시키기 위한 절연막으로서, 예를 들어, 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)으로 형성될 수 있다. 이와 달리, 보호막(190)은 보호막(190)의 증착시 인듐 틴 옥사이드(ITO)로 이루어진 화소 전극(140)의 환원을 방지하기 위하여 유기막으로 형성될 수 있다.
도 2는 종래의 박막 트랜지스터와 본 발명의 박막 트랜지스터의 구동 특성을 나타낸 그래프이다.
도 2를 참조하면, 게이트 온 전압(Von)이 20V일 때, 본 발명의 박막 트랜지스터(a)는 게이트 온 전류(Ion)가 약 1.13E-5[A]로 나타나, 종래의 박막 트랜지스터(b)의 7.91E-6[A]에 비하여 약 30% 정도가 증가되는 것을 확인할 수 있다.
도 3 내지 도 8은 도 1에 도시된 박막 트랜지스터 기판의 제조 방법을 나타낸 공정도들이다.
도 3을 참조하면, 기판(110) 상에 게이트 전극(120)을 형성한다. 게이트 전극(120)은 예를 들어, 스퍼터링 공정을 통해 기판(110) 상에 형성된다. 한편, 게이트 전극(110)의 형성시 스토리지 전극(125)을 동시에 형성할 수 있다.
이후, 게이트 전극(120)이 형성된 기판(110) 상에 게이트 절연막(130)을 형성한다. 게이트 절연막(130)은 게이트 전극(120)을 보호하고 절연시키기 위한 절연막으로서, 예를 들어, 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)으로 형성된다. 게이트 절연막(130)은 예를 들어, 화학기상증착(Chemical Vapor Deposition, 이하 CVD) 공정을 통해 형성된다. 한편, 게이트 절연막(130)의 형성 후, 게이트 패드(미도시)를 노출시키기 위한 사진식각공정을 진행할 수 있다.
다음 도 4를 참조하면, 게이트 절연막(130) 상에 화소 전극용 투명 도전막(145) 및 데이터용 금속막(155)을 연속으로 증착한다. 화소 전극용 투명 도전막(145)은 예를 들어, 비정질(amorphous)의 인듐 틴 옥사이드(ITO)로 형성된다.
다음 도 1 및 도 5를 참조하면, 데이터용 금속막(155) 상에 채널 형성 영역(CR)이 개구되고, 소오스 전극(150) 및 드레인 전극(160)의 형성 영역이 다른 영역에 비하여 상대적으로 두꺼운 두께를 갖는 제1 포토레지스트 패턴(PR1)을 형성한다. 제1 포토레지스트 패턴(PR1)은 슬릿(slit) 마스크 또는 하프톤(half tone) 마스크를 이용한 사진식각공정을 통해 형성될 수 있다.
이후, 제1 포토레지스트 패턴(PR1)을 식각 마스크로 이용하여 데이터용 금속막(155) 및 화소 전극용 투명 도전막(145)을 식각한다. 이러한 데이터용 금속막(155) 및 화소 전극용 투명 도전막(145)의 1차 식각은 습식 식각 공정을 통해 이루어질 수 있다.
이후, 열처리 공정을 통하여 비정질의 화소 전극용 투명 도전막(145)을 다결정(poly)화시킨다. 이와 같이, 화소 전극용 투명 도전막(145)을 다결정화시키는 이유는, 이후 공정에서 화소 전극용 투명 도전막(145)의 상부에 위치하는 데이터용 금속막(155)을 식각할 때 화소 전극용 투명 도전막(145)이 동시에 식각되는 것을 방지하기 위해서이다. 열처리 공정은 예를 들어, 약 130℃의 온도에서 약 30분간 진행된다.
다음 도 1, 도 5 및 도 6을 참조하면, 제1 포토레지스트 패턴(PR1)을 일정한 두께만큼 식각하여 소오스 전극(150) 및 드레인 전극(160)의 형성 영역에만 잔류하는 제2 포토레지스트 패턴(PR2)을 형성한다. 이와 같은 애치 백(etch back) 공정은 산소 플라즈마를 이용한 애싱(ashing) 공정을 통해 이루어질 수 있다.
이후, 제2 포토레지스트 패턴(PR2)를 식각 마스크로 이용하여 데이터용 금속막(155)을 식각한다. 이러한 데이터용 금속막(155)의 2차 식각은 습식 식각 공정을 통해 이루어질 수 있다. 화소 전극용 투명 도전막(145)은 이미 다결정화되어 있으므로, 데이터용 금속막(155)의 2차 습식 식각 중에 식각되지 않는다.
이후, 소오스 전극(150) 및 드레인 전극(160) 상에 잔류하는 제2 포토레지스트 패턴(PR2)을 제거한다.
이러한 공정을 통해 채널 형성 영역(CR)이 개구된 화소 전극(140)과, 채널 형성 영역(CR)을 사이에 두고 서로 이격되도록 화소 전극(140) 상에 배치되는 소오스 전극(150) 및 드레인 전극(160)이 형성된다.
다음 도 7을 참조하면, 채널 형성 영역(CR)의 형성을 위해 개구된 화소 전극(140), 소오스 전극(150) 및 드레인 전극(160)의 개구된 측면에 오믹 콘택층(170)을 형성한다.
오믹 콘택층(170)은 화소 전극(140), 소오스 전극(150) 및 드레인 전극(160)이 형성된 기판(110) 상에 n형 불순물이 고농도로 도핑된 비정질 실리콘(n+a-Si)을 증착한 후, 이방성 식각을 통해 상기 n형 불순물이 도핑된 비정질 실리콘을 식각함으로써 형성될 수 있다. 오믹 콘택층(170)의 형성을 위한 이방성 식각은 예를 들어, 반응성 이온 식각(reactive ion etching : RIE) 공정을 통해 진행될 수 있다.
다음 도 8을 참조하면, 채널 형성 영역(CR)을 덮도록 소오스 전극(150) 및 드레인 전극(160) 상에 활성층(180)을 형성한다. 활성층(180)은 오믹 콘택층(170)이 형성된 기판(110) 상에 비정질 실리콘(a-Si)을 증착한 후, 사진식각 공정을 통해 형성될 수 있다.
이와 같이, 오믹 콘택층(170)을 소오스 전극(150) 및 드레인 전극(160)의 개구된 측면에 형성하고, 그 사이에 활성층(180)을 형성함으로써, 박막 트랜지스터(TFT)의 채널 길이를 대폭 감소시킬 수 있으며, 이러한 채널 길이의 감소를 통해 박막 트랜지스터(TFT)의 게이트 온 전류(Ion)를 증가시킬 수 있다.
다음 도 1을 참조하면, 활성층(180)이 형성된 기판(110) 상에 보호막(190)을 형성할 수 있다. 보호막(190)은 박막 트랜지스터(TFT) 및 데이터 라인을 보호하고 절연시키기 위한 절연막으로서, 예를 들어, 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx) 등의 무기막으로 형성될 수 있다. 보호막(190)의 증착은 인듐 틴 옥사이드(ITO)로 이루어진 화소 전극(140)의 환원을 방지하기 위하여 약 220℃ 이하의 저온 증착 공정을 통해 진행하는 것이 바람직하다. 또한, 보호막(190)은 인듐 틴 옥사이드(ITO)로 이루어진 화소 전극(140)의 환원을 방지하기 위하여 유기막으로 형 성될 수 있다.
이와 같은 박막 트랜지스터 기판 및 이의 제조 방법에 따르면, 박막 트랜지스터의 채널 길이를 감소시켜 박막 트랜지스터의 게이트 온 전류를 증가시킬 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (11)
- 기판 상에 형성된 게이트 전극;상기 게이트 전극이 형성된 상기 기판 상에 형성된 게이트 절연막;상기 게이트 절연막 상에 형성되며, 채널 형성 영역이 개구된 화소 전극;상기 채널 형성 영역을 사이에 두고 서로 이격되도록 상기 화소 전극 상에 형성되는 소오스 전극 및 드레인 전극;상기 채널 형성 영역의 형성을 위해 개구된 상기 화소 전극, 상기 소오스 전극 및 상기 드레인 전극의 개구면에 형성되는 오믹 콘택층; 및상기 채널 형성 영역을 덮도록 상기 소오스 전극 및 상기 드레인 전극 상에 형성되는 활성층을 포함하는 박막 트랜지스터 기판.
- 제1항에 있어서, 상기 화소 전극은 다결정화된 인듐 틴 옥사이드인 것을 특징으로 하는 박막 트랜지스터 기판.
- 제1항에 있어서, 상기 게이트 전극과 동일한 층에 형성되어 상기 게이트 절연막을 사이에 두고 상기 화소 전극과 스토리지 커패시터를 형성하는 스토리지 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
- 제1항에 있어서, 상기 활성층이 형성된 상기 기판 상에 형성되는 보호막을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
- 제4항에 있어서, 상기 보호막은 유기물로 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
- 기판 상에 게이트 전극을 형성하는 단계;상기 게이트 전극이 형성된 상기 기판 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 배치되며 채널 형성 영역이 개구된 화소 전극과, 상기 채널 형성 영역을 사이에 두고 서로 이격되도록 상기 화소 전극 상에 배치되는 소오스 전극 및 드레인 전극을 형성하는 단계;상기 채널 형성 영역의 형성을 위해 개구된 상기 화소 전극, 상기 소오스 전극 및 상기 드레인 전극의 개구면에 오믹 콘택층을 형성하는 단계; 및상기 채널 형성 영역을 덮도록 상기 소오스 전극 및 상기 드레인 전극 상에 활성층을 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
- 제6항에 있어서, 상기 화소 전극과, 상기 소오스 전극 및 상기 드레인 전극을 형성하는 단계는상기 게이트 절연막 상에 화소 전극용 투명 도전막 및 데이터용 금속막을 연속으로 증착하는 단계;상기 데이터용 금속막 상에 상기 채널 형성 영역이 개구되고, 상기 소오스 전극 및 상기 드레인 전극의 형성 영역이 다른 영역에 비하여 상대적으로 두꺼운 두께를 갖는 제1 포토레지스트 패턴을 형성하는 단계;상기 제1 포토레지스트 패턴을 이용하여 상기 데이터용 금속막 및 상기 화소 전극용 투명 도전막을 식각하는 단계;열처리를 통하여 비정질의 상기 화소 전극용 투명 도전막을 다결정화시키는 단계;상기 제1 포토레지스트 패턴을 식각하여 상기 소오스 전극 및 상기 드레인 전극의 형성 영역에만 잔류하는 제2 포토레지스트 패턴을 형성하는 단계;상기 제2 포토레지스트 패턴을 이용하여 상기 데이터용 금속막을 식각하는 단계; 및상기 제2 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
- 제7항에 있어서, 상기 화소 전극용 투명 도전막을 다결정화시키는 단계는 130℃의 온도에서 30분간 열처리하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
- 제6항에 있어서, 상기 오믹 콘택층을 형성하는 단계는상기 화소 전극, 상기 소오스 전극 및 상기 드레인 전극이 형성된 상기 기판 상에 n형 불순물이 도핑된 비정질 실리콘을 증착하는 단계; 및이방성 식각을 통해 상기 n형 불순물이 도핑된 비정질 실리콘을 식각하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
- 제6항에 있어서, 상기 활성층이 형성된 상기 기판 상에 보호막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
- 제10항에 있어서, 상기 보호막은 220℃ 이하의 저온 증착 공정을 통해 형성되는 것을 특징으로 하는 박막 트랜지스터 기판의 제조 방법.
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2006
- 2006-11-30 KR KR1020060119518A patent/KR20080049208A/ko not_active Application Discontinuation
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