KR101743111B1 - 박막 트랜지스터 및 그 제조 방법 - Google Patents
박막 트랜지스터 및 그 제조 방법 Download PDFInfo
- Publication number
- KR101743111B1 KR101743111B1 KR1020100076910A KR20100076910A KR101743111B1 KR 101743111 B1 KR101743111 B1 KR 101743111B1 KR 1020100076910 A KR1020100076910 A KR 1020100076910A KR 20100076910 A KR20100076910 A KR 20100076910A KR 101743111 B1 KR101743111 B1 KR 101743111B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- ohmic contact
- layer pattern
- forming
- source electrode
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 51
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 238000000034 method Methods 0.000 title claims description 39
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 239000000463 material Substances 0.000 claims description 30
- 229910052751 metal Inorganic materials 0.000 claims description 18
- 239000002184 metal Substances 0.000 claims description 18
- 239000007789 gas Substances 0.000 claims description 8
- 238000005121 nitriding Methods 0.000 claims description 7
- 238000009832 plasma treatment Methods 0.000 claims description 4
- 150000002739 metals Chemical class 0.000 claims description 2
- 150000004767 nitrides Chemical class 0.000 claims 3
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 claims 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 abstract description 10
- 229910052757 nitrogen Inorganic materials 0.000 abstract description 5
- 239000010410 layer Substances 0.000 description 202
- 238000009792 diffusion process Methods 0.000 description 46
- 239000010936 titanium Substances 0.000 description 24
- 230000008569 process Effects 0.000 description 21
- 239000010408 film Substances 0.000 description 17
- 239000010949 copper Substances 0.000 description 12
- 150000002500 ions Chemical class 0.000 description 11
- 229910021417 amorphous silicon Inorganic materials 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 239000012535 impurity Substances 0.000 description 9
- 238000000059 patterning Methods 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- 239000011651 chromium Substances 0.000 description 6
- 239000010955 niobium Substances 0.000 description 6
- 230000001681 protective effect Effects 0.000 description 6
- 239000004973 liquid crystal related substance Substances 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 229910052750 molybdenum Inorganic materials 0.000 description 4
- 239000011733 molybdenum Substances 0.000 description 4
- 230000002265 prevention Effects 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 229910052758 niobium Inorganic materials 0.000 description 3
- GUCVJGMIXFAOAE-UHFFFAOYSA-N niobium atom Chemical compound [Nb] GUCVJGMIXFAOAE-UHFFFAOYSA-N 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- 239000004332 silver Substances 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- -1 GaSnO Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 229910005265 GaInZnO Inorganic materials 0.000 description 1
- 229910005555 GaZnO Inorganic materials 0.000 description 1
- 206010034972 Photosensitivity reaction Diseases 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- 229910007717 ZnSnO Inorganic materials 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 230000036211 photosensitivity Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 238000000427 thin-film deposition Methods 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
- XLOMVQKBTHCTTD-UHFFFAOYSA-N zinc oxide Inorganic materials [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
- H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78678—Polycrystalline or microcrystalline silicon transistor with inverted-type structure, e.g. with bottom gate
Abstract
박막 트랜지스터 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 박막 트랜지스터는, 절연 기판 상에 배치되는 게이트 전극; 상기 절연 기판 및 상기 게이트 전극 상에 배치되는 절연층; 상기 절연층 상에 상기 게이트 전극과 중첩되도록 배치되는 액티브층 패턴; 상기 절연층 상에 배치되고, 상기 액티브층 패턴과 적어도 일부가 중첩되는 소스 전극 및 상기 소스 전극과 이격되면서 상기 액티브층 패턴과 적어도 일부가 중첩되는 드레인 전극; 및 상기 액티브층 패턴과 상기 소스 전극 사이 및 상기 액티브층 패턴과 상기 드레인 전극 사이에 각각 배치되고, 표면의 질소 함유량이 표면 이외의 부분보다 높은제1 오믹 콘택층 패턴을 포함한다.
Description
본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Display)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display) 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 개재되어 있는 액정층으로 이루어지며, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하여 영상을 표시하는 장치이다.
일반적으로 액정 표시 장치는 각 화소를 스위칭하기 위한 소자로서 박막 트랜지스터를 포함한다. 박막 트랜지스터는 스위칭 신호를 인가받는 게이트 전극과, 데이터 전압이 인가되는 소스 전극과, 데이터 전압을 출력하는 드레인 전극을 삼단자로 하여 스위칭 소자를 이루고, 게이트 전극과 소스 전극 및 드레인 전극 사이에 형성된 액티브층을 포함한다.
이러한 박막 트랜지스터를 구성하는 게이트 전극, 액티브층, 소스/드레인 전극 등은 모두 박막의 증착 및 패터닝 공정을 통하여 형성될 수 있다. 여기서, 증착되는 박막의 두께는 박막 트랜지스터의 특성 등을 고려하여 적절하게 조절된다.
그런데, 증착되는 박막의 두께가 두꺼울수록 생산성이 저하될 뿐만 아니라 그 패터닝이 어려워 공정의 균일성(uniformity) 및 마진(margin) 확보가 어려운 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는 박막 트랜지스터의 특성을 열화시키지 않으면서도 소스/드레인 전극의 두께를 감소시켜 생산성을 향상시키고 공정의 균일성 및 마진을 확보할 수 있는 박막 트랜지스터 및 그 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터는, 절연 기판 상에 배치되는 게이트 전극; 상기 절연 기판 및 상기 게이트 전극 상에 배치되는 절연층; 상기 절연층 상에 상기 게이트 전극과 중첩되도록 배치되는 액티브층 패턴; 상기 절연층 상에 배치되고, 상기 액티브층 패턴과 적어도 일부가 중첩되는 소스 전극 및 상기 소스 전극과 이격되면서 상기 액티브층 패턴과 적어도 일부가 중첩되는 드레인 전극; 및 상기 액티브층 패턴과 상기 소스 전극 사이 및 상기 액티브층 패턴과 상기 드레인 전극 사이에 각각 배치되고, 표면의 질소 함유량이 표면 이외의 부분보다 높은제1 오믹 콘택층 패턴을 포함한다.
또한, 상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법은, 절연 기판 상에 게이트 전극을 형성하는 단계; 상기 절연 기판 및 상기 게이트 전극 상에 절연층을 형성하는 단계; 상기 절연층 상에 액티브층을 형성하는 단계; 상기 액티브층 상에 오믹 콘택 형성을 위한 제1 물질층을 형성하는 단계; 상기 제1 물질층의 표면을 질화처리하는 단계; 및 소스 전극과 드레인 전극을 형성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 배치도이다.
도 2는 도 1의 박막 트랜지스터 기판을 A-A'선에 따라 절단한 단면도이다.
도 3 내지 도 7은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도이다.
도 8은 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 9는 종래의 박막 트랜지스터에서 Ti층의 두께 변화에 따른 박막 트랜지스터의 전류 특성을 나타내는 그래프이다.
도 10은 박막 트랜지스터 구조에 따른 Ion 및 Ioff를 측정한 그래프이다.
도 11은 본 발명의 제2 실시예의 구조를 갖는 박막 트랜지스터의 I-V 커브(curve)를 나타낸 그래프이다.
도 2는 도 1의 박막 트랜지스터 기판을 A-A'선에 따라 절단한 단면도이다.
도 3 내지 도 7은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도이다.
도 8은 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 9는 종래의 박막 트랜지스터에서 Ti층의 두께 변화에 따른 박막 트랜지스터의 전류 특성을 나타내는 그래프이다.
도 10은 박막 트랜지스터 구조에 따른 Ion 및 Ioff를 측정한 그래프이다.
도 11은 본 발명의 제2 실시예의 구조를 갖는 박막 트랜지스터의 I-V 커브(curve)를 나타낸 그래프이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)"또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
본 명세서에서 사용되는 용어인 "박막 트랜지스터 기판"은 박막 트랜지스터를 적어도 하나 포함하는 기판을 말하며, 박막 트랜지스터와 기판 사이에 다른 구조물이 개재되어 있거나, 그 위에 다른 구조물이 형성되어 있는 경우를 배제하지 않는다.
이하, 도 1 및 도 2를 참조하여, 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 구조에 대하여 상세히 설명한다. 도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 배치도이고, 도 2는 도 1의 박막 트랜지스터 기판을 A-A'선에 따라 절단한 단면도로서, 특히, 박막 트랜지스터가 형성된 부분만이 도시되어 있다.
도 1 및 도 2를 참조하면, 절연 기판(10) 상에는 게이트 신호를 전달하는 게이트 배선(22, 24)이 배치된다. 게이트 배선(22, 24)은 일 방향 예컨대, 가로 방향으로 뻗어 있는 게이트선(22)과, 게이트선(22)에서 돌기 형태로 돌출되어 형성되어 박막 트랜지스터(Q)를 구성하는 게이트 전극(24)을 포함한다. 여기서, 절연 기판(10)은 투명한 유리 또는 플라스틱 등으로 이루어질 수 있고, 게이트 배선(22, 24)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 은(Ag), 티타늄(Ti), 니오브(Nb), 텅스텐(W), 크롬(Cr), 탄탈륨(Ta) 또는 이들의 합금을 포함하는 단일층 또는 다중층으로 이루어질 수 있다. 단일층의 예로서 게이트 전극(220)은 몰리브덴 또는 구리의 단일 금속으로 이루어진 층일 수 있고, 다중층의 예로서 게이트 전극(220)은 Cr/Al의 이중층, Ti/Cu의 이중층이나, Mo/Al/Mo의 삼중층일 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 배선(22, 24)은 다양한 금속이나 다른 도전체로 만들어질 수도 있다.
절연 기판(10) 및 게이트 배선(22, 24) 상에는 게이트 절연막(30)이 배치된다. 게이트 절연막(30)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)로 이루어질 수 있다. 또는 게이트 절연막(30)은 산화 알루미늄, 산화 티타늄, 산화 탄탈륨 또는 산화 지르코늄을 포함할 수 있다.
게이트 절연막(30) 상에는 박막 트랜지스터(Q)의 채널 형성을 위한 액티브층 패턴(42)이 배치된다. 액티브층 패턴(42)은 적어도 게이트 전극(24)과 중첩되도록 배치된다. 본 실시예에서 액티브층 패턴(42)은 게이트 전극(24)과 중첩되면서 섬 형상을 갖도록 형성되어 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 액티브층 패턴(42)의 형상은 다양하게 변형될 수 있다. 예를 들어, 액티브층 패턴(42)은 게이트 전극(24)과 중첩되면서 후술할 데이터 배선(72, 75, 76)과 실질적으로 동일한 선 형상을 갖도록 형성될 수도 있다. 이러한 액티브층 패턴(42)은 예를 들어, 비정질 실리콘(amorphous silicon), 다결정 실리콘(polysilicon) 또는 산화물 반도체를 포함할 수 있다. 여기서, 산화물 반도체는 예를 들어 InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, GaZnSnO, GaInZnO, HfInZnO 및 ZnO로 이루어진 군으로부터 선택된 어느 하나의 물질을 포함할 수 있다.
게이트 절연막(30) 및 액티브층 패턴(42) 상에는 액티브층 패턴(42)과 적어도 일부가 중첩되는 소스 전극(75)과 소스 전극(75)과 이격되고 액티브층 패턴(42)의 채널 영역을 중심으로 소스 전극(75)과 대향하면서 액티브층 패턴(42)과 적어도 일부가 중첩되는 드레인 전극(76)이 배치된다. 소스 전극(75)은 상기 게이트 선(22)과 교차하는 일 방향 예컨대, 세로 방향으로 뻗어 있는 데이터선(72)을 통하여 데이터 신호를 전달받는다. 여기서, 소스 전극(75) 및 드레인 전극(76)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 은(Ag), 티타늄(Ti), 니오브(Nb), 텅스텐(W), 크롬(Cr), 탄탈륨(Ta) 또는 이들의 합금을 포함하는 단일층 또는 다중층으로 이루어질 수 있다.
특히 본 실시예에서, 소스/드레인 전극(75, 76)은 Ti/Cu와 같은 이중층으로 형성될 수 있으며, 이러한 경우 하부층 예컨대, Ti층은 상부층 예컨대, Cu층의 금속 원자가 액티브층 패턴(42) 내부로 확산되는 것을 방지하기 위한 확산 방지층으로서의 역할을 한다. 그런데, 소스/드레인 전극(75, 76)의 하부층이 확산 방지층으로서의 역할을 충분히 수행하기 위해서는 일정 수준 이상의 두께를 가져야 한다. 만약, 소스/드레인 전극(75, 76)의 하부층인 확산 방지층의 두께가 요구되는 것보다 작아지면 소스/드레인 전극(75, 76)의 상부층의 금속 원자가 액티브층 패턴(42) 내부로 확산되어 박막 트랜지스터(Q)의 온 전류(Ion)를 감소시키고 오프 전류(Ioff)를 증가시키는 등 박막 트랜지스터의 특성을 열화시키기 때문이다. 그러나, 소스/드레인 전극(75, 76)의 하부층인 확산 방지층의 두께를 증가시킨다는 것은 결국 소스/드레인 전극(75, 76)의 두께 증가를 의미하며, 이는 소스/드레인 전극(75, 76) 형성을 위한 증착이나 패터닝 공정을 어렵게 하여 생산성을 저하시키고 공정의 균일성 및 마진 확보를 어렵게 한다.
따라서, 본 실시예에서는 아래와 같이 오믹 콘택층 패턴(56) 상부에 얇은 두께의 확산 방지층 패턴(66)이 추가적으로 배치되게 함으로써, 소스/드레인 전극(75, 76)의 확산 방지층 예컨대, Ti층의 두께를 감소시킬 수 있고, 결과적으로 소스/드레인 전극(75, 76)의 총 두께를 감소시킬 수 있다. 여기서, Ti층의 두께는 100Å 보다 작을 수 있고, 더 나아가 10Å 보다 클 수도 있다.
즉, 액티브층 패턴(42)과 소스 전극(75) 사이 및 액티브층 패턴(42)과 드레인 전극(76) 사이에는 각각 저항성 접촉 특성을 향상시키기 위한 오믹 콘택층 패턴(56)이 배치되는데, 특히, 본 실시예에서는 오믹 콘택층 패턴(56) 상부에 소스/드레인 전극(75, 76)의 금속 원자가 액티브층 패턴(42) 내부로 확산되는 것을 방지하기 위한 확산 방지층 패턴(66)이 더 배치된다. 다시 말하면, 오믹 콘택층 패턴(56) 및 확산 방지층 패턴(66)이 적층된 구조가 액티브층 패턴(42)과 소스 전극(75) 사이 및 액티브층 패턴(42)과 드레인 전극(76) 사이에 각각 배치된다.
여기서, 오믹 콘택층 패턴(56)은 불순물 예컨대, n형 불순물이 함유된 비정질 실리콘층을 포함할 수 있다. 확산 방지층 패턴(66)은 오믹 콘택층 패턴(56) 형성을 위한 물질층(예를 들어, n형 불순물이 함유된 비정질 실리콘층)의 표면 질화 처리에 의하여 형성되는 층으로서, 그에 따라 매우 얇은 두께(예를 들어, 20Å 이하)를 가질 수 있다. 만약 확산 방지층 패턴(66)을 CVD 방식 등으로 두껍게 형성하면 오믹 콘택층 패턴(56)의 오믹 콘택 특성을 저하시켜 박막 트랜지스터의 온 전류(Ion)를 급격히 감소시키는 등의 문제를 초래한다. 그러나, 이와 같이 표면 질화 처리 방식으로 얇은 두께의 확산 방지층 패턴(66)을 형성하면 오믹 콘택 특성을 저하시키지 않으면서도 소스/드레인 전극(75, 76)의 하부층 예컨대, Ti층과 함께 확산 방지층으로서의 역할을 수행할 수 있다.
결과적으로 확산 방지층 패턴(66)은 오믹 콘택층 패턴(56)에 비하여 높은 질소 함유랑을 갖는다. 이와 같은 오믹 콘택층 패턴(56) 및 확산 방지층 패턴(66)의 형성 방법에 대하여는 이하, 박막 트랜지스터 기판의 제조 방법을 설명하면서 더욱 상세히 설명하기로 한다.
소스/드레인 전극(75, 76) 및 이에 의하여 노출되는 액티브층 패턴(42) 상에는 보호막(80)이 배치된다. 보호막(80)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 감광성(photosensitivity)의 유기물 또는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등을 포함하는 단일막 또는 다중막 구조를 가질 수 있다. 보호막(80)에는 드레인 전극(76)의 끝단을 드러내는 콘택홀(82)이 형성되어 있다.
보호막(80) 상에는 콘택홀(82)을 통하여 드레인 전극(76)과 전기적으로 연결되는 화소 전극(90)이 배치된다. 화소 전극(90)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전체로 이루어질 수 있다.
다음으로, 도 1 내지 도 7을 참조하여, 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대하여 상세히 설명한다. 도 3 내지 도 7은 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 단면도로서, 도 1 및 도 2의 박막 트랜지스터 기판의 제조 과정을 나타내는 중간 단계 도면들이다.
도 1 및 도 3을 참조하면, 절연 기판(10) 상에 게이트 배선용 금속층을 증착하고 이를 패터닝함으로써 게이트 배선(22, 24)을 형성한다. 여기서, 게이트 전극용 금속층의 증착은 스퍼터링(sputtering)에 의하여 수행될 수 있고, 게이트 전극용 금속층의 패터닝은 사진 식각 공정에 의하여 수행될 수 있다. 사진 식각 공정은, 게이트 전극용 금속층 상에 포토레지스트를 도포하고 마스크를 이용하여 포토레지스트를 노광 및 현상하는 사진 공정과, 사진 공정에 의하여 형성된 포토레지스트의 패턴에 의하여 드러나는 게이트 전극용 금속층을 건식 또는 습식 방식으로 제거하는 식각 공정을 일괄하여 칭하는 것이다.
이어서, 절연 기판(10) 및 게이트 배선(22, 24) 상에 스퍼터링이나 CVD(Chemical Vapor Deposition) 등의 방식을 이용하여 게이트 절연막(30)을 형성한다.
이어서, 게이트 절연막(30) 상에 박막 트랜지스터(Q)의 채널 형성을 위한 액티브층(40)을 형성한다. 액티브층(40)은 전술한 바와 같이 비정질 실리콘(amorphous silicon), 다결정 실리콘(polysilicon) 또는 산화물 반도체를 포함할 수 있다. 또한, 액티브층(40)은 스퍼터링이나 CVD 등의 방식을 이용하여 형성될 수 있다.
이어서, 액티브층(40) 상에 오믹 콘택용 물질층(50)을 형성한다. 오믹 콘택용 물질층(50)은 불순물, 예컨대, n형 불순물이 함유된 비정질 실리콘층일 수 있으며, 화학 기상 증착에 의하여 형성될 수 있다. 다시 말하면, 오믹 콘택용 물질층(50)은 n형 불순물이 비정질 실리콘층에 함유될 수 있도록 n형 불순물(예를 들어, 인(Phosphorous))이 함유된 가스가 혼입된 상태에서 화학 기상 증착될 수 있다.
다음으로, 도 1 및 도 4를 참조하면, 오믹 콘택용 물질층(50)의 표면을 질화 처리한다. 그 결과, 오믹 콘택용 물질층(50)은 질화된 표면층(도면부호 62 참조)과, 질화되지 않고 잔류하는 층(도면부호 52 참조)으로 나누어진다. 여기서, 오믹 콘택용 물질층(50) 중 질화되지 않고 잔류하는 층은 오믹 콘택으로서의 역할 즉, 후술하는 액티브층 패턴과 소스/드레인 전극 사이의 저항성 접촉 특성을 향상시키는 역할을 수행함이 명백하며, 이를 이하, 오믹 콘택층(52)이라 한다. 반면, 오믹 콘택용 물질층(50) 중 질화된 표면층은 오믹 콘택으로서의 역할 대신 후술하는 소스/드레인 전극의 금속 원자가 액티브층(40)으로 확산되는 것을 방지하는 역할을 하므로, 이를 이하, 확신 방지층(62)이라 한다.
여기서, 확산 방지층(62)의 두께는 전술한 바와 같이 오믹 콘택층(52)의 오믹 콘택 특성을 저하시키지 않도록 매우 얇은 두께(예를 들어, 20Å 이하)를 가져야 한다. 이를 위하여, 확산 방지층(62) 형성을 위한 오믹 콘택용 물질층(50)의 표면 질화 처리는 다음과 같은 방식에 의하여 수행될 수 있다.
예를 들어, 오믹 콘택용 물질층(50)을 형성한 후, 질소 포함 가스(예를 들어, N2 가스)를 플로우(flow)하거나 또는 질소 포함 가스(예를 들어, N2 가스)를 이용한 플라즈마 처리를 수행하여 오믹 콘택용 물질층(50)의 표면을 질화 처리 할 수 있다. 특히, N2 가스의 플로우 또는 플라즈마 처리는 오믹 콘택용 물질층(50) 형성에 연속하여 동일 챔버 내에서 수행될 수 있으므로 공정 과정을 복잡하게 하거나 공정 시간을 증가시킴 없이 본 확산 방지층(62)을 용이하게 형성할 수 있다. 또한, 얇은 두께의 확산 방지층(62) 형성을 위하여 파워(power)가 미인가된 상태에서 N2 가스의 플로우 또는 플라즈마 처리가 수행될 수 있다.
다음으로, 도 1 및 도 5를 참조하면, 사진 식각 공정으로 확산 방지층(62), 오믹 콘택층(52) 및 액티브층(40)을 패터닝함으로써, 액티브층 패턴(42)을 형성하고 액티브층 패턴(42) 상부에 액티브층 패턴(42)과 실질적으로 동일한 형상을 갖는 식각된 오믹 콘택층(54) 및 식각된 확산 방지층(64)을 형성한다.
다음으로, 도 1 및 도 6을 참조하면, 게이트 절연막(30), 액티브층 패턴(42), 식각된 오믹 콘택층(54) 및 식각된 확산 방지층(64) 상에 데이터 배선용 금속층을 증착하고 이를 패터닝함으로써 데이터 배선(72, 75, 76) 즉, 액티브층 패턴(42)과 적어도 일부가 중첩되는 소스 전극(75)과 소스 전극(75)과 이격되고 액티브층 패턴(42)의 채널 영역을 중심으로 소스 전극(75)과 대향하면서 액티브층 패턴(42)과 적어도 일부가 중첩되는 드레인 전극(76)과, 게이트 선(22)과 교차하는 일 방향 예컨대, 세로 방향으로 뻗어 있고 소스 전극(75)과 연결되어 데이터 신호를 전달하는 데이터선(72)을 형성한다.
여기서, 데이터 배선(72, 75, 76) 형성을 위한 금속층은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 은(Ag), 티타늄(Ti), 니오브(Nb), 텅스텐(W), 크롬(Cr), 탄탈륨(Ta) 또는 이들의 합금을 포함하는 단일층 또는 다중층으로 이루어질 수 있다. 특히 본 실시예에서, 데이터 배선(72, 75, 76) 형성을 위한 금속층은 Ti/Cu와 같은 이중층으로 형성될 수 있으며, 이러한 경우 하부층 예컨대, Ti층은 상부층 예컨대, Cu층의 금속 원자가 액티브층 패턴(42) 내부로 확산되는 것을 방지하기 위한 확산 방지층으로서의 역할을 함은 전술하였다.
본 실시예에서는 오믹 콘택층(54) 상부에 얇은 두께의 확산 방지층(64)이 형성되어 있으므로, 데이터 배선(72, 75, 76)의 하부층 예컨대, Ti층의 두께를 얇게 할 수 있다. 여기서, Ti층의 두께는 100Å 보다 작을 수 있고, 더 나아가 10Å 보다 클 수도 있다. 따라서 데이터 배선(72, 75, 76) 형성을 위한 금속층의 증착이나 패터닝이 용이하여진다.
다음으로, 도 1 및 도 7에 도시된 바와 같이, 소스 전극(75)과 드레인 전극(76) 사이에 노출된 확산 방지층(64) 및 오믹 콘택층(54)을 식각 등의 방식으로 제거함으로써 액티브층 패턴(42)과 소스 전극(75) 사이 및 액티브층 패턴(42)과 드레인 전극(76) 사이에 각각 배치되는 오믹 콘택층 패턴(56) 및 확산 방지층 패턴(66)의 적층 구조를 형성한다.
다음으로, 도 1 및 도 2에 도시된 바와 같이, 소스/드레인 전극(75, 76) 및 이에 의하여 노출되는 액티브층 패턴(42) 상에 보호막(80)을 형성한다.
이어서, 사진 식각 공정으로 보호막(80)에 드레인 전극(76)의 끝단을 드러내는 콘택홀(82)을 형성한다.
이어서, 콘택홀(82)을 포함하는 보호막(80) 상에 화소 전극용 도전층 예컨대, ITO 또는 IZO 물질을 형성하고 이를 패터닝함으로써 콘택홀(82)을 통하여 드레인 전극(76)과 전기적으로 연결되는 화소 전극(90)을 형성한다.
이하, 도 8을 참조하여, 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 구조 및 그 제조 방법에 대하여 설명한다. 도 8은 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
본 발명의 제2 실시예는 확산 방지층 패턴(66) 상부에 추가적으로 오믹 콘택층 패턴(56´)이 더 배치된다는 점을 제외하고는 제1 실시예와 실질적으로 동일하므로 본 발명의 제1 실시예에서 설명한 부분과 동일한 부분에 대하여는 그 상세한 설명을 생략하기로 한다. 이하에서는 설명의 편의를 위하여 제1 실시예의 오믹 콘택층 패턴(56)을 제1 오믹 콘택층 패턴(56)이라 칭하고, 본 실시예에서 추가적으로 배치되는 오믹 콘택층 패턴(56´)을 제2 오믹 콘택층 패턴(56´)이라 칭하기로 한다.
본 발명의 제2 실시예에 의하면, 액티브층 패턴(42)과 소스 전극(75) 사이 및 액티브층 패턴(42)과 드레인 전극(76) 사이에는 각각 저항성 접촉 특성을 향상시키기 위한 제1 및 제2 오믹 콘택층 패턴(56, 56´)과 제1 및 제2 오믹 콘택층 패턴(56, 56´) 사이에 개재되는 확산 방지층 패턴(66)이 배치될 수 있다.
상기 구조는, 본 발명의 제1 실시예에 따른 제조 방법에서 제1 오믹 콘택층 패턴(56) 형성을 위한 오믹 콘택층(52) 및 확산 방지층(62)을 형성한 후, 확산 방지층(62) 상에 제2 오믹 콘택층 패턴(56´) 형성을 위한 물질층 형성 공정을 추가함으로써 형성될 수 있다. 제2 오믹 콘택층 패턴(56´)을 위한 물질층 형성 공정은 오믹 콘택용 물질층(50)의 형성 공정과 동일하게 수행될 수 있다. 즉, 확산 방지층(62) 상에 불순물, 예컨대, n형 불순물이 함유된 비정질 실리콘층을 화학 기상 증착할 수 있다. 이때, 오믹 콘택층 패턴(56´) 형성을 위한 물질층 형성 공정은 오믹 콘택층(52) 및 확산 방지층(62) 형성에 연속하여 동일 챔버 내에서 수행될 수 있다.
이하, 위와 같은 본 발명의 제1 실시예 또는 제2 실시예에 따라 형성된 박막 트랜지스터의 특성에 대하여 살펴보기로 한다.
우선, 본 발명의 실시예들에 대한 비교예로서 종래 기술에 따른 박막 트랜지스터 즉, 오믹 콘택층 패턴(56) 상부에 확산 방지층 패턴(66)이 형성되지 않은 박막 트랜지스터의 전류 특성을 아래의 [표 1] 및 를 참조하여 살펴본다. 아래의 [표 1] 및 도 9는 박막 트랜지스터의 소스/드레인 전극으로 Ti/Cu의 이중층을 이용한 경우에, Ti층의 두께 변화에 따른 박막 트랜지스터의 온 전류(Ion) 및 오프 전류(Ioff)의 변화를 보여준다.
| Ti층 두께 | Ion | Ioff |
| 50 | 1.54 | 95.24 |
| 100 | 3.46 | 0.75 |
| 200 | 3.54 | 0.91 |
| 300 | 3.64 | 0.85 |
상기 [표 1] 및 도 9를 참조하면, Ti층의 두께가 100Å 미만이 되는 경우(예를 들어, Ti 층의 두께가 50Å인 경우), Ion이 감소하고 특히 Ioff가 급격히 증가하는 문제가 발생함을 알 수 있다. 이는 종래의 경우 Ti층의 두께를 100Å 미만으로 감소시킬 수 없다는 것을 의미한다.
한편, 본 발명의 실시예들에 박막 트랜지스터의 전류 특성을 도 10 및 도 11을 참조하여 살펴본다. 도 10은 박막 트랜지스터 구조에 따른 Ion 및 Ioff를 측정한 그래프이고, 도 11은 본 발명의 제2 실시예의 구조를 갖는 박막 트랜지스터의 I-V 커브(curve)를 나타낸 그래프로서, 특히 도 10 및 도 11의 그래프는 소스/드레인 전극으로 Ti/Cu의 이중층을 이용하되 Ti층의 두께가 50Å인 경우의 측정 결과를 나타낸다.
도 10을 참조하면, 박막 트랜지스터의 적정 오프 전류(Ioff) 값은 10pA 이하(도 10의 점선 1 이하)이고, 적정 온 전류(Ion) 값은 3.8~6.2uA(도 10의 점선 2와 3 사이)이다.
여기서, 박막 트랜지스터가 종래 기술과 같이 오믹 콘택층 상부의 확산 방지층을 갖지 않는 경우(도 10의 ① 참조), 소스/드레인 전극의 하부층을 이루는 Ti층의 두께가 50Å 정도로 낮아지면 Ion 및 Ioff 값이 적정 범위를 벗어남을 알 수 있다. 이는 전술한 바와 같이 Ti층이 확산 방지층으로서의 역할을 제대로 수행하지 못하기 때문이다.
또한, 박막 트랜지스터의 오믹 콘택층 상부에 확산 방지층을 형성하되 화학 기상 증착 방식으로 확산 방지층을 형성한 경우(도 10의 ④ 참조) 또는 화학 기상 증착 방식으로 확산 방지층을 형성하고 그 상부에 오믹 콘택층을 추가 형성한 경우(도 10의 ⑥ 참조)에는 Ion 값이 매우 낮아져 적정 범위를 벗어남을 알 수 있다. 이는 전술한 바와 같이 확산 방지층의 두께가 두꺼워지면 오믹 콘택층이 오믹 콘택으로서의 역할을 제대로 수행하지 못하기 때문이다.
반면, 박막 트랜지스터의 오믹 콘택층 상부에 확산 방지층을 형성하되, N2 플라즈마 처리에 의하여 확산 방지층을 형성한 경우(도 10의 ② 참조) 또는 N2 플로우에 의하여 확산 방지층을 형성한 경우(도 10의 ③ 참조)에는 상기 ①의 경우에 비하여 Ioff 값이 적정값 근방까지 현저히 낮아지고 Ion값이 적정값 범위까지 증가함을 알 수 있다. 나아가, 박막 트랜지스터의 오믹 콘택층 상부에 확산 방지층을 형성하되, N2 플로우에 의하여 확산 방지층을 형성하고 그 상부에 오믹 콘택층을 추가 형성한 경우(도 10의 ⑤ 참조)에는 Ion 및 Ioff 모두 적정값을 만족함을 알 수 있다.
도 11을 참조하면, 도 10의 ⑤과 같은 구조를 포함하는 박막 트랜지스터의 게이트 전극에 인가되는 전압에 따른 전류를 측정하였을 때, 게이트 오프 전압이 인가되는 음 전압 구간에서의 출력 전류가 낮고 게이트 온 전압이 인가되는 양 전압 구간에서의 출력 전류가 높은 정상적인 I-V 커브가 나타남을 알 수 있다.
즉, 도 10 및 도 11의 그래프를 참조하면, 본 발명의 실시예들에 따르면 소스/드레인 전극의 하부층 예컨대, Ti층의 두께를 감소시키더라도 박막 트랜지스터의 전류 특성이 열화되지 않음을 알 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 절연 기판 22, 24: 게이트 배선
30: 게이트 절연막 42: 액티브층 패턴
56: 오믹 콘택층 패턴 66: 확산 방지층 패턴
75: 소스 전극 76: 드레인 전극
80: 보호막 90: 화소 전극
30: 게이트 절연막 42: 액티브층 패턴
56: 오믹 콘택층 패턴 66: 확산 방지층 패턴
75: 소스 전극 76: 드레인 전극
80: 보호막 90: 화소 전극
Claims (15)
- 절연 기판 상에 배치되는 게이트 전극;
상기 절연 기판 및 상기 게이트 전극 상에 배치되는 절연층;
상기 절연층 상에 상기 게이트 전극과 중첩되도록 배치되는 액티브층 패턴;
상기 절연층 상에 배치되고, 상기 액티브층 패턴과 적어도 일부가 중첩되는 소스 전극 및 상기 소스 전극과 이격되면서 상기 액티브층 패턴과 적어도 일부가 중첩되는 드레인 전극;
상기 액티브층 패턴과 상기 소스 전극 사이 및 상기 액티브층 패턴과 상기 드레인 전극 사이에 각각 배치되는 제1 오믹 콘택층 패턴;
상기 제1 오믹 콘택층 패턴과 상기 소스 전극 사이 및 상기 제1 오믹 콘택층 패턴과 상기 드레인 전극 사이에 각각 배치되는 질화층; 및
상기 질화층과 상기 소스 전극 사이 및 상기 질화층과 상기 드레인 전극 사이에 각각 배치되는 제2 오믹 콘택층 패턴을 포함하는 박막 트랜지스터. - 제1 항에 있어서,
상기 소스 전극 및 상기 드레인 전극은, 적어도 둘 이상의 금속이 적층된 다중층으로 이루어지고, 상기 다중층 중 최하부층은 Ti층인 박막 트랜지스터. - 제1 항에 있어서,
상기 소스 전극 및 상기 드레인 전극은, 순차적으로 적층된 Ti층 및 Cu층을 포함하는 박막 트랜지스터. - 제2 항 또는 제3 항에 있어서,
상기 Ti층의 두께는, 100Å보다 작은 박막 트랜지스터. - 제4 항에 있어서,
상기 Ti층의 두께는, 10Å보다 큰 박막 트랜지스터. - 삭제
- 절연 기판 상에 게이트 전극을 형성하는 단계;
상기 절연 기판 및 상기 게이트 전극 상에 절연층을 형성하는 단계;
상기 절연층 상에 액티브층을 형성하는 단계;
상기 액티브층 상에 오믹 콘택 형성을 위한 제1 물질층을 형성하는 단계;
상기 제1 물질층의 표면을 질화처리하는 단계;
상기 표면이 질화처리된 제1 물질층 상에 오믹 콘택 형성을 위한 제2 물질층을 형성하는 단계; 및
소스 전극과 드레인 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법. - 제7 항에 있어서,
상기 제1 물질층의 표면을 질화처리하는 단계는,
질소 포함 가스의 플로우 또는 플라즈마 처리에 의하여 수행되는 박막 트랜지스터의 제조 방법. - 제8 항에 있어서,
상기 제1 물질층의 표면을 질화처리하는 단계는,
파워가 인가되지 않은 상태에서 수행되는 박막 트랜지스터의 제조 방법. - 제8 항에 있어서,
상기 제1 물질층의 표면을 질화처리하는 단계는,
상기 제1 물질층이 형성된 챔버와 동일 챔버에서 상기 제1 물질층 형성 공정에 연속하여 수행되는 박막 트랜지스터의 제조 방법. - 제7 항에 있어서,
상기 소스 전극 및 상기 드레인 전극 형성 단계는,
Ti층을 형성하는 단계; 및
상기 Ti층 상에 하나 이상의 금속층을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법. - 제11 항에 있어서,
상기 하나 이상의 금속층은 Cu층을 포함하는 박막 트랜지스터의 제조 방법. - 제11 항 또는 제12 항에 있어서,
상기 Ti층의 두께는, 100Å보다 작은 박막 트랜지스터의 제조 방법. - 제13 항에 있어서,
상기 Ti층의 두께는, 10Å보다 큰 박막 트랜지스터의 제조 방법. - 삭제
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100076910A KR101743111B1 (ko) | 2010-08-10 | 2010-08-10 | 박막 트랜지스터 및 그 제조 방법 |
| US13/167,668 US8823005B2 (en) | 2010-08-10 | 2011-06-23 | Thin-film transistor and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100076910A KR101743111B1 (ko) | 2010-08-10 | 2010-08-10 | 박막 트랜지스터 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120014748A KR20120014748A (ko) | 2012-02-20 |
| KR101743111B1 true KR101743111B1 (ko) | 2017-06-05 |
Family
ID=45564164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100076910A KR101743111B1 (ko) | 2010-08-10 | 2010-08-10 | 박막 트랜지스터 및 그 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8823005B2 (ko) |
| KR (1) | KR101743111B1 (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI536464B (zh) * | 2014-01-15 | 2016-06-01 | 友達光電股份有限公司 | 電晶體及其製造方法 |
| US9859305B2 (en) * | 2015-10-14 | 2018-01-02 | Samsung Display Co., Ltd. | Liquid crystal display device and method of manufacturing the same |
| KR102263122B1 (ko) * | 2017-10-19 | 2021-06-09 | 삼성디스플레이 주식회사 | 트랜지스터 표시판 |
| CN109545689B (zh) * | 2018-12-03 | 2021-05-25 | 惠科股份有限公司 | 主动开关及其制作方法、显示装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060065892A1 (en) * | 2004-09-24 | 2006-03-30 | Samsung Electronics Co., Ltd. | Thin film transistor array panel and manufacturing method therefor |
| US20100133539A1 (en) * | 2008-12-03 | 2010-06-03 | Hoon Kang | Thin-film transistor and method of manufacturing the same |
-
2010
- 2010-08-10 KR KR1020100076910A patent/KR101743111B1/ko active IP Right Grant
-
2011
- 2011-06-23 US US13/167,668 patent/US8823005B2/en active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060065892A1 (en) * | 2004-09-24 | 2006-03-30 | Samsung Electronics Co., Ltd. | Thin film transistor array panel and manufacturing method therefor |
| US20100133539A1 (en) * | 2008-12-03 | 2010-06-03 | Hoon Kang | Thin-film transistor and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US8823005B2 (en) | 2014-09-02 |
| KR20120014748A (ko) | 2012-02-20 |
| US20120037913A1 (en) | 2012-02-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101412761B1 (ko) | 박막 트랜지스터 기판 및 이의 제조 방법 | |
| KR101489652B1 (ko) | 박막 트랜지스터 기판 및 이의 제조 방법 | |
| KR101681483B1 (ko) | 박막 트랜지스터 기판 및 그 제조 방법 | |
| KR101609727B1 (ko) | 박막 트랜지스터 표시판 및 이의 제조 방법 | |
| US10297694B2 (en) | Semiconductor device and method for manufacturing same | |
| TWI623101B (zh) | 半導體裝置及其製造方法 | |
| KR101542840B1 (ko) | 박막 트랜지스터 표시판 및 이의 제조 방법 | |
| US20150295092A1 (en) | Semiconductor device | |
| US9337213B2 (en) | Semiconductor device and method for manufacturing same | |
| US9520476B2 (en) | Semiconductor device and method for producing same | |
| US20080173870A1 (en) | Thin film transistor substrate and method of producing the same | |
| US8558230B2 (en) | Thin film transistor substrate and method of fabricating the same | |
| US9508544B2 (en) | Semiconductor device and method for manufacturing same | |
| US20190296050A1 (en) | Active matrix substrate and method for manufacturing same | |
| KR101600887B1 (ko) | 박막 트랜지스터 표시판 및 이의 제조 방법 | |
| KR101743111B1 (ko) | 박막 트랜지스터 및 그 제조 방법 | |
| KR20100075058A (ko) | 박막 트랜지스터 기판 및 그 제조 방법 | |
| US9035303B2 (en) | Semiconductor device and method for manufacturing same | |
| US20150048360A1 (en) | Semiconductor device and semiconductor device manufacturing method | |
| KR20080049208A (ko) | 박막 트랜지스터 기판 및 이의 제조 방법 | |
| KR20150037795A (ko) | 박막 트랜지스터 기판 및 그 제조 방법 | |
| KR101463032B1 (ko) | 박막 트랜지스터 기판 및 이의 제조 방법 | |
| KR20190043127A (ko) | 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |