KR20120060664A

KR20120060664A - 표시 장치 및 표시 장치 제조 방법

Info

Publication number: KR20120060664A
Application number: KR1020100122279A
Authority: KR
Inventors: 배양호; 서오성; 박제형; 김상갑
Original assignee: 삼성전자주식회사
Priority date: 2010-12-02
Filing date: 2010-12-02
Publication date: 2012-06-12
Also published as: CN102486917A; US9182640B2; US20120138938A1; CN102486917B; JP2012118531A

Abstract

표시 장치와 이의 제조 방법에 관한 것으로, 표시 장치는 복수의 화소를 가지며, 각 화소는 제1 절연 기판 상에 구비된 게이트 전극과, 상기 게이트 전극을 커버하며 상기 제1 절연 기판 상에 구비된 게이트 절연막과, 상기 게이트 절연막 상에 상기 게이트 전극과 중첩하여 구비된 반도체 패턴과, 상기 반도체 패턴 상에 서로 이격되어 구비된 소스 전극과 드레인 전극과, 상기 게이트 절연막 상에 구비되며 그 일부가 상기 드레인 전극과 접촉하는 투명 화소 전극, 상기 투명 화소 전극 상에 형성된 보호층, 및 상기 제1 절연 기판과 상기 제1 절연 기판에 대향하는 제2 절연 기판 중 어느 하나에 구비되며 상기 화소 전극과 전계를 형성하는 공통 전극을 포함한다.

Description

표시 장치 및 표시 장치 제조 방법{DISPLAY APPARATUS AND FABRICATION METHOD OF THE SAME}

본 발명은 영상 품질이 향상된 표시 장치 및 이의 제조 방법에 관한 것이다.

액정 표시 장치는 액정층을 포함하는 박형 표시 장치이다. 상기 액정 표시 장치는 액정층을 구동하는 방법에 따라 IPS(In Plane Switching) 모드, VA(Vertical Alignment) 모드, 또는 PLS(Plane to Line Switching) 모드 액정 표시 장치 등으로 구분된다.

상기 PLS 모드 액정 표시 장치는 횡전계 및 수직 전계를 이용하여 액정층을 구동하여 영상을 표시한다. 상기 PLS 모드는 강한 프린지(fringe) 전계에 의해 액정층의 액정 분자들이 전극 위 영역에서 기판에 거의 평행하게 회전한다.

본 발명은 표시 품질이 높은 표시 장치를 제공하는 것을 목적으로 한다.

본 발명의 다른 목적은 상기 표시 장치를 제조하는 방법을 제공하는 것을 목적으로 한다.

상기한 목적을 달성하기 위한 표시 장치는 복수의 화소를 가진다.

상기 각 화소는 박막 트랜지스터와, 화소 전극, 보호층 및 공통 전극을 포함한다. 상기 박막 트랜지스터는 게이트 전극, 게이트 절연막, 반도체 패턴, 소스 전극 및 드레인 전극을 포함한다.

상기 게이트 전극은 제1 절연 기판 상에 구비된다. 상기 게이트 절연막은 상기 게이트 전극을 커버하며 상기 제1 절연 기판 상에 구비된다. 상기 반도체 패턴은 상기 게이트 절연막 상에 상기 게이트 전극과 중첩하여 구비된다. 상기 드레인 전극은 상기 반도체 패턴 상에 서로 이격되어 구비된다.

상기 화소 전극은 상기 게이트 절연막 상에 구비되며 그 일부가 상기 드레인 전극과 접촉한다. 상기 보호층은 상기 투명 화소 전극 상에 형성된다. 상기 공통 전극은 상기 제1 절연 기판과 상기 제1 절연 기판에 대향하는 제2 절연 기판 중 어느 하나에 구비된다.

상기 화소 전극은 상기 드레인 전극 및 상기 게이트 절연막과 직접 접촉하는 제1 화소 전극과, 상기 제1 화소 전극을 커버하는 제2 화소 전극을 포함한다.

상기 제1 도전성 금속 산화막은 적어도 인듐을 포함하는 금속의 도전성 산화막이다. 상기 제1 화소 전극은 주석 및 아연 중 적어도 하나와 인듐을 포함하는 금속의 도전성 산화막이다. 상기 제2 도전성 금속 산화막은 상기 인듐을 제외한 금속의 도전성 산화막이다. 상기 제2 화소 전극은 주석과 아연 중 적어도 하나를 포함할 수 있다. 상기 소스 전극과 상기 드레인 전극은 니켈, 크롬, 몰리브덴, 알루미늄, 티타늄, 구리, 텅스텐, 및 이들의 합금으로 이루어진 단일막 또는 다중막으로 이루어질 수 있다.

상기 공통 전극과 상기 화소 전극 중 하나는 줄기부와 상기 줄기부로부터 돌출되어 서로 이격되어 배열된 복수의 가지부를 가질 수 있다.

상기 공통 전극은 상기 보호층 상에 제공되거나, 상기 제1 절연 기판과 상기 게이트 절연막 사이에 상기 게이트 전극과 절연되어 제공되거나, 상기 제2 절연 기판 상에 제공될 수도 있다.

상기한 구조를 갖는 표시 장치는 하기한 방법으로 제조한다.

먼저, 제1 절연 기판 상에 제1 도전층을 형성하고 패터닝하여 게이트 전극을 형성한다. 상기 제1 절연 기판 상에는 상기 게이트 전극을 커버하는 게이트 절연막을 형성한다. 다음으로, 상기 게이트 절연막 상에 반도체 물질과 제2 도전층을 순차적으로 형성하고 패터닝하여, 반도체 패턴과 상기 반도체 패턴 상에 상기 반도체 패턴의 일부 영역를 노출하면서 서로 이격된 소스 전극 및 드레인 전극을 형성한다. 이후, 상기 게이트 절연막 상에 투명한 제1 도전성 금속 산화막과 투명한 제2 도전성 금속 산화막을 순차적으로 형성하고 상기 제1 도전성 금속 산화막과 상기 제2 도전성 금속 산화막을 패터닝하여 상기 일부 영역을 노출시키고 상기 드레인 전극과 연결된 화소 전극을 형성한다. 상기 화소 전극이 형성된 상기 제1 절연 기판은 수소 플라즈마 처리 또는 수소 및 질소 플라즈마 처리된다. 그리고, 상기 화소 전극을 커버하는 보호막을 형성한다.

이와 같은 표시 장치 및 그 제조 방법에 따르면, 화소 전극의 플라즈마 처리시 화소 전극에서 나타날 수 있는 밀키쉬 현상 등의 결함 을 방지할 수 있다. 따라서, 투과율이 높은 표시 장치 및 이의 제조 방법을 제공한다.

도 1은 본 발명의 제1 실시예에 따른 표시 장치 제조 방법으로 제조한 표시 장치의 일부를 나타낸 평면도이다.
도 2는 도 1에 표시된 I-I'선에 따라 자른 표시 장치의 단면도이다.
도 3a는 본 발명의 제1 실시예에 따른 표시 장치 제조 방법 중 제1 포토리소그래피 공정의 결과를 나타낸 평면도이다.
도 3b는 도 3a의 I-I'선에 따른 단면도이다.
도 4b는 본 발명의 제1 실시예에 따른 표시 장치 제조 방법 중 제2 포토리소그래피 공정의 결과를 나타낸 평면도이다.
도 4b는 도 4a의 I-I'선에 따른 단면도이다.
도 5a는 본 발명의 제1 실시예에 따른 표시 장치 제조 방법 중 제3 포토리소그래피 공정의 결과를 나타낸 평면도이다.
도 5b는 도 5a의 I-I'선에 따른 단면도이다.
도 6a는 본 발명의 제1 실시예에 따른 표시 장치 제조 방법 중 제4 포토리소그래피 공정의 결과를 나타낸 평면도이다.
도 6b는 도 6a의 I-I'선에 따른 단면도이다.
도 7은 본 발명의 제2 실시예에 따른 표시 장치 제조 방법에 의해 제조된 제1 기판을 나타낸 평면도이다.
도 8는 도 7의 II-II'선에 따른 단면도이다.
도 9은 본 발명의 제3 실시예에 따른 표시 장치 제조 방법에 의해 제조된 표시 장치의 일부를 나타낸 평면도이다.
도 10는 도 9의 III-III'선에 따른 단면도이다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.

도 1은 본 발명의 제1 실시예에 따른 표시 장치 제조 방법으로 제조한 표시 장치의 일부를 나타낸 평면도이다. 도 2는 도 1에 표시된 I-I'선에 따라 자른 표시 장치의 단면도이다. 이하, 설명의 편의상 제1 실시예에 따른 표시 장치 제조 방법으로 제조한 표시 장치를 먼저 설명하고, 그 다음 상기 제1 실시예에 따른 표시 장치 제조 방법을 설명하기로 한다.

도 1 및 도 2를 참조하면, 표시 장치는 제1 기판(100), 상기 제1 기판(100)에 대향하는 제2 기판(200), 및 상기 제1 기판(100)과 상기 제2 기판(200) 사이에 형성된 액정층(300)을 포함한다. 상기 제1 기판(100)은 박막 트랜지스터들이 형성된 기판에 해당하므로 박막 트랜지스터 기판이라고 지칭되며, 상기 제2 기판(200)은 컬러 필터들(CF)이 형성된 기판에 해당하므로 컬러 필터 기판이라고 지칭된다.

상기 제1 기판(100)은 제1 절연 기판(101), 복수의 게이트 라인과, 복수의 데이터 라인, 및 복수의 화소(PXL)를 포함한다. 상기 제1 절연 기판(101)은 대략 사각 형상을 가지며 투명 절연 물질로 이루어진다.

상기 게이트 라인들은 상기 제1 절연 기판(101) 상에 제1 방향으로 연장되어 형성된다. 상기 게이트 라인들은 예를 들어, n+p개의 게이트 라인들(GL₁, ..., GL_n, GL_n+1, ..., GL_(n+p)-1, GL_n+p)로 이루어진다.

상기 데이터 라인들은 상기 게이트 라인들과 절연막을 사이에 두고 상기 제1 방향에 교차하는 제2 방향으로 연장되어 제공된다. 상기 데이터 라인들은 예를 들어, m+q개의 데이터 라인들(DL₁, ..., DL_m, DL_m+1, ..., DL_(m+q)-1, DL_m+q)로 이루어진다. 상기 각 화소는 상기 게이트 라인들(GL₁, ..., GL_n, GL_n+1, ..., GL_(n+p)-1, GL_n+p) 중 하나와 상기 데이터 라인들(DL₁, ..., DL_m, DL_m+1, ..., DL_(m+q)-1, DL_m+q) 중 하나에 연결된다.

각 화소(PXL)는 서로 동일한 구조로 이루어지므로, 도 1에서는 설명의 편의상 n번째 게이트 라인(GL_n), m번째 데이터 라인(DL_m), 및 하나의 화소(PXL)를 도시하였다.

상기 각 화소(PXL)는 박막 트랜지스터와, 상기 박막 트랜지스터에 연결된 화소 전극(PE), 상기 화소 전극(PE)을 커버하는 보호층(113), 및 상기 화소 전극(PE)과 이격되어 제공된 공통 전극(CE)을 포함한다. 상기 박막 트랜지스터는 게이트 전극(GE), 게이트 절연막(111), 반도체 패턴(SM), 소스 전극(SE), 드레인 전극(DE)을 포함한다.

상기 게이트 전극(GE)은 상기 제n 게이트 라인(GL_n)으로부터 돌출되거나 상기 제n 게이트 라인(GL_n)의 일부 영역 상에 제공된다.

상기 게이트 전극(GE)은 금속으로 이루어질 수 있다. 상기 게이트 전극(GE)은 니켈, 크롬, 몰리브덴, 알루미늄, 티타늄, 구리, 텅스텐, 및 이들의 합금으로 이루어질 수 있다. 상기 게이트 전극(GE)은 상기 금속을 이용한 단일막 또는 다중막으로 형성될 수 있다. 예를 들어, 상기 게이트 전극(GE)은 몰리브덴, 알루미늄, 및 몰리브덴이 순차적으로 적층된 삼중막이거나, 티타늄과 구리가 순차적으로 적층된 이중막일 수 있다. 또는 티타늄과 구리의 합금으로 된 단일막일 수 있다.

상기 게이트 절연막(111) 은 상기 제1 절연 기판(101)의 전면에 제공되어, 상기 제n 게이트 라인(GL_n), 상기 제n 게이트 라인(GL_n)을 커버한다.

상기 반도체 패턴(SM)은 상기 게이트 절연막(111) 상에 제공된다. 상기 반도체 패턴(SM)은 일부 영역이 상기 게이트 전극(GE)과 중첩된다. 상기 반도체패턴(SM) 은 상기 게이트 절연막(111) 상에 제공된 액티브 패턴(ACT)과 상기 액티브 패턴(ACT) 상에 형성된 오믹 콘택층(OC)을 포함한다. 상기 액티브 패턴(ACT)은 비정질 실리콘 박막으로 이루어질 수 있으며, 상기 오믹 콘택층(OC)은 n+ 비정질 실리콘 박막으로 이루어질 수 있다. 상기 오믹 콘택층(OC)은 상기 액티브 패턴(ACT)의 일부 영역과 후술할 소스 전극(SE) 사이 및 상기 액티브 패턴(ACT)의 다른 일부 영역과 후술할 드레인 전극(DE) 사이에 제공된다. 상기 오믹 콘택층(OC)은 상기 액티브 패턴(ACT)과 상기 소스 전극(SE) 및 드레인 전극(DE) 사이를 각각 오믹 콘택(ohmic contact)시킨다.

상기 소스 전극(SE) 은 상기 제m 데이터 라인(DL_m)에서 분지되어 제공된다. 상기 소스 전극(SE)은 상기 오믹 콘택층(OC) 상에 형성되며 일부 영역이 상기 게이트 전극(GE)과 중첩한다.

상기 드레인 전극(DE) 은 상기 반도체 패턴(SM)을 사이에 두고 상기 소스 전극(SE)으로부터 이격되어 제공된다. 상기 드레인 전극(DE)은 상기 오믹 콘택층(OC) 상에 형성되며 일부 영역이 상기 게이트 전극(GE)과 중첩하도록 제공된다.

상기 소스 전극(SE)과 상기 드레인 전극(DE)은 니켈, 크롬, 몰리브덴, 알루미늄, 티타늄, 구리, 텅스텐, 및 이들의 합금으로 이루어질 수 있다. 상기 소스 전극(SE)과 상기 드레인 전극(DE)은 상기 금속을 이용한 단일막 또는 다중막으로 형성될 수 있다. 예를 들어, 상기 소스 전극(SE)과 상기 드레인 전극(DE)은 티타늄과 구리가 순차적으로 적층된 이중막일 수 있다. 또는 티타늄과 구리의 합금으로 이루어진 단일막일 수 있다.

상기 소스 전극(SE)과 상기 드레인 전극(DE)은 상기 반도체 패턴(SM) 상에서 소정 간격 이격되도록 제공된다. 이에 따라 상기 소스 전극(SE)과 상기 드레인 전극(DE) 사이의 상기 액티브 패턴(ACT)의 상면이 노출되며, 상기 게이트 전극(GE)의 전압 인가 여부에 따라 상기 소스 전극(SE)과 상기 드레인 전극(DE) 사이에서 전도 채널(conductive channel)을 이루는 채널부(CH)가 된다.

상기 화소 전극(PE)은 상기 드레인 전극(DE)과 상기 게이트 절연막(111) 상에 구비된다. 상기 화소 전극(PE)은 상기 드레인 전극(DE)의 일부와 상기 게이트 절연막(111)의 바로 위에 제공되어 상기 드레인 전극(DE)의 일부와 상기 게이트 절연막(111)과 직접 접촉한다.

상기 화소 전극(PE)은 평면상에서 볼 때 대략 직사각 형상을 가지나, 이에 한정되는 것은 아니며 화소의 형상에 따라 다양한 형상으로 구비될 수 있다. 상기 화소 전극(PE)은 내부에 개구부와 같은 패턴이 없이 통판으로 형성된다.

상기 화소 전극(PE)은 단면상에서 볼 때 제1 화소 전극(PEa)과 제2 화소 전극(PEb)의 이중층으로 형성된다. 상기 제1 화소 전극(PEa)은 상기 드레인 전극(DE)과 상기 게이트 절연막(111) 상에 제공되어 상기 드레인 전극(DE)과 상기 게이트 절연막(111)과 직접 접촉한다. 상기 제2 화소 전극(PEb)은 상기 제1 화소 전극(PEa) 상에 제공되어 상기 제1 화소 전극(PEa)을 커버한다.

상기 제1 화소 전극(PEa)은 투명한 도전성 물질로 형성된다. 특히, 상기 제1 화소 전극(PEa)은 투명 도전성 산화물(Transparent Conductive Oxide)로 형성된다. 상기 투명 도전성 산화물은 ITO(indium tin oxide), IZO(indium zinc oxide), ITZO(indium tin zinc oxide) 등이 있다.

상기 제2 화소 전극(PEb)은 인듐을 포함하지 않는 투명 도전성 산화물로 형성된다. 상기 제2 화소 전극(PEb)은 주석 산화물(tin oxide)나 아연 산화물(zinc oxide)로 이루어질 수 있다. 상기 제2 화소 전극(PEb)은 불순물이 도핑된 상기 주석 산화물이나 아연 산화물일 수도 있다. 상기 도펀트는 알루미늄, 게르마늄, 및 갈륨 중 어느 하나, 또는 이의 조합일 수 있다. 상기 제2 화소 전극(PEb)는 상기 제2 화소 전극(PEb)을 이루는 상기 주석 산화물이나 상기 아연 산화물 대비 5wt% 이하의 조성비를 갖도록 도펀트로 도핑될 수 있다. 상기 도펀트의 양이 5wt% 초과되는 경우에는 도핑이 용이하지 않다.

상기 제1 화소 전극(PEa)과 상기 제2 화소 전극(PEb)은 평면 상에서 볼 때 동일한 형상 동일한 크기로 형성되어 상호 중첩한다.

상기 제1 화소 전극(PEa)의 두께는 상기 제2 화소 전극(PEb)의 두께보다 두꺼울 수 있다. 상기 제2 화소 전극(PEb)은 상기 제1 화소 전극(PEa)보다 전기 저항이 높다. 이에 따라 상기 화소 전극(PE)에 충분한 전압을 인가하기 위해서 상대적으로 전기 저항이 낮은 제2 화소 전극(PEb)의 두께를 상기 제1 화소 전극(PEa)의 두께보다 두껍게 형성한다.

상기 보호층(113)은 상기 화소 전극(PE)이 형성된 상기 제1 절연 기판(101) 상에 제공된다. 상기 보호층(113)은 상기 채널부(CH)와 상기 화소 전극(PE)을 커버한다. 상기 보호층(113)은 질화규소(SiNx)막으로 이루어진다.

상기 공통 전극(CE)은 상기 보호층(113) 상에 형성된다. 상기 공통 전극(CE)은 투명 도전성 물질로 형성될 수 있다. 상기 공통 전극(CE)은 상기 공통 전극(CE)은 예를 들어, ITO(indium tin oxide), IZO(indium zinc oxide), ITZO(indium tin zinc oxide) 등의 도전성 금속 산화물로 형성될 수 있다.

상기 공통 전극(CE)은 각 화소 마다 형성된 줄기부(CE1)와, 상기 줄기부(CE1)로부터 돌출되어 형성된 복수의 가지부(CE2)를 가진다. 상기 각 화소(PXL) 내에 제공된 줄기부(CE1)는 인접한 화소(PXL)의 줄기부(CE1) 또는 가지부들(CE2) 쪽으로 연장되어, 인접한 화소(PXL)의 줄기부(CE1) 또는 가지부들(CE2) 중 하나와 연결된다. 이에 따라, 상기 각 화소(PXL)의 공통 전극(CE)에는 모두 동일한 레벨의 전압이 인가될 수 있다.

상기 가지부들(CE2)은 서로 일정 간격 이격된다. 상기 가지부들(CE2)은 소정 방향으로 평행하게 연장되도록 형성될 수 있다. 본 실시예에서는 상기 가지부들(CE2)이 상기 줄기부(CE1)로부터 일 방향으로 돌출된 것을 도시하였으나, 이에 한정되는 것은 아니며, 상기 줄기부(CE1)와 가지부들(CE2)은 다양한 형상으로 제공될 수 있다. 예를 들어, 상기 가지부들(CE2)은 상기 줄기부(CE1)의 연장 방향과 수직한 양측 방향으로 모두 돌출되어 연장될 수도 있다. 또는 상기 줄기부(CE1)가 폐곡선의 형태로 형성되거나, 복수 회 절곡된 형태로 형성될 수도 있다.

상기 제2 기판(200)은 제2 절연 기판(201)과 컬러 필터들(CF)을 포함한다. 상기 컬러 필터들(CF)은 상기 액정층(300)을 통과하는 광에 색을 제공하기 위한 것이다. 상기 컬러 필터들(CF)은 적색 컬러 필터, 녹색 컬러 필터, 및 청색 컬러 필터를 포함한다. 상기 적색 컬러 필터, 상기 녹색 컬러 필터, 또는 상기 청색 컬러 필터는 상기 각 화소(PXL)에 일대일로 대응하여 배치될 수 있다.

상기 제1 기판(100)과 상기 제2 기판(200) 사이에는 액정 분자들을 포함하는 상기 액정층(300)이 제공된다.

상기 표시 장치에 있어서, 상기 제n 게이트 라인(GLn)에 게이트 신호가 인가되면, 상기 박막 트랜지스터가 턴-온된다. 따라서, 상기 제m 데이터 라인(DLm)으로 인가된 상기 데이터 신호는 상기 박막 트랜지스터를 통해 상기 화소 전극 (PE)으로 인가된다. 상기 박막 트랜지스터가 온 상태가 되어 화소 전극(PE) 에 데이터 신호가 인가되면, 상기 화소 전극(PE)과 상기 공통 전극(CE) 사이에 전계가 형성된다. 이때, 상기 화소 전극(PE)에 인가되는 전압은 상기 공통 전극(CE) 에 인가되는 전압보다 크거나 작다. 예를 들어 상기 공통 전극(CE) 에 0V의 전압이 인가되고, 화소 전극(PE) 에 7V의 전압이 인가될 수 있다. 상기 공통 전극(CE)과 상기 화소 전극(PE)에 인가되는 전압의 차이에 의해 생성된 전계에 의해 상기 액정 분자들이 구동된다. 이에 따라, 상기 액정층(300)을 투과하는 광량이 변화되어 영상이 표시된다.

이하, 본 발명의 제1 실시예에 따른 표시 장치의 제조 방법에 대해 설명하기로 한다. 먼저 본 발명의 제1 실시예에 따른 표시 장치의 제조 방법 중 제1 기판(100)의 제조 방법을 설명한다.

본 발명의 제1 실시예에 따르면, 본 발명에 따른 표시 장치는 4매의 마스크를 이용하는 제1 내지 제4 포토리소그래피 공정을 통해 제1 기판(100)을 제작할 수 있다.

구체적으로, 도 3a는 본 발명의 제1 실시예에 따른 제1 기판 제조 방법 중 제1 포토리소그래피 공정의 결과를 나타낸 평면도이며, 도 3b는 도 3a의 I-I'선에 따른 단면도이다. 도 4b는 본 발명의 제1 실시예에 따른 제1 기판 제조 방법 중 제2 포토리소그래피 공정의 결과를 나타낸 평면도이며, 도 4b는 도 4a의 I-I'선에 따른 단면도이다. 도 5a는 본 발명의 제1 실시예에 따른 제1 기판 제조 방법 중 제3 포토리소그래피 공정의 결과를 나타낸 평면도이며, 도 5b는 도 5a의 I-I'선에 따른 단면도이다. 도 6a는 본 발명의 제1 실시예에 따른 제1 기판 제조 방법 중 제4 포토리소그래피 공정의 결과를 나타낸 평면도이며, 도 4b는 도 4a의 I-I'선에 따른 단면도이다.

도 3a 및 도 3b를 참조하면, 상기 제1 포토리소그래피 공정을 이용하여 제n 게이트 라인과 게이트 전극(GE)이 형성된다. 상기 제n 게이트 라인(GL_n)과 상기 게이트 전극(GE)은 제1 절연 기판(101) 상에 제1 도전층과 감광막을 차례로 적층하고, 상기 감광막을 노광 및 현상하여 감광막 패턴을 형성한 후, 상기 감광막 패턴을 마스크로 하여 상기 제1 도전층을 패터닝하여 형성한다.

상기 제1 도전층은 니켈, 크롬, 몰리브덴, 알루미늄, 티타늄, 구리, 텅스텐, 및 이들의 합금일 수 있다. 상기 제1 도전층은 상기 금속을 이용한 단일막 또는 다중막으로 형성될 수 있다.

도 4a 및 도 4b를 참조하면, 상기 제2 포토리소그래피 공정을 이용하여 상기 제n 게이트 라인(GL_n)과 게이트 전극(GE)이 형성된 제1 절연 기판(101) 상에 게이트 절연막(111)을 사이에 두고 제m 데이터 라인(DL_m), 채널부(CH)를 포함한 반도체 패턴(SM), 소스 전극(SE), 드레인 전극(DE)이 형성된다. 상기 제2 포토리소그래피 공정은 슬릿 마스크나 회절 마스크를 이용한다. 도시하지는 않았으나, 상기 제2 포토리소그래피 공정을 설명하면 다음과 같다.

먼저, 상기 제n 게이트 라인(GL_n)과 게이트 전극(GE)이 형성된 제1 절연 기판(101) 상에 상기 제n 게이트 라인(GL_n)과 게이트 전극(GE)을 커버하도록 게이트 절연막(111), 반도체층, 제2 도전층, 및 감광막을 순차적으로 형성한다.

상기 반도체층은 상기 게이트 절연막(111) 상에 비정질 실리콘층 및 n+ 비정질 실리콘층을 순차적으로 적층하여 형성할 수 있다. 상기 제2 도전층은 니켈, 크롬, 몰리브덴, 알루미늄, 티타늄, 구리, 텅스텐, 및 이들의 합금으로 이루어진 단일막 또는 다중막이며, 예를 들어, 티타늄과 구리로 이루어진 이중막이거나 티타늄과 구리 합금으로 이루어진 단일막일 수 있다. 상기 감광막은 포토레지스트와 같은 감광성 물질로 형성한다.

다음으로, 슬릿 마스크 또는 회절 마스크를 이용하여 상기 감광막을 노광 및 현상한다. 이에 따라, 서로 다른 구역에서 서로 다른 두께를 갖는 감광막 패턴이 형성된다. 이후, 상기 감광막 패턴을 마스크로 하여 그 하부에 형성된 제2 도전층과 상기 비정질 실리콘층 및 상기 n+ 비정질 실리콘층을 선택적으로 제거한다. 이에 따라, 상기 게이트 전극(GE) 상부의 소정 영역에 동일한 크기와 형상으로 상기 비정질 실리콘 패턴, 상기 n+ 비정질 실리콘 패턴, 제1 도전 패턴이 형성된다.

그 다음, 애싱(ashing) 공정 또는 에치 백(etch back) 공정을 통해 상기 감광막 패턴의 일부를 제거한다. 이 후, 남은 감광막 패턴을 마스크로 하여 상기 제2 도전 패턴과 상기 n+ 비정질 실리콘층을 제거함으로써, 제m 데이터 라인, 소스 전극(SE) 및 드레인 전극(DE)을 형성한다. 이때, 상기 소스 전극(SE)과 상기 드레인 전극(DE) 사이의 채널부(CH)가 노출된다.

도 5a 및 도 5b를 참조하면, 상기 제3 포토리소그래피 공정을 이용하여 상기 제m 데이터 라인, 상기 반도체층, 상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 형성된 제1 절연 기판(101) 상에 화소 전극(PE)을 형성한다.

상기 화소 전극(PE)은 상기 제m 데이터 라인(DL_m) 등이 형성된 상기 제1 절연 기판(101) 상에 투명한 제1 도전성 금속 산화막, 상기 제2 도전성 금속 산화막 및 감광막을 차례로 적층한다. 그 다음, 상기 감광막을 노광 및 현상하여 감광막 패턴을 형성한다. 이 후, 상기 감광막 패턴을 마스크로 하여 상기 제1 도전성 금속 산화막과 상기 제2 도전성 금속 산화막을 동시에 패터닝하여 형성된다.

상기 제1 도전성 금속 산화막은 투명 도전성 물질로 형성된다. 상기 투명 도전성 물질로는 ITO(indium tin oxide), IZO(indium zinc oxide), ITZO(indium tin zinc oxide) 등의 도전성 금속 산화물로 형성될 수 있다.

상기 제2 도전성 금속 산화막은 인듐을 포함하지 않는 투명 도전성 물질로 형성된다. 상기 제2 화소 전극(PEb)은 주석 산화물(tin oxide)나 아연 산화물(zinc oxide)로 이루어질 수 있다. 상기 제2 화소 전극(PEb)은 불순물이 도핑된 상기 주석 산화물이나 아연 산화물일 수도 있다. 상기 도펀트는 알루미늄, 게르마늄, 및 갈륨 중 어느 하나, 또는 그 이상의 조합일 수 있다. 상기 도펀트는 상기 제2 화소 전극(PEb)을 이루는 상기 주석 산화물이나 상기 아연 산화물 대비 5wt% 이하의 조성비를 갖도록 도핑될 수 있다. 상기 도펀트의 양이 5wt% 초과되는 경우에는 도핑이 어렵다.

그 결과 상기 화소 전극(PE)은 상기 드레인 전극(DE)의 일부와 중첩되도록 상기 드레인 전극(DE)의 바로 위와, 상기 게이트 절연막(111)의 바로 위에 형성된다.

다음으로, 도면에 도시하지는 않았으나, 상기 화소 전극(PE)이 형성된 제1 절연 기판(101)을 플라즈마 처리한다. 상기 플라즈마 처리는 수소(H2)를 이용하거나 수소(H2) 및 질소(N2)를 이용하여 수행한다. 상기 플라즈마 처리는 노출된 상기 채널부 실리콘의 댕글링 본드(dangling bond)를 완화시키기 위한 것이다. 또한, 상기 플라즈마 처리는 상기 제3 포토리소그래피 공정에서 형성될 수 있는 오염을 제거하기 위해서도 수행될 수 있다.

도 6a 및 도 6b를 참조하면, 상기 제4 포토리소그래피 공정을 이용하여 상기 화소 전극(PE)이 형성된 제1 절연 기판(101) 상에 보호층(113)을 사이에 두고 공통 전극(CE)이 형성된다.

상기 공통 전극(CE) 은 상기 화소 전극(PE) 등이 형성된 상기 제1 절연 기판(101) 상에 보호층(113), 투명 도전 물질층과 감광막을 차례로 적층하고, 상기 감광막을 노광 및 현상하여 감광막 패턴을 형성한 후, 상기 감광막 패턴을 마스크로 하여 상기 투명 도전 물질층을 패터닝하여 형성된다.

상기 보호층(113)은 PECVD(Plasma-Enhanced Chemical Vapor Deposition)를 이용하여 증착된다. 상기 PECVD 공정에서는 수소화규소(SiH4), 암모니아(NH3), 질소(N2), 및 수소 (H2)를 재료로 사용한다. 그 결과, SiNx로 이루어진 보호층(113)이 형성된다.

상기한 방법으로 제조된 상기 제1 기판(100)은 도 1에 도시된 컬러 필터들(CF)이 형성된 상기 제2 기판(200)과 대향하여 합착된다. 상기 제1 기판(100)과 상기 제2 기판(200) 사이에는 액정층(300)이 형성된다.

이와 같이 본 발명의 제1 실시예에 따르면 4매의 마스크를 이용하는 총 4번의 포토리소그래피 공정을 통해 제1 기판(100)을 제작할 수 있으며, 인듐의 환원으로 인한 결함을 방지한다. 상기 결함을 설명하면 다음과 같다.

일반적인 관련 기술에 따르면 화소 전극(PE)이 ITO, IZO, ITZO와 같은 인듐 함유 투명 도전 산화물로 형성된다. 상기 인듐 함유 투명 도전 산화물은 아연이나 주석을 함께 포함하고 있으나 기본적으로 인듐 산화물을 함유한다. 예를 들어, ITO의 경우 약 90wt%의 In₂O₃와 약 10wt%의 SnO를 함유한다.

이에 따라, 제2 포토리소그래피 공정이 완료 후, 상기 채널부에 플라즈마 처리가 수행되면, 상기 인듐 산화물은 플라즈마 처리시 H*와 반응한다. 이에 따라, 상기 H*는 산화되고, 인듐은 환원되어 석출된다. 상기 반응의 반응식은 하기한 화학식 1과 같다. 하기 화학식에서 계수는 일치시키지 않았다.

[화학식 1]

In₂O₃ + H* → In↓ + OH

상기 인듐은 상기 화소 전극(PE)의 계면에 석출된다. 석출된 상기 인듐은 상기 화소 전극(PE)의 투명도를 저하시키며, 최종적인 표시 장치의 이미지가 뿌옇게 보이는 밀키쉬(milkish) 현상을 일으킨다. 또한, 상기 석출된 인듐으로 인해 상기 화소 전극(PE) 자체의 전기 전도도가 저하된다. 이에 따라, 표시 품질이 저하되는 결함이 발생한다.

상기한 밀키쉬 결함 등을 해결하기 위해 상기 채널부 상에 별도의 SiNx로 이루어진 패시베이션층을 형성하고, 상기 패시베이션층을 다시 전면적으로 식각하는 방법을 이용할 수 있다. 그러나, 이러한 공정은 패시베이션 공정과 식각 공정이 추가되기 때문에 시간과 비용의 소모가 심하다.

또한, 일반적으로 화소 전극(PE)은 제2 포토리소그래피 공정 후의 플라즈마처리 시뿐만 아니라, 보호층(113)을 형성할 때에도 상기한 바와 같은 결함이 발행할 수 있다. 상기 보호층(113)이 SiNx으로 형성될 수 있는 바, 상기 SiNx를 PECVD를 이용하여 증착할 때는 SiH₄, NH₃, N₂, 및 H₂ 기체를 이용한다. 이에 따라, 상기 수소 기체로부터의 H*와 인듐 함유 투명 도전 산화물이 상기 화학식 1과 같이 반응한다. 따라서, 상기 보호층(113)을 형성할 때에도 인듐 석출에 의한 결함이 나타날 수 있다.

그러나, 본 발명의 제1 실시예에 따르면, 상기 화소 전극(PE)이 이중층으로 형성되며, 상기 제2 포토리소그래피 이후 노출되는 부분은 인듐을 함유하지 않는다. 따라서, 제2 포토리소그래피 이후 상기 화소 전극(PE)에 수소 플라즈마 처리를 하거나, 수소 및 질소 플라즈마 처리를 하는 경우에도 상기 화소 전극(PE)의 표면에 인듐이 석출되지 않는다. 그리고, 상기 보호층(113)을 형성할 때 상기 화소 전극(PE) 상에 플라즈마를 이용하더라도 상기 화소 전극(PE)의 표면에 인듐이 석출되지 않으며 인듐에 의한 표시 품질 저하를 방지한다.

본 발명의 제1 실시예에서는 공통 전극(CE)이 화소 전극(PE)의 상부에 형성된 PLS 모드 표시 장치를 설명하였으나 이에 한정되는 것은 아니다. 본 발명의 제2 실시예는 상기 공통 전극(CE)이 상기 화소 전극(PE)의 하부에 형성된다는 점과 상기 공통 전극(CE)과 상기 화소 전극(PE)의 형상이 다르다는 점이 제1 실시예와 다르다.

도 7은 본 발명의 제2 실시예에 따른 제1 기판 제조 방법에 의해 제조된 제1 기판(100)을 나타낸 평면도이다. 도 8는 도 7의 II-II'선에 따른 단면도이다. 본 발명의 제2 실시예에 따른 박막 트랜지스터 제조 방법에서는 중복된 설명을 피하기 위하여 상술한 제1 실시예에 제1 기판의 제조 방법과 다른 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않은 부분은 상술한 제1 실시예에 따른다. 동일한 번호는 동일한 구성요소를, 유사한 번호는 유사한 구성요소를 나타낸다.

도 7 및 도 8을 참조하면, 제1 기판(100)은 복수의 게이트 라인들과 복수의 데이터 라인들 및 상기 게이트 라인들 중 하나와 상기 데이터 라인들 중 하나와 연결된 복수의 화소들을 포함한다.

상기 제2 실시예에 따르면, 각 화소(PXL)는 박막 트랜지스터와, 상기 박막 트랜지스터에 연결된 화소 전극(PE), 상기 화소 전극(PE)을 커버하는 보호층(113), 및 상기 화소 전극(PE)과 이격되어 제공된 공통 전극(CE)을 포함한다. 상기 박막 트랜지스터는 게이트 전극(GE), 게이트 절연막(111), 반도체 패턴(SM), 소스 전극(SE), 드레인 전극(DE)을 포함한다.

상기 공통 전극(CE)은 상기 제1 절연 기판(101) 상에 제공된다. 상기 공통 전극(CE)은 평면 상에서 볼 때 상기 서로 인접한 게이트 라인, 즉 제n-1 게이트 라인(GL_n-1)과, 제n 게이트 라인(GL_n) 사이에 제공된다. 상기 공통 전극(CE)은 상기 제1 방향을 따라 일 영역이 연장되어 일 방향으로 서로 인접한 다른 화소 사이에서 서로 연결되어 있다. 상기 각 화소의 공통 전극(CE)에는 모두 동일한 레벨의 전압이 인가된다.

상기 공통 전극(CE)은 각 화소 내에서 대략 직사각 형상을 가지나 이에 한정되는 것은 아니다. 상기 공통 전극(CE)은 상기 화소의 형상에 따라 다양한 형상으로 구비될 수 있다. 상기 공통 전극(CE)은 내부와 개구부와 같은 패턴이 없이 통판으로 형성된다.

상기 게이트 절연막(111)은 상기 제n 게이트 라인(GL_n), 상기 게이트 전극(GE), 및 상기 공통 전극(CE)을 커버하면서 상기 제1 절연 기판(101) 상에 구비된다.

상기 반도체 패턴(SM), 상기 소스 전극(SE), 및 상기 드레인 전극(DE)은 제1 실시예와 실질적으로 동일한 구조를 갖는다.

상기 화소 전극(PE)은 각 화소 마다 형성된 줄기부(PE1)와, 상기 줄기부(PE1)로부터 돌출되어 형성된 복수의 가지부(PE2)를 가진다. 상기 가지부(PE2)들은 서로 일정 간격 이격된다. 상기 가지부(PE2)들은 소정 방향으로 평행하게 연장되도록 형성될 수 있다. 본 실시예에서는 상기 가지부(PE2)들이 상기 줄기부(PE1)로부터 일 방향으로 돌출된 것을 도시하였으나, 이에 한정되는 것은 아니며, 상기 줄기부(PE1)와 가지부(PE2)들은 다양한 형상으로 제공될 수 있다. 예를 들어, 상기 가지부(PE2)들은 상기 줄기부(PE1)의 연장 방향과 수직한 양측 방향으로 모두 돌출되어 연장될 수도 있다. 또는 상기 줄기부(PE1)가 폐곡선의 형태로 형성되거나, 복수 회 절곡된 형태로 형성될 수도 있다.

상기 화소 전극(PE) 상에는 보호층(113)이 상기 화소 전극(PE)을 커버한다.

본 발명의 제2 실시예에 따르면, 제1 기판(100)은 4매의 마스크를 이용한 제1 내지 제4 포토리소그래피 공정으로 제조할 수 있으며, 이를 설명하면 다음과 같다.

제1 포토리소그래피 공정을 이용하여 제n 게이트 라인(GL_n)과 게이트 전극(GE)이 형성된다. 상기 제n 게이트 라인(GL_n)과 상기 게이트 전극(GE)은 제1 절연 기판(101) 상에 제1 도전층과 감광막을 차례로 적층하고, 상기 감광막을 노광 및 현상하여 감광막 패턴을 형성한 후, 상기 감광막 패턴을 마스크로 하여 상기 제1 도전층을 패터닝하여 형성한다.

제2 포토리소그래피 공정을 이용하여 상기 제n 게이트 라인(GL_n)과 제n-1 게이트 라인(GL_n-1) 사이에 공통 전극(CE)이 형성된다. 상기 공통 전극(CE)을 형성하기 위해서는 먼저 제1 절연 기판(101) 상에 투명 도전층과 감광막을 차례로 적층한다. 그 다음 상기 감광막을 노광 및 현상하여 감광막 패턴을 형성한다. 이 후, 상기 상기 감광막 패턴을 마스크로 하여 상기 투명 도전층을 패터닝하여 상기 공통 전극(CE)를 형성한다.

제3 포토리소그래피 공정을 이용하여 상기 제n 게이트 라인(GL_n)과 게이트 전극(GE)이 형성된 제1 절연 기판(101) 상에 게이트 절연막(111)을 사이에 두고 제m 데이터 라인(DL_m), 채널부(CH)를 포함한 반도체 패턴(SM), 소스 전극(SE), 드레인 전극(DE)이 형성된다. 상기 제3 포토 리소그래피 공정은 상기 제1 실시예의 제2 포토리소그래피 공정과 실질적으로 동일하다.

제4 포토리소그래피 공정을 이용하여 상기 제m 데이터 라인(DL_m), 상기 반도체 패턴(SM), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 형성된 제1 절연 기판(101) 상에 화소 전극(PE)을 형성한다. 상기 화소 전극(PE)을 형성하기 위해서는 상기 제m 데이터 라인(DL_m) 등이 형성된 상기 제1 절연 기판(101) 상에 투명한 제1 도전성 금속 산화막, 상기 제2 도전성 금속 산화막 및 감광막을 차례로 적층한다. 그 다음, 상기 감광막을 노광 및 현상하여 감광막 패턴을 형성한다. 이 후, 상기 감광막 패턴을 마스크로 하여 상기 제1 도전성 금속 산화막과 상기 제2 도전성 금속 산화막을 동시에 패터닝함으로써 상기 화소 전극(PE)가 형성된다. 상기 제4 포토 리소그래피 공정은 상기 제1 실시예의 제3 포토리소그래피 공정과 실질적으로 동일하다.

상기 화소 전극(PE)이 형성된 제1 절연 기판(101) 상에는 보호층(113)이 형성된다.

상기한 방법으로 제조된 상기 제1 기판(100)은 도 1에 도시된 컬러 필터층(CF)이 형성된 상기 제2 기판(200)과 대향하여 합착된다. 상기 제1 기판(100)과 상기 제2 기판(200) 사이에는 액정층(300)이 형성된다.

상술한 바와 같이, 본 발명의 제2 실시예에 따르면 4매의 마스크를 이용하는 총 4번의 포토리소그래피 공정을 통해 제1 기판(100)을 제작할 수 있으며, 본 발명의 실시예에 있어서도 인듐의 환원으로 인한 결함을 방지한다.

본 발명의 제1 및 제2 실시예들에서는 PLS 모드의 표시 장치를 제조하는 방법을 나타내었지만, 본 발명은 화소 전극(PE)의 형성 후 플라즈마 처리를 수행하는 것으로서, 다른 구조를 갖는 표시 장치를 제조하는 방법을 포함한다. 도 9 및 도 10은 본 발명의 제3 실시예에 따른 표시 장치의 제조 방법에 관한 것으로서, 도 9은 본 발명의 제3 실시예에 따른 표시 장치의 제조 방법에 의해 제조된 제1 기판(100)을 나타낸 평면도이다. 도 10는 도 9의 III-III'선에 따른 단면도이다. 본 발명의 제3 실시예에 따른 박막 트랜지스터 제조 방법에서는 중복된 설명을 피하기 위하여 상술한 제1 실시예에 따른 박막 트랜지스터 제조 방법과 다른 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않은 부분은 상술한 제1 실시예에 따른다. 동일한 번호는 동일한 구성요소를, 유사한 번호는 유사한 구성요소를 나타낸다.

도 9 및 도 10을 참조하면, 표시 장치는 제1 기판(100), 상기 제1 기판(100)에 대향하는 제2 기판(200), 및 상기 두 기판(100, 200) 사이에 형성된 액정층(300)을 포함한다. 각 화소(PXL)는 박막 트랜지스터와, 상기 박막 트랜지스터에 연결된 화소 전극(PE), 상기 화소 전극(PE)을 커버하는 보호층(113), 및 상기 화소 전극(PE)과 이격되어 제공된 공통 전극(CE)을 포함한다. 상기 박막 트랜지스터는 게이트 전극(GE), 게이트 절연막(111), 반도체 패턴(SM), 소스 전극(SE), 드레인 전극(DE)을 포함한다.

여기서, 상기 제n 게이트 라인(GL_n), 상기 게이트 전극(GE), 상기 게이트 절연막(111), 상기 반도체층, 상기 제m 데이터 라인(DL_m), 상기 소스 전극(SE), 상기 드레인 전극(DE), 상기 화소 전극(PE), 및 상기 보호층(113)은 상기 제1 실시예와 실질적으로 동일한 구조를 갖는다.

상기 제2 기판(200)은 제2 절연 기판(201)과, 상기 제2 절연 기판(201) 상에 형성된 컬러 필터들(CF), 및 상기 컬러 필터들(CF) 상에 형성된 공통 전극(CE)을 포함한다.

상기 공통 전극(CE)은 상기 제2 기판(200)의 화소 전극(PE)과 함께 전계를 형성하여 상기 액정층(300)을 구동한다.

본 발명의 제3 실시예에 따르면, 제1 기판(100)은 3매의 마스크를 이용한 제1 내지 제3 포토리소그래피 공정으로 제조할 수 있으며, 상기 제1 내지 제3 포토리소그래피 공정은 상기 제1 실시예에서의 제1 내지 제3 포토리소그래피 공정과 실질적으로 동일하다. 본 발명의 제3 실시예에서는 제2 기판(200)을 형성할 때 공통 전극(CE)을 형성하는 단계가 추가된다.

상술한 바와 같이 본 발명의 제3 실시예에서도 화소 전극(PE)에서의 인듐 석출을 방지할 수 있어, 인듐의 환원으로 인한 결함을 방지한다.

이상 예시적인 관점에서 몇 가지 실시예를 살펴보았지만, 해당 기술 분야의 통상의 지식을 갖는 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

예를 들어, 본 발명의 실시예에서는 표시 장치로서 액정 표시 장치를 설명하였으나, 상기 박막 트랜지스터 기판은 비단 액정 표시 장치에 국한되는 것은 아니다. 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 다양한 표시 장치에 사용될 수 있다. 예를 들면, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 유기 전계 발광 표시 장치(OLED; organic light emitting display), 전기 영동 표시 장치(EPD; electrophoretic display), 플라즈마 디스플레이 패널(plasma display panel), MEMS(microelectromechanical system) 표시 장치 등 박막 트랜지스터 기판이 사용될 수 있는 것이라면 특별히 한정되지 않는다.

따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.

101 : 제1 절연 기판 111 : 게이트 절연막
113 : 보호층 201 : 제2 절연 기판
300 : 액정층 ACT : 액티브층
DE : 드레인 전극 DLm : 제m 데이터 라인
GE : 게이트 전극 GLn : 제n 게이트 라인
OC : 오믹 콘택층 PEa : 제1 화소 전극
PEb : 제2 화소 전극 SE : 소스 전극
SM : 반도체층

Claims

복수의 화소를 갖는 표시 장치에 있어서,
각 화소는
제1 절연 기판 상에 구비된 게이트 전극;
상기 게이트 전극을 커버하며 상기 제1 절연 기판 상에 구비된 게이트 절연막;
상기 게이트 절연막 상에 상기 게이트 전극과 중첩하여 구비된 반도체 패턴;
상기 반도체 패턴 상에 서로 이격되어 구비된 소스 전극과 드레인 전극;
상기 게이트 절연막 상에 구비되며 그 일부가 상기 드레인 전극과 접촉하는 제1 화소 전극과, 상기 제1 화소 전극을 커버하는 제2 화소 전극을 포함하는 투명 화소 전극; 및
상기 제1 절연 기판과 상기 제1 절연 기판에 대향하는 제2 절연 기판 중 어느 하나에 구비되며 상기 화소 전극과 전계를 형성하는 공통 전극을 포함하며,
상기 제1 화소 전극은 적어도 인듐을 포함하는 금속 도전성 산화막이며, 상기 제2 화소 전극은 상기 인듐을 제외한 금속의 금속 도전성 산화막인 것을 특징으로 하는 표시 장치.
제1항에 있어서,
상기 제1 화소 전극과 상기 제2 화소 전극은 주석과 아연 중 적어도 하나를 포함하는 금속 도전성 산화막인 것을 특징으로 하는 표시 장치.
제2항에 있어서,
상기 제2 화소 전극은 알루미늄, 게르마늄, 및 갈륨 중 적어도 한 종의 도펀트를 포함하는 것을 특징으로 하는 표시 장치.
제3항에 있어서,
상기 제2 화소 전극은 상기 도펀트를 5wt% 이하의 조성비로 함유하는 것을 특징으로 하는 표시 장치.
제1항에 있어서,
상기 제1 화소 전극은 상기 제2 화소 전극의 두께보다 큰 두께를 갖는 것을 특징으로 하는 표시 장치.
제1항에 있어서,
상기 소스 전극과 상기 드레인 전극은 니켈, 크롬, 몰리브덴, 알루미늄, 티타늄, 구리, 텅스텐, 및 이들의 합금으로 이루어진 단일막 또는 다중막인 것을 특징으로 하는 표시 장치.
제6항에 있어서,
상기 소스 전극과 상기 드레인 전극은 티타늄 및 구리로 이루어진 것을 특징으로 하는 표시 장치.
제1항에 있어서, 상기 화소 전극을 커버하는 보호막을 더 포함하며, 상기 공통 전극은 상기 보호막 상에 형성된 것을 특징으로 하는 표시 장치.
제8항에 있어서,
상기 공통 전극은 줄기부와 상기 줄기부로부터 돌출되어 서로 이격되어 배열된 복수의 가지부를 갖는 것을 특징으로 하는 표시 장치.
제1항에 있어서,
상기 공통 전극은 상기 제1 절연 기판과 상기 게이트 절연막 사이에 상기 게이트 전극과 절연되어 구비된 것을 특징으로 하는 표시 장치.
제10항에 있어서,
상기 화소 전극은 줄기부와 상기 줄기부로부터 돌출되어 서로 이격되어 배열된 복수의 가지부를 갖는 것을 특징으로 하는 표시 장치.
제1항에 있어서,
상기 공통 전극은 상기 제2 절연 기판 상에 형성된 것을 특징으로 하는 표시 장치.
표시 장치의 제조 방법에 있어서,
제1 절연 기판 상에 제1 도전층을 형성하고 패터닝하여 게이트 전극을 형성하는 단계;
상기 제1 절연 기판 상에 상기 게이트 전극을 커버하는 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 상에 반도체 물질과 제2 도전층을 순차적으로 형성하고 패터닝하여, 반도체 패턴과 상기 반도체 패턴 상에 상기 반도체 패턴의 일부 영역를 노출하면서 서로 이격된 소스 전극 및 드레인 전극을 형성하는 단계;
상기 게이트 절연막 상에 투명한 제1 도전성 금속 산화막과 투명한 제2 도전성 금속 산화막을 순차적으로 형성하고 상기 제1 도전성 금속 산화막과 상기 제2 도전성 금속 산화막을 패터닝하여 상기 일부 영역을 노출시키고 상기 드레인 전극과 연결된 화소 전극을 형성하는 단계;
상기 제1 절연 기판을 수소 플라즈마 처리 또는 수소 및 질소 플라즈마 처리하는 단계; 및
상기 화소 전극을 커버하는 보호막을 형성하는 단계를 포함하며,
상기 제1 도전성 금속 산화막은 적어도 인듐을 포함하는 금속 도전성 산화막이며, 상기 제2 도전성 금속 산화막은 상기 인듐을 제외한 금속 도전성 산화막인 것을 특징으로 하는 표시 장치 제조 방법.
제13항에 있어서,
상기 제1 도전성 금속 산화막과 상기 제2 도전성 금속 산화막 각각은 주석과 아연 중 적어도 하나를 포함하는 것을 특징으로 하는 표시 장치 제조 방법.
제14항에 있어서,
상기 제2 도전성 금속 산화막은 알루미늄, 게르마늄, 및 갈륨 중 적어도 한 종의 도펀트를 포함하는 것을 특징으로 하는 표시 장치 제조 방법.
제15항에 있어서,
상기 제2 도전성 금속 산화막은 상기 도펀트를 5wt% 이하의 조성비로 함유하는 것을 특징으로 하는 표시 장치 제조 방법.
제13항에 있어서,
상기 제2 도전층은 니텔, 크롬, 몰리브덴, 알루미늄, 티타늄, 구리, 텅스텐, 및 이들의 합금으로 이루어진 단일막 또는 다중막인 것을 특징으로 하는 표시 장치 제조 방법.
제17항에 있어서,
상기 제2 도전층은 티타늄 및 구리로 이루어진 것을 특징으로 하는 표시 장치 제조 방법.
제13항에 있어서,
상기 제1 도전성 금속 산화막은 상기 제2 도전성 금속 산화막의 두께보다 큰 두께를 갖는 것을 특징으로 하는 표시 장치 제조 방법.
제13항에 있어서,
상기 반도체 패턴, 상기 소스 전극 및 상기 드레인 전극은 1매의 슬릿 마스크 또는 회절 마스크를 이용한 포토리소그래피 공정으로 형성하는 단계를 포함하는 것을 특징으로 하는 표시 장치 제조 방법.
제13항에 있어서,
상기 제1 절연 기판과 상기 게이트 절연막 사이 또는 상기 보호막 상에 공통 전극을 형성하는 단계를 더 포함하는 표시 장치 제조 방법.