JP6278633B2 - 薄膜トランジスタアレイ基板およびその製造方法、並びに、液晶表示装置およびその製造方法 - Google Patents
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Description
本発明は、例えば液晶表示装置に用いられる薄膜トランジスタアレイ基板に関し、特に、フリンジフィールドスイッチングモードの液晶表示装置に用いられる薄膜トランジスタアレイ基板およびその製造方法に関する。
フリンジフィールドスイッチング（Fringe Field Switching：ＦＦＳ）モードの液晶表示装置は、対向する２枚の基板間に狭持された液晶にフリンジ電界を印加して表示を行う表示装置である。ＦＦＳモードの液晶表示装置では、画素電極と対向電極（共通電極）とを透明導電膜で形成しているため、インプレーンスイッチング（In-Plane Switching：ＩＰＳ）モードの液晶表示装置よりも開口率および透過率を高くすることができる。
従来のＦＦＳモードの液晶表示装置では、薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）アレイ基板を製造するのに、（１）対向電極、（２）ゲート電極、（３）半導体膜、（４）ソース／ドレイン電極、（５）コンタクトホール、（６）画素電極、の各パターンを転写する少なくとも６回の写真製版（フォトリソグラフィ）工程が必要とされており、５回のフォトリソグラフィ工程でＴＦＴアレイ基板を製造可能なＴＮ（Twisted Nematic）モードと比較して製造コストが高くなるという問題があった。一方、例えば下記の特許文献１には、５回のフォトリソグラフィ工程でＦＦＳモードの液晶表示装置を形成する技術が提案されている。
特許文献１の液晶表示装置の製造方法では、ＦＦＳモードのＴＦＴアレイ基板の写真製版工程数を一般的なＴＮモードのＴＦＴアレイ基板と同数（５回）にするために、ソース配線となる金属膜パターン上に絶縁膜を介さずに透明導電膜を配置する構成を採用している。
特許文献１の製造方法で形成したＴＦＴアレイ基板は、画素電極となる透明導電膜が、画素電極の形成領域だけでなくそれと隣り合うソース配線上にも残存する構造となる。そのため、透明導電膜のパターン欠陥により画素電極とソース配線が繋がることによるクロストーク点欠陥が生じやすいという問題がある。
クロストーク点欠陥の修復（リペア）は、画素電極のパターニング後に、ソース配線と画素電極とを接続するように残存した透明導電膜のパターン欠陥をレーザーリペア装置で切断または除去（レーザリペアカット）することにより行われる。あるいは、画素電極をパターニングするためのマスクとなるレジストパターンの形成後に、ソース配線と画素電極の形成領域とに跨がるように形成されたレジストパターンのパターン欠陥をレーザーリペア装置で切断または除去することによって行われることもある。レジストパターンのパターン欠陥が切断または除去されることにより、透明導電膜のパターン欠陥の発生を回避できる。なお、レジストパターンのパターン欠陥は、レジスト材以外の異物により形成される場合もある。
レーザーリペア装置では、クロストーク点欠陥の位置（透明電極またはレジストパターンのパターン欠陥の位置）を特定することはできない。そのため、クロストーク点欠陥の位置は、パターン欠陥検査装置または光学検査装置を用いて行う検査（パターン欠陥検査）によって特定する必要がある。パターン欠陥検査の方法としては、周期的に配置された画素パターンに光を照射し、その反射光を３つ以上の画素パターンの同一箇所で比較して、他の画素パターンとは輝度が異なる箇所をパターン欠陥の位置として検出する方法が一般的である。
上記のパターン欠陥検査では、正常なパターンの箇所とパターン欠陥の箇所とで反射光の輝度差が大きく現れるほど、パターン欠陥を検出しやすい。しかし、特許文献１のＴＦＴアレイ基板では、ソース配線と画素電極部の間の正常なパターンの箇所は、基板上に絶縁膜のみが形成された構造となり、クロストーク点欠陥が生じた箇所は、基板上に絶縁膜と透明導電膜が形成された構造となる。そのため、正常なパターンの箇所とクロストーク点欠陥の箇所とで反射光に大きな輝度差ができず、パターン欠陥の検出が難しい。パターン欠陥が検出されずに残ると、クロストーク点欠陥が生じる結果となる。
本発明は以上のような課題を解決するためになされたものであり、ＦＦＳモードの液晶表示装置において、製造時のリソグラフィー工程の回数を抑えつつ、ソース配線と画素電極部との間に発生したクロストーク点欠陥をより確実に検出可能にすることを目的とする。
本発明に係る薄膜トランジスタアレイ基板は、薄膜トランジスタを有する薄膜トランジスタアレイ基板であって、基板上に形成された、前記薄膜トランジスタのゲート電極および前記ゲート電極に接続するゲート配線と、前記ゲート電極および前記ゲート配線を覆うゲート絶縁膜と、前記ゲート絶縁膜上に形成された半導体膜と、前記ゲート電極の上方において、前記半導体膜上に形成された前記薄膜トランジスタのソース電極およびドレイン電極と、前記ゲート絶縁膜上に形成され、前記ソース電極に接続するソース配線と、前記ドレイン電極上に一部が直接重ねて形成された画素電極と、前記ソース電極、前記ドレイン電極、前記ソース配線および前記画素電極を覆う層間絶縁膜と、前記層間絶縁膜を介して前記画素電極に対向配置された対向電極とを備え、前記半導体膜は、前記ドレイン電極、前記ソース電極および前記ソース配線それぞれの下、並びに、前記ソース電極とドレイン電極との間の領域に配設されており、前記画素電極に隣接する前記ソース配線の下の前記半導体膜は、前記ソース配線の両側に１μｍ以上張り出しているものである。
本発明に係るＴＦＴアレイ基板は、５回のフォトリソグラフィ工程を用いて形成可能である。さらに、ＴＦＴアレイ基板の製造工程における画素電極のパターニングの際、レジストパターンの開口部にソース配線のエッジ部が露出されることになる。そのため、レジストパターンのパターン欠陥検査を行うと、レジストパターンの開口部の箇所の輝度が、パターン欠陥により開口部が形成されなかった箇所の輝度よりも大幅に高くなり、パターン欠陥箇所の検出が容易になる。
また、ＴＦＴアレイ基板の製造工程において、レジストパターンの開口部に露出したソース配線のエッジ部は除去されて、その下の半導体膜がソース配線の両側に張り出した構造となる。それに対し、パターン欠陥により開口部が形成されず画素電極のパターン欠陥が生じた箇所では、ソース配線が残存したままとなる。そのため、レジストパターンの除去後にパターン欠陥検査を行うと、画素電極のパターン欠陥が生じた箇所の輝度が、正常なパターンの箇所の輝度よりも大幅に高くなり、パターン欠陥箇所の検出が容易になる。
以下の説明は、本発明の実施の形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載および図面は、適宜、省略および簡略化がなされている。また、説明の明確化のため、必要に応じて重複説明は省略されている。尚、各図において同一の符号を付されたものは同様の要素を示しており、適宜、説明が省略されている。
始めに、液晶表示装置について説明する。画素電極と対向電極（共通電極）の両方がＴＦＴアレイ基板に形成されたＦＦＳモードの液晶表示装置である。
図１は、当該液晶表示装置に用いられるＴＦＴアレイ基板の構成を示す正面図である。このＴＦＴアレイ基板は、ガラス等の基板１を用いて形成されている。基板１には、表示領域４１と、それを囲む額縁領域４２とに区分される。
表示領域４１には、複数のゲート配線（走査信号線）４３と、複数のソース配線（表示信号線）４４とが形成されている。複数のゲート配線４３はそれぞれ平行に設けられ、複数のソース配線４４もそれぞれ平行に設けられ、複数のゲート配線４３と複数のソース配線４４とは交差するように設けられる。隣り合う１組のゲート配線４３と１組のソース配線４４とで囲まれた領域が画素４７となる。従って、表示領域４１には、画素４７がマトリクス状に配列することになる。
基板１の額縁領域４２には、走査信号駆動回路４５と表示信号駆動回路４６とが設けられている。ゲート配線４３は、表示領域４１から額縁領域４２まで延設され、基板１の端部で、走査信号駆動回路４５に接続される。ソース配線４４も同様に、表示領域４１から額縁領域４２まで延設され、基板１の端部で、表示信号駆動回路４６と接続される。また、基板１の走査信号駆動回路４５の近傍には外部配線４８が接続され、表示信号駆動回路４６の近傍には外部配線４９が接続されている。外部配線４８、４９は、例えば、ＦＰＣ（Flexible Printed Circuit）等の配線基板である。
走査信号駆動回路４５および表示信号駆動回路４６には、外部からの各種信号が外部配線４８、４９を介して供給される。走査信号駆動回路４５は、外部からの制御信号に基づいて、ゲート信号（走査信号）を各ゲート配線４３に供給する。これにより、ゲート配線４３が順次選択される。表示信号駆動回路４６は、外部からの制御信号や表示データに基づいて、表示信号を各ソース配線４４に供給する。これにより、表示データに応じた表示電圧を各画素４７に供給することができる。
各画素４７には、スイッチング素子であるＴＦＴ５０が少なくとも１つ形成されている。ＴＦＴ５０は、ゲート配線４３とソース配線４４との交差点近傍に配置され、ゲート配線４３に接続したゲート電極と、ソース配線４４に接続したソース電極と、画素電極（不図示）に接続したドレイン電極とを有している。
ＴＦＴ５０は、ゲート配線４３から供給されるゲート信号に応じてオンし、このときソース配線４４に供給されている表示電圧（表示データ）を画素電極に印加する。画素電極は、スリットを有する対向電極と絶縁膜を介して対向配置されており、画素電極と対向電極との間に、表示電圧に応じたフリンジ電界が生じる。なお、図示は省略するが、基板１の表面（液晶との対向面）には配向膜が形成されている。画素４７の詳細な構成については、後述する。
ＴＦＴアレイ基板の前面側（視認側）には、対向基板が対向配置される。対向基板は、カラーフィルタ、ブラックマトリクス（ＢＭ）および配向膜等が形成された、いわゆる「カラーフィルタ基板」である。ＴＦＴアレイ基板と対向基板との間には液晶層が狭持される。即ち、基板１と対向基板との間には液晶が導入されている。更に、基板１と対向基板との外側の面には、偏光板、および位相差板等が設けられる。また、液晶表示パネルの背面側（反視認側）には、バックライトユニット等が配設される。
ＴＦＴアレイ基板と対向基板との間の液晶は、画素電極と対向電極との間に生じるフリンジ電界によって駆動される。つまり、フリンジ電界によって液晶の配向方向が変化し、バックライトから発せされて液晶層を通過する光の偏光状態が変化する。より具体的には、バックライトユニットからの光は、アレイ基板側（背面側）の偏光板によって直線偏光になり、この直線偏光が液晶層を通過すると、その偏光状態が変化する。
対向基板側（視認側）の偏光板を通過する光量は、液晶層を通過した光の偏光状態によって変化する。光の変更状態は液晶の配向方向によって決まり、液晶の配向方向は、画素電極に印加されてフリンジ電界を発生させる表示電圧に応じて変化する。従って、表示電圧を制御することにより、視認側の偏光板を通過する光量を変化させることができる。よって、画素ごとに表示電圧を変えることにより、所望の画像を表示できるのである。
続いて、本実施の形態に係る液晶表示装置の画素構成について、図２〜図５に基づいて説明する。図２は、ＴＦＴアレイ基板の画素構成を示した平面図である。図３は、当該ＴＦＴアレイ基板におけるＴＦＴの形成領域（以下「ＴＦＴ部」）の断面図であり、図２のＡ１−Ａ２線に沿った断面に対応している。図４は、当該ＴＦＴアレイ基板におけるソース配線と画素電極および対向電極の一部（以下「ソース配線・画素電極部」）の断面図であり、図２のＢ１−Ｂ２線に沿った断面に対応している。図５は、当該ＴＦＴアレイ基板における共通配線と対向電極とのコンタクトホールの形成領域（以下「共通コンタクト部」）の断面図であり、図２のＣ１−Ｃ２線に沿った断面に対応している。
例えばガラス基板などの絶縁性材料よりなる基板１の上に、ＴＦＴ５０のゲート電極に接続するゲート配線４３が複数個形成される。本実施の形態では、ゲート配線４３の一部がＴＦＴ５０のゲート電極として機能する。複数のゲート配線４３は、平行にそれぞれ直線的に配設される。また基板１上には、ゲート配線４３と同じ配線層を用いて形成された複数の共通配線４３ａが平行に形成されている。共通配線４３ａは、ゲート配線４３間に、ゲート配線４３とほぼ平行に配設される。
これらゲート配線４３（ゲート電極）および共通配線４３ａを構成する第１の金属膜は、例えばＣｒ，Ａｌ，Ｔａ，Ｔｉ，Ｍｏ，Ｗ，Ｎｉ，Ｃｕ，Ａｕ，Ａｇ等や、これらを主成分とする合金膜、またはこれらの積層膜によって形成される。
ゲート配線４３および共通配線４３ａ上には、第１の絶縁膜であるゲート絶縁膜１１が形成される。ゲート絶縁膜１１は、窒化シリコン、酸化シリコン等の絶縁膜により形成されている。
ゲート絶縁膜１１の上には半導体膜２が形成される。図４のように、半導体膜２は、ソース配線４４の下にも配設され、ソース電極４４の形成領域に合わせて、ゲート配線４３と交差する直線状に形成される（ソース配線４４下の半導体膜２のパターンは、ゲート配線４３に直交している）。半導体膜２は、非晶質シリコンや多結晶シリコンなどにより形成される。
この直線状の半導体膜２は、ソース配線４４の冗長配線としても機能する。即ち、ソース配線４４が断線した場合でも、半導体膜２がソース配線４４に沿って配設されていることにより、電気信号の途絶を防止することが可能になる。
本実施の形態では、図４のように、ソース配線４４の下の半導体膜２は、ソース配線４４よりも幅が広く形成され、ソース配線４４の両側に張り出している。以下、ソース配線４４の両側に張り出した半導体膜２の部分を「張り出し部２ａ」と称する。
また、直線状の半導体膜２の一部は、ゲート配線４３との交差部で分岐し、ゲート配線４３に沿って延び、さらに画素４７内へと延設される。ＴＦＴ５０は、ゲート配線４３との交差部から分岐した半導体膜２の部分を用いて形成される。即ち、分岐した半導体膜２のうち、ゲート配線４３（ゲート電極）と重複する部分が、ＴＦＴ５０を構成する活性領域となる。半導体膜２は、例えば、非晶質シリコン、多結晶ポリシリコン等により形成される。
半導体膜２の上には、導電性不純物がドーピングされたオーミックコンタクト膜３が形成される。オーミックコンタクト膜３は、半導体膜２上のほぼ全面に形成されるが、ＴＦＴ５０のチャネル領域となる部分（ソース電極４とドレイン電極５との間の領域）と、ソース配線４４の両側に張り出した部分（張り出し部２ａ）では、半導体膜２の上から除去されている。オーミックコンタクト膜３は、例えば、リン（Ｐ）などの不純物が高濃度にドーピングされたｎ型非晶質シリコンやｎ型多結晶シリコンなどにより形成される。
半導体膜２のゲート配線４３と重複する部分のうち、オーミックコンタクト膜３が形成された領域は、ソース・ドレイン領域となる。図３を参照すると、半導体膜２において、ゲート配線４３と重複する左側のオーミックコンタクト膜３の下の領域がソース領域となり、ゲート配線４３と重複する右側のオーミックコンタクト膜３の下の領域がドレイン領域となる。そして、半導体膜２におけるソース領域とドレイン領域とに挟まれた領域がチャネル領域となる。
オーミックコンタクト膜３の上には、ソース配線４４、ソース電極４およびドレイン電極５が、同一の配線層を用いて形成される。ＴＦＴ部においては、図３のように、ＴＦＴ５０のソース領域側のオーミックコンタクト膜３上にソース電極４が形成され、ドレイン領域側のオーミックコンタクト膜３上にドレイン電極５が形成される。このような構成のＴＦＴ５０は「チャネルエッチ型ＴＦＴ」と呼ばれる。ソース配線・画素電極部では、図４のように、ソース配線４４が、半導体膜２の上にオーミックコンタクト膜３を介して形成され、ゲート配線４３と交差する方向に直線的に延在するように配設される。
ＴＦＴ５０のソース電極４とドレイン電極５は分離しているが、ソース電極４はソース配線４４と繋がっている。即ち、ソース配線４４は、ゲート配線４３との交差部で分岐してゲート配線４３に沿って延設され、その延設された部分がソース電極４となる。ソース配線４４、ソース電極４およびドレイン電極５を構成する導電膜は、オーミックコンタクト膜３と同様に、半導体膜２上のほぼ全面に形成されるが、ＴＦＴ５０のチャネル領域となる部分の上と、ソース配線４４の下に配設された半導体膜２の張り出し部２ａ上では除去されている。
図４に示すように、半導体膜２の張り出し部２ａは、ソース配線４４の両側（ソース配線４４と画素電極間部６０との間の領域）に、画素電極６と繋がらないように配置されている。また、張り出し部２ａは、ソース配線４４の側端から１μｍ以上張り出している。
本実施の形態では、ソース配線４４、ソース電極４およびドレイン電極５を構成する第２の導電膜は、例えばＣｒ，Ａｌ，Ｔａ，Ｔｉ，Ｍｏ，Ｗ，Ｎｉ，Ｃｕ，Ａｕ，Ａｇ等や、これらを主成分とする合金膜、またはこれらの積層膜によって形成される。特に、ＡｌまたはＡｌを主成分とする合金、ＡｕまたはＡｕを主成分とする合金、ＡｇまたはＡｇを主成分とする合金など、反射率が高い金属膜にすると好ましい。本実施の形態では、ソース配線４４を反射率の高い金属膜で形成すると、後のパターン欠陥検査において正常なパターンの箇所（正常パターン箇所）とパターン欠陥が生じた箇所（パターン欠陥箇所）との輝度差が大きなり、パターン欠陥の検出率を高めることができる。
以上の説明から分かるように、半導体膜２は、ソース配線４４、ソース電極４およびドレイン電極５の下のほぼ全領域と、ソース配線４４の両側と、ゲート配線４３上に位置するソース電極４とドレイン電極５の間のチャネル領域に配設されている。また、オーミックコンタクト膜３は、ソース配線４４、ソース電極４およびドレイン電極５と半導体膜２との間にそれぞれ配設されている。
ドレイン電極５は、画素４７の領域（ソース配線４４とゲート配線４３とに囲まれた領域）のほぼ全面に形成された画素電極６と電気的に接続される。画素電極６は、ＩＴＯ（Indium Tin Oxide）などの透明導電膜によって形成される。
図３に示すように、画素電極６は、ドレイン電極５上に直接重ねられた部分を有している。即ち、その部分では、画素電極６の下面が、ドレイン電極５の上面に直接接触する。また、画素電極６は、ドレイン電極５上のほぼ全面を覆っている。但し、画素電極６のチャネル領域側の端部は、ドレイン電極５のチャネル領域側の端部とほぼ同じ位置に配置される。よって、ドレイン電極５のチャネル領域側の端面は、画素電極６に覆われない。
このように、画素電極６の一部を、絶縁膜を介さずに、ドレイン電極５に直接重ねる構成をとることにより、画素電極６とドレイン電極５と電気的に接続するためのコンタクトホールが不要になり、写真製版工程を減らすことができる。また、当該コンタクトホールを配置するエリアを確保する必要がなくなるため、画素４７の開口率を高くできるという利点もある。
また、図３および図４に示すように、画素電極６と同層である第１の透明導電膜６ａは、ソース電極４およびソース配線４４上に直接重ねて形成される。ソース電極４およびソース配線４４の端部は、第１の透明導電膜６ａには覆われていない。
このように画素電極６と同層の第１の透明導電膜６ａは、第１の金属膜を用いて形成したソース配線４４、ソース電極４およびドレイン電極５上のほぼ全面に形成されている。特に、ソース配線４４上の第１の透明導電膜６ａは、ソース配線４４の冗長配線としても機能する。即ち、ソース配線４４が断線した場合でも、第１の透明導電膜６ａがソース配線４４に沿って配設されていることにより、電気信号の途絶を防止することが可能になる。
画素電極６（第１の透明導電膜６ａ）の上は、第２の絶縁膜である層間絶縁膜１２で覆われる。層間絶縁膜１２は、窒化シリコン、酸化シリコン等により形成される。層間絶縁膜１２上には、ＩＴＯ等の第２の透明導電膜からなる対向電極８が形成される。層間絶縁膜１２は、ＴＦＴ５０の保護膜として機能すると共に、画素電極６と対向電極８との間の層間絶縁膜としても機能する。
対向電極８は、層間絶縁膜１２を介して画素電極６に対向配置され、画素電極６との間でフリンジ電界を発生させるためのスリットが設けられている。図２のように、対向電極８のスリットは、ソース配線４４とほぼ平行に複数設けられている。
図５に示すように、対向電極８は、層間絶縁膜１２およびゲート絶縁膜１１を貫通するコンタクトホール１３を介して、共通電位が供給される共通配線４３ａと電気的に接続されている。
また、対向電極８は、ゲート配線４３を挟んで隣接する他の画素４７の対向電極８に繋がるように一体的に形成されている（対向電極８の一部を、ゲート配線４３上を覆うように形成し、ゲート配線４３を挟んで隣接する他の画素４７の対向電極８に接続させている）。つまり、ゲート配線４３を挟んで隣接する画素４７の対向電極８の間は、それらと同層の対向電極連結部８ａにより連結されている。ここでは、対向電極連結部８ａは、ソース配線４４およびＴＦＴ５０と重複しない領域に、ゲート配線４３を跨ぐように形成されている。即ち、対向電極８は、ゲート配線４３と一部が重なり合うように形成されている。
対向電極８は、ソース配線４４を挟んで隣接する他の画素４７の対向電極８に繋がるように一体的に形成してもよい。つまり、対向電極８の一部を、ソース配線４４上を覆うように形成し、ソース配線４４を挟んで隣接する他の画素４７の対向電極８に接続させてもよい。もちろん、対向電極８が、ゲート配線４３を挟んで隣接する他の画素４７の対向電極８と、ソース配線４４を挟んで隣接する他の画素４７の対向電極８との両方に接続する構造としてもよい。
続いて、本実施の形態に係る液晶表示装置の製造方法、特にＴＦＴアレイ基板の製造方法について説明する。
図６〜図１７は、本実施の形態に係るＴＦＴアレイ基板の製造工程図である。図６〜図１７の各図には、各工程におけるＴＦＴ部の断面（図２のＡ１−Ａ２断面）およびソース配線・画素電極部の断面を示すが、本発明の効果を説明するために、ソース配線・画素電極部の断面としては、正常なパターンが形成される部分（図２のＢ１−Ｂ２断面）と、画素電極６の形成工程でクロストーク点欠陥を生じさせるパターン欠陥箇所１００を含む部分（図２のＤ１−Ｄ２断面）の２つを示す。
まず、ガラス等の透明な絶縁性の基板１を用意し（図６）、その全面にＣｒ、Ａｇ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇやこれらを主成分とする合金膜、またはこれらの積層膜からなる第１の金属膜を、例えばスパッタ法や蒸着法などにより成膜する。
次に、第１の金属膜上にレジストを塗布し、当該レジストをフォトマスク上から露光し、レジストを感光させる。感光させたレジストを現像してパターニングし、レジストパターンを形成する。そして、このレジストパターンをマスクとするエッチングにより第１の金属膜をパターニングしてゲート配線４３（ゲート電極）および共通配線４３ａを形成し、その後、レジストパターンを除去する（図７）。
以下では、このようなパターン形成プロセスにおける、レジストパターンを形成するための一連の工程を「フォトリソグラフィ工程」と称し、レジストパターンを用いたパターニングの工程を「エッチング工程」と称し、レジストパターンを除去する工程を「レジスト除去工程」と称する。上記の第１のフォトリソグラフィ工程、第１のエッチング工程および第１のレジスト除去工程により、図７のように、第１の金属膜からなるゲート配線４３（ゲート電極）および共通配線４３ａが、基板１上に形成される。
次に、ゲート配線４３および共通配線４３ａを覆うように、ゲート絶縁膜１１となる第１の絶縁膜を成膜し（図８）、その上に半導体膜２とオーミックコンタクト膜３とをこの順に成膜する。これらは、プラズマＣＶＤ（Chemical Vapor Deposition）、常圧ＣＶＤ、減圧ＣＶＤなどにより、基板１の全面に成膜する。
ゲート絶縁膜１１としては、窒化シリコン、酸化シリコン等を用いることができる。ゲート絶縁膜１１は、ピンホールなどの膜欠損発生による短絡を防止する目的で、複数回に分けて成膜することが好ましい。半導体膜２としては、非晶質シリコン、多結晶ポリシリコンなどを用いることができる。また、オーミックコンタクト膜３としては、リン（Ｐ）などの不純物を高濃度に添加したｎ型非晶質シリコンやｎ型多結晶シリコンなどを用いることができる。
さらに、オーミックコンタクト膜３の上に、Ｃｒ、Ａｇ、Ｔａ、Ｔｉ、Ｍｏ、Ｗ、Ｎｉ、Ｃｕ、Ａｕ、Ａｇやこれらを主成分とする合金膜、またはこれらの積層膜からなる第２の金属膜を、例えば、スパッタ法や蒸着法などで成膜する。
次に、第２のフォトリソグラフィ工程によりレジストパターンを形成し、それをマスクにする第２のエッチング工程により、第２の金属膜、オーミックコンタクト膜３、オーミックコンタクト膜３を順次エッチングする（図９）。
第２のエッチング工程では、第２の金属膜は、ソース配線４４と、当該ソース配線４４から分岐してＴＦＴ５０の形成領域へと延在する金属膜４０とからなる形状にパターニングされる。ソース配線４４から分岐した金属膜４０は、後の工程で２つに分離されて、ソース電極４およびドレイン電極５となる。即ち、この時点では、ＴＦＴ５０のチャネル領域となる部分には第２の金属膜（金属膜４０）が残存しており、ソース電極４とドレイン電極５とが繋がった状態となっている。つまり、第２のエッチング工程では、互いに繋がった状態のソース電極４およびドレイン電極５と、ソース電極４に接続するソース配線４４とが形成される。
このとき、ソース配線４４は、後の工程で形成される画素電極６と重ならない（電気的に接触しない）範囲で、且つ、隣り合う２つの画素電極６の間隔とほぼ同じ幅で形成する。言い換えれば、ソース配線４４は、透明導電膜６と重ならない範囲でなるべく大きく形成する。本実施の形態では、この工程で反射率の高い金属であるソース配線４４の面積を大きくしておくと、後のパターン欠陥検査において正常パターン箇所とパターン欠陥箇所１００との輝度差が大きなり、パターン欠陥の検出率を高めることができる。
また、オーミックコンタクト膜３および半導体膜２も、第２の金属膜のパターニングと同じマスクを用いてエッチングされる（実質的には、パターニングされた第２の金属膜がマスクとなる）。これにより、オーミックコンタクト膜３および半導体膜２が、第２の金属膜と同じ形状にパターニングされる。
このように、第２の金属膜のパターニングと、オーミックコンタクト膜３および半導体膜２のパターニングは、同じマスクを用いるため、１回のエッチング工程（第２のエッチング工程）に統合できる。その後、第２のフォトリソグラフィ工程で形成したレジストパターンを除去する第２のレジスト除去工程を行う。
次に、画素電極６となる第１の透明導電膜６ａを、スパッタ法などにより基板１の全面に成膜する（図１０）。第１の透明導電膜６ａとしては、ＩＴＯ等を用いることができる。
そして、第３のフォトリソグラフィ工程により、第１の透明導電膜６ａを除去する領域に開口部を有するレジストパターン１０３を形成する（図１１）。レジストパターン１０３の開口部は、少なくとも、ＴＦＴ５０のチャネル領域上と、ソース配線４４と画素電極６の間の領域上に設けられる。本実施の形態では、ソース配線４４と画素電極６の間の領域上に設ける開口部を、その一部がソース配線４４のエッジ部に１μｍ以上の幅でかかるように形成する。
また図１１のように、パターン欠陥箇所１００には、異物等の影響によりレジストパターン１０３に開口部が形成されず、ソース配線４４と画素電極６の形成領域に跨がるようにレジストパターン１０３がパターン欠陥として残るものとする。
この段階で、レジストパターン１０３のパターン欠陥検査を行い、ソース配線４４と画素電極６の形成領域に跨がるレジストパターン１０３の部分（または異物）を切断または除去（レーザーリペアカット）すれば、クロストーク点欠陥の発生を防止できるが、それらの工程については後述する。ここではレジストパターン１０３のパターン欠陥を残したまま次の工程に進んだ状態を示す。
レジストパターン１０３の形成後、レジストパターン１０３をマスクにする第３のエッチング工程により、第１の透明導電膜６ａを除去する（図１２）。これにより、画素電極６が形成される。
続いて、第１の透明導電膜６ａが除去されたことでレジストパターン１０３の開口部内に露出した、第２の金属膜（金属膜４０およびソース配線４４）を除去する（図１３）。これにより、金属膜４０が、ソース電極４とドレイン電極５とに分離される。また、ソース配線４４のエッジ部が除去される。
さらに、第２の金属膜を除去することによってレジストパターン１０３の開口部内に露出した、オーミックコンタクト膜３を除去する（図１４）。これにより、ＴＦＴ５０のチャネル領域となる半導体膜２の部分が露出する。また、ソース配線４４の両側に半導体膜２が露出し、その部分が張り出し部２ａとなる。
その後、第３のレジスト除去工程により、第３のフォトリソグラフィ工程で形成したレジストパターン１０３を除去する（図１５）。
正常パターン箇所では、ソース配線４４およびその両側の張り出し部２ａが、画素電極６から分離されるため、ソース配線４４と画素電極６との間は電気的に分離される。しかし、パターン欠陥箇所１００の部分では、第１の透明導電膜６ａのパターン欠陥がソース配線４４と画素電極６とを接続するように残るため、ソース配線４４と画素電極６とが電気的に接続し、クロストーク点欠陥を生じさせる。
この段階で第１の透明導電膜６ａのパターン欠陥検査を行い、ソース配線４４と画素電極６とを繋ぐ第１の透明導電膜６ａの部分を切断または除去（レーザーリペアカット）すれば、クロストーク点欠陥を修復することができるが、それらの工程については後述する。ここでは第１の透明導電膜６ａのパターン欠陥を残したまま次の工程に進んだ状態を示す。
レジストパターン１０３を除去した後、層間絶縁膜１２となる第２の絶縁膜を成膜する（図１６）。層間絶縁膜１２は、例えば窒化シリコン、酸化シリコン等の無機絶縁膜を、ＣＶＤ法などにより基板１全面に成膜する。これにより、画素電極６および第１の透明導電膜６ａが、層間絶縁膜１２に覆われる。また、半導体膜２のチャネル領域が層間絶縁膜１２に覆われる。
次に、第４のフォトリソグラフィ工程および第４のエッチング工程により、層間絶縁膜１２およびゲート絶縁膜１１を貫通するコンタクトホール１３を形成する。コンタクトホール１３は、図５に示したように、共通配線４３ａに達するように形成される。
図示は省略するが、額縁領域４２には、ゲート配線４３を走査信号駆動回路４５に接続させるための端子（ゲート端子）と、ソース配線４４を表示信号駆動回路４６に接続させるための端子（ソース端子）とが、ゲート配線４３と同層の配線層（第１の金属膜）またはソース配線４４と同層の配線層（第２の金属膜）を用いて形成されている。第４のフォトリソグラフィ工程および第４のエッチング工程では、それらの端子に達するコンタクトホールも形成される。
その後、第４のレジスト除去工程により、第４のフォトリソグラフィ工程で形成したレジストパターンを除去する。
次に、層間絶縁膜１２の上に、対向電極８となる第２の透明導電膜をスパッタ法等により基板１全面に成膜する。第２の透明導電膜としては、ＩＴＯ等を用いることができる。そして、第５のフォトリソグラフィ工程および第５のフォトリソグラフィ工程により、第２の透明導電膜をパターニングして、スリットを有する対向電極８を形成する（図１７）。図５に示したように、対向電極８は、共通配線４３ａに接続するように、コンタクトホール１３の内側にも形成される。
このとき、額縁領域４２では、コンタクトホールを介してゲート端子と接続するパッド（ゲート端子パッド）と、コンタクトホールを介してソース端子と接続するパッド（ソース端子パッド）とが形成される。
その後、第５のレジスト除去工程により、第５のフォトリソグラフィ工程で形成したレジストパターンを除去する。
以上の工程を経て、ＴＦＴアレイ基板が完成する。このように、本実施の形態のＴＦＴアレイ基板は、少なくとも５回のフォトリソグラフィ工程を用いて形成される。
このように作製したＴＦＴアレイ基板の上に、その後のセル工程において配向膜を形成する。また、別途作製された対向基板の上にも配向膜を同様に形成する。そして、各配向膜の液晶との接触面に、ラビングなどの手法を用いて一方向にミクロな傷をつける配向処理を施す。その後、基板周縁部にシール材を塗布して、ＴＦＴアレイ基板と対向基板とを、互いの配向膜が向き合うように所定の間隔で貼り合わせる。ＴＦＴアレイ基板と対向基板とを貼り合わせた後、真空注入法等により、ＴＦＴアレイ基板と対向基板との間に液晶を注入し、その注入口を封止する。それにより、液晶セルが完成する。
そして、液晶セルの両面に偏光板を貼り付け、駆動回路を接続した後、バックライトユニットを取り付けることで、液晶表示装置が完成する。
以下、本実施の形態に係るＴＦＴアレイ基板に対するパターン欠陥検査およびその際に得られる効果について説明する。
クロストーク点欠陥の発生を防止するためのパターン欠陥検査およびパターン欠陥の切断または除去（レーザーリペアカット）は、基本的に、レジストパターン１０３の形成後（第３のフォトリソグラフィ工程後）から、層間絶縁膜１２の形成前まで可能である。本実施の形態では、レジストパターン１０３を形成した段階で、レジストパターン１０３に対するパターン欠陥検査およびレーザリペアカットを行う方法、または、レジストパターン１０３を除去した段階で、第１の透明導電膜６ａのパターン欠陥検査およびレーザリペアカットを行う方法のいずれかが実施される。つまり、パターン欠陥検査は、レジストパターン１０３の形成直後（第１の透明導電膜６ａのパターニング前）である図１１の状態で行われるケースと、レジストパターン１０３の除去直後（層間絶縁膜１２の形成前）である図１５の状態で行われるケースとがある。
まず、パターン欠陥検査をレジストパターン１０３の形成直後に行うケースについて説明する。ここでは、具体的なパターン欠陥検査の方法として、パターン欠陥検査装置または光学検査装置を用いて３つの画素パターンの同一箇所における反射光の輝度を測定してそれらを比較し、他の２つとは異なる輝度の箇所をパターン欠陥として検出する方法をとる。
例えば、図１８に示すＡ〜Ｃに対応する３箇所の反射光の輝度を比較する場合を考える（図示の便宜上、図１８には画素電極６や対向電極８が描かれているが、パターン欠陥検査はそれらが形成される前に実施される）。図１９は、パターン欠陥検査時における箇所Ａ〜Ｃのそれぞれを含むソース配線・画素電極部の断面図である。箇所Ａ，Ｃは、レジストパターン１０３の開口部が正常に形成された正常パターン箇所であり、箇所Ｂは、異物などの影響によりレジストパターン１０３に開口部が形成されなかったパターン欠陥箇所であると仮定する。
正常パターン箇所Ａ，Ｃでは、反射率の高い金属膜であるソース配線４４が第１の透明導電膜６ａで覆われた状態で露出するため、反射光の輝度は高くなる。一方、パターン欠陥箇所Ｂでは、ソース配線４４が反射率の低いレジストパターン１０３で覆われた状態となっているため、反射光の輝度は低くなる。そのため、パターン欠陥箇所Ｂの輝度は、正常パターン箇所Ａ，Ｃの輝度に対して大幅に小さくなる。
反射光の輝度を２５６階調で測定すると、例えば、箇所Ａの輝度が２００、箇所Ｂの輝度が３５、箇所Ｃの輝度が２０２などとなる。この場合、正常パターン箇所Ａ，Ｂとパターン欠陥箇所Ｂの輝度差は１６５〜１６７と大きいため、パターン欠陥検査装置または光学検査装置によるパターン欠陥の検出が容易となる。
反射光の輝度は、照射光の強度や、ソース配線４４の材料、レジストパターン１０３の材料および膜厚などにより変動する。レジストパターン１０３とソース配線４４の反射光の輝度差（階調差）が１００〜２００の範囲となるように、それらを決定するとよい。
このように、本実施の形態によれば、レジストパターン１０３の形成直後に行われるパターン欠陥検査において、正常パターン箇所とパターン欠陥箇所との輝度差が大きくなり、パターン欠陥の検出を容易に行うことができるため、パターン欠陥の検出率を向上させることができる。また、検出したレジストパターン１０３のパターン欠陥（レジスト材または異物）をレーサーリペアカットすることで、クロストーク点欠陥の発生を防止でき、歩留まりが向上する。
次に、パターン欠陥検査をレジストパターン１０３の除去直後に行うケースについて説明する。ここでも、図１８に示すＡ〜Ｃに対応する３箇所の反射光の輝度を比較する場合を考える。図２０は、パターン欠陥検査時における箇所Ａ〜Ｃのそれぞれを含むソース配線・画素電極部の断面図である。箇所Ａ，Ｃは、第１の透明導電膜６ａが正常に除去された正常パターン箇所であり、箇所Ｂは、異物などの影響によりレジストパターン１０３に開口部が形成されなかったため第１の透明導電膜６ａが残存したパターン欠陥箇所であると仮定する。
正常パターン箇所Ａ，Ｃには、反射率の低い半導体膜２（張り出し部２ａ）が露出するため反射光の輝度が低くなる。一方、パターン欠陥箇所Ｂでは、反射率の高い金属膜であるソース配線４４が第１の透明導電膜６ａで覆われた状態で露出するため反射光の輝度が高くなる。そのため、パターン欠陥箇所Ｂの輝度は、正常パターン箇所Ａ，Ｃの輝度に対して大幅に大きくなる。
反射光の輝度を２５６階調で測定すると、例えば、箇所Ａの輝度が２０、箇所Ｂの輝度が２００、箇所Ｃの輝度が２２などとなる。この場合、正常パターン箇所Ａ，Ｂとパターン欠陥箇所Ｃの輝度差は１７８〜１８０と大きいため、パターン欠陥の検出が容易となる。
反射光の輝度は、照射光の強度や、ソース配線４４および半導体膜２の材料によって変動する。半導体膜２とソース配線４４の反射光の輝度差（階調差）が１００〜２２０の範囲となるようにそれらを決定するとよい。
このように、本実施の形態によれば、レジストパターン１０３の除去直後に行われるパターン欠陥検査においても、正常パターン箇所とパターン欠陥箇所との輝度差が大きくなり、パターン欠陥の検出を容易に行うことができるため、パターン欠陥の検出率を向上させることができる。また、検出した第１の透明導電膜６ａのパターン欠陥をレーサーリペアカットすることで、クロストーク点欠陥の発生を防止でき、歩留まりが向上する。
ここで、本発明の効果をより明確にするための比較例として、特許文献１のＴＦＴアレイ基板を示す。特許文献１のＴＦＴアレイ基板の製造方法では、第３のフォトリソグラフィ工程で形成され、第１の透明導電膜６ａのパターニングに用いられるレジストパターン１０３の開口部が、図２１のようにソース配線４４にかからないように配置される。また、特許文献１のＴＦＴアレイ基板の最終的な構造は、図２２のようになる。図２１，図２２には、ソース配線・画素電極部の断面として、正常なパターンが形成される部分と、レジストパターン１０３のパターン欠陥箇所１００を含む部分の２つを示している。
特許文献１のＴＦＴアレイ基板では、レジストパターン１０３の開口部がソース配線４４にかからないように配置されるので、ソース配線４４下の半導体膜２には張り出し部２ａが形成されない。つまり、特許文献１のＴＦＴアレイ基板のソース配線４４の幅は、第２のフォトリソグラフィ工程および第２のエッチング工程で決まる。そのため、ソース配線４４の幅は、レジストパターン１０３のパターン欠陥の有無に影響されない。
特許文献１のＴＦＴアレイ基板に対するパターン欠陥検査を、レジストパターン１０３の形成直後に行うケースについて説明する。例えば、図２３に示すＤ〜Ｆに対応する３箇所の反射光の輝度を比較する場合を考える（図示の便宜上、図２３には画素電極６や対向電極８が描かれているが、パターン欠陥検査はそれらが形成される前に実施される）。図２４は、パターン欠陥検査時における箇所Ｄ〜Ｆのそれぞれを含むソース配線・画素電極部の断面図である。箇所Ｄ，Ｆは、レジストパターン１０３の開口部が正常に形成された正常パターン箇所であり、箇所Ｅは、異物などの影響によりレジストパターン１０３に開口部が形成されなかったパターン欠陥箇所であると仮定する。
正常パターン箇所Ｄ，Ｆには、第１の透明導電膜６ａで覆われたゲート絶縁膜１１が露出し、パターン欠陥箇所Ｅは、レジストパターン１０３で覆われた状態となっている。第１の透明導電膜６ａおよびゲート絶縁膜１１は、レジストパターン１０３に比べると反射率が高いため、パターン欠陥箇所Ｅの輝度は、正常パターン箇所Ｄ，Ｆの輝度よりも低くなる。しかし、第１の透明導電膜６ａおよびゲート絶縁膜１１は透明性であり、反射率はそれほど高くない。そのため、正常パターン箇所Ｄ，Ｆとパターン欠陥箇所Ｅとの輝度差は比較的小さいものとなる。
反射光の輝度を２５６階調で検出すると、例えば、箇所Ｄの輝度が５０、箇所Ｅの輝度が３５、箇所Ｆの輝度が５２などとなる。この場合、正常パターン箇所Ｄ，Ｅとパターン欠陥箇所Ｅの輝度差は１５〜１７となり、本発明の場合に比べて格段に小さくなる。なお、照射光の強度を上げると、各箇所の反射光の輝度を上げることができるが、それらの差はあまり大きくならない。
次に、特許文献１のＴＦＴアレイ基板に対するパターン欠陥検査をレジストパターン１０３の除去直後に行うケースについて説明する。ここでも、図２３に示すＤ〜Ｆに対応する３箇所の反射光の輝度を比較する場合を考える。図２５は、パターン欠陥検査時における箇所Ｄ〜Ｆのそれぞれを含むソース配線・画素電極部の断面図である。箇所Ｄ，Ｆは、第１の透明導電膜６ａが正常に除去された正常パターン箇所であり、箇所Ｅは、異物などの影響によりレジストパターン１０３に開口部が形成されなかったため第１の透明導電膜６ａが残存したパターン欠陥箇所であると仮定する。
正常パターン箇所Ｄ，Ｆにはゲート絶縁膜１１が露出し、パターン欠陥箇所Ｅにはゲート絶縁膜１１上を覆う第１の透明導電膜６ａが露出する。第１の透明導電膜６ａはゲート絶縁膜１１に比べると反射率が低いため、パターン欠陥箇所Ｅの輝度は、正常パターン箇所Ｄ，Ｆの輝度よりも高くなる。しかし、第１の透明導電膜６ａおよびゲート絶縁膜１１はいずれも透明性であり、反射率はそれほど高くない。そのため、正常パターン箇所Ｄ，Ｆとパターン欠陥箇所Ｅとの輝度差は比較的小さいものとなる。
反射光の輝度を２５６階調で検出すると、例えば、箇所Ｄの輝度が５０、箇所Ｅの輝度が６０、箇所Ｆの輝度が５２などとなる。この場合、正常パターン箇所Ｄ，Ｅとパターン欠陥箇所Ｆの輝度差は１０〜１２となり、この場合も本発明の場合に比べて格段に小さくなる。
なお、上で示した反射光の輝度および輝度差の数値はあくまで一例である。
上記の実施形態では、第３のエッチング工程において、第１の透明導電膜６ａ、第２の金属膜、オーミックコンタクト膜３および半導体膜２の全てのエッチングに、第３のフォトリソグラフィ工程で形成したレジストパターンがマスクとなるように説明した。しかし、第２の金属膜、オーミックコンタクト膜３および半導体膜２のエッチングは、パターニング後の第１の透明導電膜６ａ（画素電極６を含む）をマスクにして行われてもよい。ただし、上記の実施形態よりもレジストパターン１０３が早く除去される。そこで、その場合には、上記の実施形態でレジストパターン１０３の除去直後に実施していたパターン欠陥検査は、オーミックコンタクト膜３のパターニング直後（層間絶縁膜１２の形成前）に実施するとよい。
また、画素電極６や対向電極８を構成する透明電極として、ＩＴＯを用いる例を示したが、例えばＩＺＯ（Indium Zinc Oxide）を用いてもよい。ＩＺＯは、それを除去するエッチングの際にゲート絶縁膜１１上に生じる微小残渣が少ないので、微小残渣による白濁を防止でき、液晶表示装置の表示品位が向上する。また、ゲート絶縁膜上の微小残渣が少ないことは、ゲート絶縁膜１１の表面をドライエッチングする際に、微小残渣を効率的に除去できるため、ゲート絶縁膜１１と層間絶縁膜１２との密着性向上にも有益である。同じ理由で、透明電極にＩＧＺＯ（Indium Gallium Zinc Oxygen）を用いてもよい。
また、図２においては、ゲート配線４３を挟んで隣り合う画素４７の対向電極８が繋がった構成を示したが、対向電極８の形状はこれに限定されるものではない。各画素４７の対向電極８は、コンタクトホール１３を介して共通配線４３ａと電気的に接続されているので、共通配線４３ａのそれぞれに同じ信号（電圧）を印加すれば、ゲート配線４３を挟んで隣り合う画素４７の対向電極８が互いに離間されていてもよい。
また、図２では、対向電極８のスリットの長さ方向がソース配線４４に平行な例を示したが、対向電極８のスリットの方向は任意の方向でよい。さらに、各対向電極８ごとにスリットの長さ方向が異なっていてもよい。対向電極８の形状は、例えば櫛歯状など、画素電極６との間でフリンジ電界を発生させることができるものであればよい。
本発明の適用は、ＴＦＴを有するＴＦＴアレイ基板に限定されるものではなく、各画素のＴＦＴのドレイン電極上に画素電極が直接重なり形成される構成を有するＴＦＴアレイ基板に対して広く適用可能である。
なお、本発明は、その発明の範囲内において、実施の形態を適宜、変形、省略することが可能である。
１ 基板、２ 半導体膜、２ａ 張り出し部、３ オーミックコンタクト膜、４ ソース電極、５ ドレイン電極、６ 画素電極、６ａ 第１の透明導電膜、８ 対向電極、８ａ 対向電極連結部、１１ ゲート絶縁膜、１２ 層間絶縁膜、１３ コンタクトホール、４０ 金属膜、４１ 表示領域、４２ 額縁領域、４３ ゲート配線、４３ａ 共通配線、４４ ソース配線、４５ 走査信号駆動回路、４６ 表示信号駆動回路、４７ 画素、４８，４９ 外部配線、５０ ＴＦＴ、１００ パターン欠陥箇所、１０３ レジストパターン。
Claims (12)
- 薄膜トランジスタを有する薄膜トランジスタアレイ基板であって、
基板上に形成された、前記薄膜トランジスタのゲート電極および前記ゲート電極に接続するゲート配線と、
前記ゲート電極および前記ゲート配線を覆うゲート絶縁膜と、
前記ゲート絶縁膜上に形成された半導体膜と、
前記ゲート電極の上方において、前記半導体膜上に形成された前記薄膜トランジスタのソース電極およびドレイン電極と、
前記ゲート絶縁膜上に形成され、前記ソース電極に接続するソース配線と、
前記ドレイン電極上に一部が直接重ねて形成された画素電極と、
前記ソース電極、前記ドレイン電極、前記ソース配線および前記画素電極を覆う層間絶縁膜と、
前記層間絶縁膜を介して前記画素電極に対向配置された対向電極とを備え、
前記半導体膜は、前記ドレイン電極、前記ソース電極および前記ソース配線それぞれの下、並びに、前記ソース電極とドレイン電極との間の領域に配設されており、
前記画素電極に隣接する前記ソース配線の下の前記半導体膜は、前記ソース配線の両側に１μｍ以上張り出している
ことを特徴とする薄膜トランジスタアレイ基板。 - 前記対向電極の一部は、前記ソース配線上を覆い、前記ソース配線を挟んで隣接する画素の対向電極と接続している
請求項１記載の薄膜トランジスタアレイ基板。 - 前記対向電極の一部は、前記ゲート電極上を覆い、前記ゲート配線を挟んで隣接する画素の対向電極と接続している
請求項１または請求項２記載の薄膜トランジスタアレイ基板。 - 前記ゲート配線と同じ層に形成された共通配線をさらに備え、
前記対向電極は、前記ゲート絶縁膜および前記層間絶縁膜を貫通するコンタクトホールを介して前記共通配線と電気的に接続する
請求項１から請求項３のいずれか一項記載の薄膜トランジスタアレイ基板。 - 前記ソース電極と前記半導体膜との間、前記ドレイン電極と前記半導体膜との間、および前記ソース配線と前記半導体膜との間のそれぞれに形成されたオーミックコンタクト膜をさらに有し、
前記ソース電極および前記ドレイン電極は、前記オーミックコンタクト膜を介して前記半導体膜が電気的に接続している
請求項１から請求項４のいずれか一項記載の薄膜トランジスタアレイ基板。 - 前記ソース電極、前記ドレイン電極および前記ソース配線は、ＡｌまたはＡｌを主成分とする合金、もしくは、ＡｇまたはＡｇを主成分とする合金により形成されている
請求項１から請求項５のいずれか一項記載の薄膜トランジスタアレイ基板。 - 請求項１から請求項６のいずれか一項記載の薄膜トランジスタアレイ基板を備える液晶表示装置。
- 薄膜トランジスタを有する薄膜トランジスタアレイ基板の製造方法であって、
（ａ）基板上に第１の金属膜を成膜してパターニングすることで、前記薄膜トランジスタのゲート電極および前記ゲート電極に接続するゲート配線を形成する工程と、
（ｂ）前記ゲート電極および前記ゲート配線を覆うゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上に、半導体膜、オーミックコンタクト膜および第２の金属膜をこの順に成膜する工程と、
（ｄ）前記半導体膜、前記オーミックコンタクト膜および前記第２の金属膜をパターニングして、前記薄膜トランジスタのチャネル領域となる領域上で互いに接続した状態のソース電極およびドレイン電極と、前記ソース電極に接続するソース配線とを形成する工程と、
（ｅ）前記互いに接続した状態の前記ソース電極および前記ドレイン電極並びに前記ソース配線の上に、第１の透明導電膜を成膜する工程と、
（ｆ）少なくとも前記チャネル領域となる領域上および前記画素電極に隣接する前記ソース配線のエッジ部を含む領域上が開口されたレジストパターンを用いるエッチングにより、前記第１の透明導電膜をパターニングして画素電極を形成すると共に、前記画素電極に隣接する前記ソース配線のエッジ部上の前記第１の透明導電膜を除去する工程と、
（ｇ）前記工程（ｆ）と同じレジストパターン、または前記工程（ｆ）でパターニングされた前記第１の透明導電膜をマスクにして、前記第１の透明導電膜をパターニングしたことで露出した前記第２の金属膜をエッチングすることで、前記ソース電極および前記ドレイン電極とを分離すると共に、前記画素電極に隣接する前記ソース配線のエッジ部を除去する工程と、
（ｈ）前記工程（ｆ）と同じレジストパターン、または前記工程（ｆ）でパターニングされた前記第１の透明導電膜をマスクにして、前記オーミックコンタクト膜を除去することで、前記チャネル領域となる領域および前記画素電極に隣接する前記ソース配線のエッジ部の下に位置していた前記半導体膜を露出させる工程と、
（ｉ）前記画素電極、前記ソース配線および前記薄膜トランジスタを覆う層間絶縁膜を形成する工程と、
（ｊ）前記層間絶縁膜上に、第２の透明導電膜を成膜してパターニングすることで、前記画素電極と対向する位置に対向電極を形成する工程と、
を備える
ることを特徴とする薄膜トランジスタアレイ基板の製造方法。 - 前記工程（ｄ）で形成される前記ソース電極の幅と、前記工程（ｆ）で形成される画素電極間の距離はほぼ同じである
請求項８記載の薄膜トランジスタアレイ基板の製造方法。 - 前記第２の金属膜は、ＡｌまたはＡｌを主成分とする合金、もしくは、ＡｇまたはＡｇを主成分とする合金により形成される
請求項８または請求項９記載の薄膜トランジスタアレイ基板の製造方法。 - 前記レジストパターンの形成後且つ前記第１の透明導電膜をパターニング前、または、前記レジストパターンの除去後且つ前記層間絶縁膜の形成前に、前記第２の金属膜の反射光を利用したパターン欠陥検査が行われる
請求項８から請求項１０のいずれか一項記載の薄膜トランジスタアレイ基板の製造方法。 - 請求項８から請求項１１のいずれか一項記載の薄膜トランジスタアレイ基板の製造方法を含む液晶表示装置の製造方法。
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