KR101373735B1 - 신호선의 제조 방법, 박막 트랜지스터 표시판 및 그의 제조방법 - Google Patents
신호선의 제조 방법, 박막 트랜지스터 표시판 및 그의 제조방법 Download PDFInfo
- Publication number
- KR101373735B1 KR101373735B1 KR1020070017654A KR20070017654A KR101373735B1 KR 101373735 B1 KR101373735 B1 KR 101373735B1 KR 1020070017654 A KR1020070017654 A KR 1020070017654A KR 20070017654 A KR20070017654 A KR 20070017654A KR 101373735 B1 KR101373735 B1 KR 101373735B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- etching
- drain electrode
- conductive
- upper layer
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 61
- 238000000034 method Methods 0.000 title claims abstract description 59
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 30
- 239000010408 film Substances 0.000 claims abstract description 113
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 69
- 238000005530 etching Methods 0.000 claims abstract description 57
- 239000004065 semiconductor Substances 0.000 claims abstract description 54
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000001039 wet etching Methods 0.000 claims abstract description 16
- 238000001312 dry etching Methods 0.000 claims abstract description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 6
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 6
- 239000010703 silicon Substances 0.000 claims abstract description 6
- 238000000059 patterning Methods 0.000 claims abstract description 3
- 239000010949 copper Substances 0.000 claims description 52
- 229910052802 copper Inorganic materials 0.000 claims description 51
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 47
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 31
- 229910052750 molybdenum Inorganic materials 0.000 claims description 31
- 239000011733 molybdenum Substances 0.000 claims description 31
- LYCAIKOWRPUZTN-UHFFFAOYSA-N Ethylene glycol Chemical compound OCCO LYCAIKOWRPUZTN-UHFFFAOYSA-N 0.000 claims description 30
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 claims description 26
- 238000002161 passivation Methods 0.000 claims description 25
- 229910000881 Cu alloy Inorganic materials 0.000 claims description 16
- 229910052751 metal Inorganic materials 0.000 claims description 14
- 239000002184 metal Substances 0.000 claims description 14
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 claims description 12
- 239000011651 chromium Substances 0.000 claims description 12
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 11
- 229910052782 aluminium Inorganic materials 0.000 claims description 11
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 11
- 229910052804 chromium Inorganic materials 0.000 claims description 11
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 10
- 229910001182 Mo alloy Inorganic materials 0.000 claims description 8
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 claims description 8
- 229910017604 nitric acid Inorganic materials 0.000 claims description 8
- 230000001681 protective effect Effects 0.000 claims description 7
- 229910000838 Al alloy Inorganic materials 0.000 claims description 3
- 235000011149 sulphuric acid Nutrition 0.000 claims description 2
- 229910000599 Cr alloy Inorganic materials 0.000 claims 1
- 239000000788 chromium alloy Substances 0.000 claims 1
- LFLZOWIFJOBEPN-UHFFFAOYSA-N nitrate, nitrate Chemical compound O[N+]([O-])=O.O[N+]([O-])=O LFLZOWIFJOBEPN-UHFFFAOYSA-N 0.000 claims 1
- 239000010410 layer Substances 0.000 description 227
- 229910021417 amorphous silicon Inorganic materials 0.000 description 32
- 229910045601 alloy Inorganic materials 0.000 description 30
- 239000000956 alloy Substances 0.000 description 30
- 238000003860 storage Methods 0.000 description 20
- 239000004020 conductor Substances 0.000 description 12
- 239000012535 impurity Substances 0.000 description 11
- 239000012212 insulator Substances 0.000 description 9
- 230000007547 defect Effects 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 6
- 239000004973 liquid crystal related substance Substances 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- -1 copper nitride Chemical class 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 239000011521 glass Substances 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 229910004205 SiNX Inorganic materials 0.000 description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 239000000654 additive Substances 0.000 description 3
- 230000000996 additive effect Effects 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- 239000004332 silver Substances 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 229910052715 tantalum Inorganic materials 0.000 description 3
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 206010034972 Photosensitivity reaction Diseases 0.000 description 2
- 206010047571 Visual impairment Diseases 0.000 description 2
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 150000002751 molybdenum Chemical class 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000036211 photosensitivity Effects 0.000 description 2
- 239000004033 plastic Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 239000004094 surface-active agent Substances 0.000 description 2
- 229910052725 zinc Inorganic materials 0.000 description 2
- 239000011701 zinc Substances 0.000 description 2
- 229910001316 Ag alloy Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- GHZFPSVXDWJLSD-UHFFFAOYSA-N chromium silver Chemical compound [Cr].[Ag] GHZFPSVXDWJLSD-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 238000005477 sputtering target Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
- XLOMVQKBTHCTTD-UHFFFAOYSA-N zinc oxide Inorganic materials [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
- H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
Abstract
본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 게이트선을 형성하는 단계, 게이트선 위에 게이트 절연막, 규소층 및 하부막과 상부막의 도전층을 차례로 형성하는 단계, 도전층 위에 감광막을 형성하는 단계, 감광막을 패터닝하여 제1 부분과 제1 부분보다 두께가 얇은 제2 부분을 갖는 감광막 패턴을 형성하는 단계, 감광막 패턴을 마스크로 이용하여 상부막과 하부막을 식각하는 단계, 감광막 패턴을 식각 마스크로 이용하여 규소층을 식각하여 반도체층을 완성하는 단계, 에치 백 공정을 실시하여 감광막 패턴의 제2 부분을 제거하는 단계, 감광막 패턴을 식각 마스크로 이용하여 도전층의 상부막만을 선택적으로 습식 식각하는 단계, 감광막 패턴을 식각 마스크로 이용하여 도전층의 하부막을 건식 식각하여 남은 상부막 및 하부막으로 이루어진 데이터선 및 드레인 전극을 완성하는 단계, 그리고 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함한다.
반도체층, 데이터선, 식각, 감광막
Description
도 1은 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판의 배치도이고,
도 2 및 도 3은 각각 도 1의 박막 트랜지스터 표시판을 II-II 선 및 III-III 선을 따라 잘라 도시한 단면도이고,
도 4는 도 1에 도시한 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판을 제조하는 공정 중의 중간 단계에서의 배치도이고,
도 5 및 도 6은 도 4의 박막 트랜지스터 표시판을 V-V 선 및 VI-VI 선을 따라 잘라 도시한 단면도이고,
도 7 내지 도 16는 박막 트랜지스터 표시판을 제조하는 공정 중 도 4 내지 도 6의 다음 단계의 제조 과정을 차례로 도시한 단면도이고,
도 17은 도 15 및 도 16의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고,
도 18 및 도 19는 도 17의 박막 트랜지스터 표시판을 XVIII-XVIII 선, XIX-XIX 선을 따라 잘라 도시한 단면도이고,
도 20은 도 17 내지 도 19의 다음 단계에서의 박막 트랜지스터 표시판의 배 치도이고,
도 21 및 도 22는 도 20의 박막 트랜지스터 표시판을 XXI-XXI 선, XXII-XXII 선을 따라 잘라 도시한 단면도이고,
도 23은 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 구조를 도시한 배치도이고,
도 24 및 도 25는 도 23의 박막 트랜지스터 표시판을 XXIV-XXIV 선 및 XXV-XXV'-XXV" 선을 따라 잘라 도시한 단면도이고,
도 26는 도 23에 도시한 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판을 제조하는 공정 중의 중간 단계에서의 배치도이고,
도 27 및 도 28은 도 26의 박막 트랜지스터 표시판을 XXVII-XXVII 선 및 XXVIII-XXVIII'-XXVIII" 선을 따라 잘라 도시한 단면도이고,
도 29 내지 도 32는 박막 트랜지스터 표시판을 제조하는 공정 중 도 27 도 28의 다음 단계의 제조 과정을 차례로 도시한 단면도이고,
도 33은 도 31 및 도 32의 다음 단계를 도시한 박막 트랜지스터 표시판의 배치도이고,
도 34 및 도 35는 도 33의 박막 트랜지스터 표시판을 XXXIV-XXXIV 선 및 XXXV-XXXV'-XXXV" 선을 따라 잘라 도시한 단면도이고,
도 36은 도 34 및 도 35의 다음 단계를 도시한 박막 트랜지스터 표시판의 배치도이고,
도 37 및 도 38은 도 36의 박막 트랜지스터 표시판을 XXXVII-XXXVII 선 및 XXXVIII-XXXVIII'-XXXVIII" 선을 따라 잘라 도시한 단면도이고,
도 39 내지 도 42는 도 37 및 도 38의 다음 단계를 도시한 박막 트랜지스터 표시판의 단면도이고,
도 43은 도 34의 A 부분을 구체적으로 도시한 도면으로 신호선의 측벽을 나타낸 단면이다.
*도면의 주요부분에 대한 부호의 설명
52, 54: 감광막 패턴 83: 연결 다리
110: 절연 기판 120: 게이트 층
121: 게이트선 124: 게이트 전극
131: 유지 전극선 133a, 133b: 유지 전극
140: 게이트 절연막 150: 진성 비정질 규소층
154: 반도체층 160: 도핑된 비정질 규소층
171: 데이터선 173: 소스 전극
175: 드레인 전극 180: 보호막
191: 화소 전극 81, 82: 접촉 보조 부재
본 발명은 식각액 및 이를 이용한 박막 트랜지스터 표시판의 제조 방법에 관한 것이다.
액정 표시 장치(liquid crystal display, LCD)나 유기 발광 표시 장치(organic light emitting display) 등 능동형(active matrix) 표시 장치는 대략 행렬의 형태로 배열되어 있으며 전계 생성 전극(field generating electrode) 및 스위칭 소자(switching element)를 포함하는 복수의 화소(pixel)를 포함한다. 스위칭 소자로는 게이트(gate), 소스(source) 및 드레인(drain)의 삼단자 소자가 있는 박막 트랜지스터(thin film transistors, TFT) 등을 들 수 있으며, 각 화소의 박막 트랜지스터는 게이트에 인가되는 게이트 신호에 응답하여 소스에 인가되는 데이터 신호를 전계 생성 전극에 전달한다.
이러한 표시 장치는 또한 박막 트랜지스터에 신호를 전달하는 복수의 신호선을 포함하며, 신호선에는 게이트 신호를 전달하는 게이트선과 데이터 신호를 전달하는 데이터선이 있다.
이러한 액정 표시 장치와 유기 발광 표시 장치는 박막 트랜지스터, 전계 생성 전극 및 신호선이 구비되어 있는 표시판을 포함하며 이를 박막 트랜지스터 표시판이라 한다.
박막 트랜지스터 표시판은 여러 개의 도전층과 절연층이 적층된 층상 구조를 가진다. 게이트선, 데이터선 및 전계 생성 전극은 서로 다른 도전층으로 만들어지고 절연층으로 분리되어 있다.
이와 같이 층상 구조를 가지는 박막 트랜지스터 표시판은 여러 번의 사진 공정과 그에 수반되는 식각 공정을 통하여 완성된다. 사진 공정은 비용이 많이 들 뿐 아니라 소요 시간이 상당히 길기 때문에 될 수 있으면 그 수효를 줄이는 것이 바람직하다.
또한, 제조 공정을 단순화함에 있어서, 표시 장치의 불량을 최소화하고 화소의 개구율을 극대화하는 것이 바람직하다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 제조 공정을 단순화하는 동시에 개구율을 극대화하고 표시 장치의 불량을 최소화할 수 있는 신호선의 제조 방법, 박막 트랜지스터 표시판 및 그의 제조 방법을 제공하는 것이다.
본 발명의 실시예에 따른 신호선의 제조 방법은 적어도 하나 이상의 금속막을 포함하는 하부막을 형성 단계, 상기 하부막의 상부에 구리를 포함하는 상부막을 적층하는 단계, 상기 상부막의 상부에 감광막 패턴을 형성하는 단계, 상기 감광막 패턴을 식각 마스크로 상기 상부막을 선택적으로 습식 식각하는 단계, 그리고 상기 감광막 패턴을 식각 마스크로 상기 하부막을 건식 식각하는 단계를 포함한다.
습식 식각에서 사용하는 식각액은 에틸렌글리콜(ethylene glycol), 황산 (sulfuric acid, H2SO4), 질산(nitric acid) 및 순수를 포함하는 것이 바람직하며, 식각액은 0.1-30wt% 범위의 에틸렌글리콜, 0.1-30wt% 범위의 황산, 1.0-70wt% 범위의 질산 및 나머지 순수를 포함할 수 있다.
하부막은 크롬, 알루미늄 및 몰리브덴 중 하나를 포함하는 도전막으로 형성하는 것이 바람직하다.
본 발명에 따른 식각액은 구리 또는 구리 합금용이며, 에틸렌 글리 콜(ethylene glycol), 황산 (sulfuric acid, H2SO4), 질산(nitric acid) 및 물을 포함한다.
본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 게이트선을 형성하는 단계, 상기 게이트선 위에 게이트 절연막, 규소층, 하부막과 상부막으로 이루어진 도전층을 차례로 형성하는 단계, 상기 도전층 위에 감광막을 형성하는 단계, 상기 감광막을 패터닝하여 제1 부분과 상기 제1 부분보다 두께가 얇은 제2 부분을 갖는 감광막 패턴을 형성하는 단계, 상기 감광막 패턴을 마스크로 이용하여 상기 상부막과 하부막을 식각하는 단계, 상기 감광막 패턴을 식각 마스크로 이용하여 상기 규소층을 식각하여 반도체층을 완성하는 단계, 에치 백 공정을 실시하여 상기 감광막 패턴의 상기 제2 부분을 제거하는 단계, 상기 감광막 패턴을 식각 마스크로 이용하여 상기 도전층의 상기 상부막만을 선택적으로 습식 식각하는 단계, 상기 감광막 패턴을 식각 마스크로 이용하여 상기 도전층의 하부막을 건식 식각하여 남은 상기 상부막 및 하부막으로 이루어진 데이터선, 소스 전극 및 드레인 전극을 완성하는 단계, 그리고 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함한다.
상기 제1 부분은 상기 데이터선 및 드레인 전극이 형성될 영역에 배치하고, 기 제2 부분은 상기 데이터선의 소스 전극과 상기 드레인 전극 사이인 채널이 형성될 영역에 배치하는 것이 바람직하다.
상기 상부막만을 선택적으로 습식 식각하는 단계는 에틸렌 글리콜(ethylene glycol), 황산 (sulfuric acid, H2SO4), 질산(nitric acid) 및 순수를 포함하는 식 각액을 사용하며, 상기 상부막은 구리를 포함하며, 상기 하부막은 몰리브덴을 포함하는 것이 바람직하다.
상기 상부막과 하부막을 식각하는 단계에서 상기 상부막과 상기 하부막은 서로 다른 식각 조건으로 식각할 수 있으며, 상기 상부막과 하부막을 식각하는 단계에서 상기 상부막은 습식 식각하고 상기 하부막은 건식 식각할 수 있다.
상기 상부막과 하부막을 식각하는 단계에서 상기 상부막과 상기 하부막은 동일한 식각 조건으로 식각할 수 있으며, 상기 상부막과 하부막을 식각하는 단계에서 상기 상부막과 상기 하부막은 과산화수소(hydrogenperoxide)를 포함하는 식각액을 이용하여 상기 상부막 및 하부막을 함께 식각할 수 있다.
상기 에치 백 공정은 상기 반도체층 완성 단계 이전에 실시하며, 상기 상부막과 하부막을 식각하는 단계에서 상기 상부막과 상기 하부막은 서로 다른 식각 조건으로 식각할 수 있으며, 상기 상부막과 하부막을 식각하는 단계에서 상기 상부막은 습식 식각하고 상기 하부막은 건식 식각하는 것이 바람직하다.
상기 에치 백 공정은 상부막과 하부막을 식각하는 단계에서 상기 하부막을 건식 식각하기 전에 실시할 수 있으며, 상기 상부막과 하부막을 식각하는 단계에서 상기 상부막과 상기 하부막은 동일한 식각 조건으로 식각할 수 있다.
상기 상부막과 하부막을 식각하는 단계에서 상기 상부막과 상기 하부막은 과산화수소(hydrogenperoxide)를 포함하는 식각액을 이용하여 상기 상부막 및 하부막을 함께 식각할 수 있으며, 상기 게이트선은 구리를 포함하는 도전막으로 이루어진 단일막 또는 상기 도전막을 포함하는 다층막으로 형성하는 것이 바람직하다.
본 발명에 따른 박막 트랜지스터 표시판은 게이트 전극을 포함하는 게이트선, 상기 게이트선을 덮는 게이트 절연막, 상기 게이트 절연막 상부에 형성되어 있는 반도체층, 상기 반도체층 상부에 형성되어 있으며, 소스 전극을 포함하는 데이터선 및 상기 게이트 전극을 중심으로 상기 소스 전극과 마주하는 드레인 전극, 드러난 상기 반도체층을 덮는 보호막, 상기 보호막 상부에 형성되어 있으며, 상기 드레인 전극과 연결되어 있는 화소 전극을 포함하며, 상기 소스 전극과 상기 드레인 전극 사이의 채널 영역을 제외한 상기 반도체층은 상기 데이터선 및 상기 드레인 전극과 동일한 평면 모양을 가진다.
상기 데이터선 및 상기 드레인 전극은 구리 또는 구리 합금으로 이루어진 제1 도전막을 포함하고, 상기 제1 도전막의 하부에 형성되어 있는 제2 도전막을 더 포함하는 것이 바람직하며, 상기 제2 도전막은 크롬 또는 크롬 합금, 알루미늄 또는 알루미늄 합금, 몰리브덴 또는 몰리브덴 합금으로 이루어진 것이 바람직하다.
상기 제1 도전막은 상기 반도체층의 상부에만 형성되어 있으며, 상기 채널 영역을 제외한 상기 제2 도전막은 상기 반도체층과 동일한 평면 모양을 가지는 것이 바람직하다.
제1 도전막과 상기 제2 도전막은 서로 다른 테이퍼 경사각을 가질 수 있으며, 제1 도전막의 측벽은 40-60도 범위의 경사각을 가지며, 제2 도전막의 측벽은 80-90도 범위의 경사각을 가지며, 반도체층의 측벽은 50-70도 범위의 경사각을 가지는 것이 바람직하다.
본 발명에 따른 박막 트랜지스터 표시판은 게이트 전극을 포함하는 게이트 선, 상기 게이트선을 덮는 게이트 절연막, 상기 게이트 절연막 상부에 형성되어 있는 반도체층, 상기 반도체층 상부에 형성되어 있으며, 소스 전극을 포함하는 데이터선 및 상기 게이트 전극을 중심으로 상기 소스 전극과 마주하는 드레인 전극, 드러난 상기 반도체층을 덮는 보호막, 상기 보호막 상부에 형성되어 있으며, 상기 드레인 전극과 연결되어 있는 화소 전극을 포함하며, 상기 소스 전극과 상기 드레인 전극 사이의 채널 영역을 제외한 상기 반도체층은 상기 데이터선 및 상기 드레인 전극의 경계로부터 0.5㎛ 이하의 폭으로 드러나 있다.
상기 데이터선 및 상기 드레인 전극은 구리 또는 구리 합금으로 이루어진 제1 도전막을 포함하고, 상기 데이터선 및 상기 드레인 전극은 상기 제1 도전막의 하부에 형성되어 있는 제2 도전막을 더 포함할 수 있으며, 상기 제2 도전막은 몰리브덴 또는 몰리브덴 합금으로 이루어진 것이 바람직하다.
상기 제1 도전막은 상기 제2 도전막과 다른 평면 모양을 가질 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
먼저, 도 1 내지 도 3을 참고로 하여 본 발명의 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 배치도이고, 도 2 및 도 3은 각각 도 1의 박막 트랜지스터 표시판을 II-II 선 및 III-III 선을 따라 잘라 도시한 단면도이다.
투명한 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 복수의 게이트선(gate line)(121) 및 복수의 유지 전극선(storage electrode line)(131)이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 아래로 돌출한 복수의 게이트 전극(gate electrode)(124)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(129)을 포함한다. 게이트 신호를 생성하는 게이트 구동 회로(도시하지 않음)는 기판(110) 위에 부착되는 가요성 인쇄 회로막(flexible printed circuit film)(도시하지 않음) 위에 장착되거나, 기판(110) 위에 직접 장착되거나, 기판(110)에 집적될 수 있다. 게이트 구동 회로가 기판(110) 위에 집적되어 있는 경우 게이트선(121)이 연장되어 이와 직접 연결될 수 있다.
유지 전극선(131)은 소정의 전압을 인가 받으며, 게이트선(121)과 거의 나란하게 뻗은 줄기선과 이로부터 갈라진 복수 쌍의 유지 전극(133a, 133b)을 포함한 다. 유지 전극선(131) 각각은 인접한 두 게이트선(121) 사이에 위치하며 줄기선은 두 게이트선(121) 중 아래쪽에 가깝다. 유지 전극(133a, 133b) 각각은 줄기선과 연결된 고정단과 그 반대쪽의 자유단을 가지고 있다. 한 쪽 유지 전극(133a)의 고정단은 면적이 넓으며, 그 자유단은 직선 부분과 굽은 부분의 두 갈래로 갈라진다. 그러나 유지 전극선(131)의 모양 및 배치는 여러 가지로 변형될 수 있다.
게이트선(121) 및 유지 전극선(131)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 구리(Cu)나 구리 합금 등 구리 계열 금속, 몰리브덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 따위로 만들어질 수 있다. 그러나 이들은 물리적 성질이 다른 두 개의 도전막(도시하지 않음)을 포함하는 다중막 구조를 가질 수도 있다. 이 중 한 도전막은 신호 지연이나 전압 강하를 줄일 수 있도록 비저항(resistivity)이 낮은 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 만들어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 물리적, 화학적, 전기적 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 탄탈륨, 티타늄 등으로 만들어진다. 이러한 조합의 좋은 예로는 몰리브덴 (합금) 하부막과 구리 중간 하부막, 질화 구리 중간 상부막 및 몰리브덴 (합금) 상부막의 4중 구조, 몰리브덴 (합금) 하부막과 구리 중간막과 몰리브덴 (합금) 상부막, 구리 합금의 하부막과 구리의 중간막과 구리 합금의 상부막, 몰리브덴 (합금)의 하부막과 구리의 중간막과 질화 구리의 상부막 등의 3중 구조, 몰리브덴 (합금) 및 구리 (합금)의 이중막 구 조 또는 이들의 단일막 구조를 들 수 있다. 그러나 게이트선(121) 및 유지 전극선(131)은 이외에도 여러 가지 다양한 금속 또는 도전체로 만들어질 수 있다.
게이트선(121) 및 유지 전극선(131)의 측면은 기판(110) 면에 대하여 경사져 있으며 그 경사각은 약 30도 내지 약 80도인 것이 바람직하다.
게이트선(121) 및 유지 전극선(131) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 따위로 만들어진 게이트 절연막(gate insulating layer)(140)이 형성되어 있다.
게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 등으로 만들어진 복수의 선형 반도체(151)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며, 게이트 전극(124)을 향하여 뻗어 나온 복수의 돌출부(projection)(154)를 포함한다. 반도체(151) 위에는 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165)가 형성되어 있다. 저항성 접촉 부재(161, 165)는 인(P) 따위의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어지거나 실리사이드(silicide)로 만들어질 수 있다. 선형 저항성 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 저항성 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 배치되어 있다.
반도체(151)와 저항성 접촉 부재(161, 165)의 측면 역시 기판(110) 면에 대하여 경사져 있으며 경사각은 30도 내지 80도 정도이다.
저항성 접촉 부재(161, 165) 위에는 복수의 데이터선(data line)(171)과 복 수의 드레인 전극(drain electrode)(175)이 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171)은 또한 유지 전극선(131)과 교차하며 인접한 유지 전극(133a, 133b) 집합 사이에 형성된다. 각 데이터선(171)은 게이트 전극(124)을 향하여 뻗은 복수의 소스 전극(source electrode)(173)과 다른 층 또는 외부 구동 회로와의 접속을 위하여 면적이 넓은 끝 부분(179)을 포함한다. 데이터 신호를 생성하는 데이터 구동 회로(도시하지 않음)는 기판(110) 위에 부착되는 가요성 인쇄 회로막(도시하지 않음) 위에 장착되거나, 기판(110) 위에 직접 장착되거나, 기판(110)에 집적될 수 있다. 데이터 구동 회로가 기판(110) 위에 집적되어 있는 경우, 데이터선(171)이 연장되어 이와 직접 연결될 수 있다.
드레인 전극(175)은 데이터선(171)과 분리되어 있고 게이트 전극(124)을 중심으로 소스 전극(173)과 마주 본다. 각 드레인 전극(175)은 면적이 넓은 한 쪽 끝 부분과 막대형인 다른 쪽 끝 부분을 가지고 있다. 넓은 끝 부분은 유지 전극선(131)과 중첩하며, 막대형 끝 부분은 구부러진 소스 전극(173)으로 일부 둘러싸여 있다.
데이터선(171) 및 드레인 전극(175)은 하부막(171p, 175p) 및 상부막(171r, 175r)을 포함하는 이중막 구조를 가진다. 하부막(171p, 175p)은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금으로 만들어지고, 상부막(171q, 175q)은 비저항이 낮은 구리 또는 구리 합금의 구리 계열 금속 등으로 만들어진다. 이러한 이중막 구조의 예로는 몰리브덴 (합금) 하부막과 구리 (합금) 상부막을 들 수 있다.
데이터선(171) 및 드레인 전극(175)은 구리 또는 구리 합금은 단일막 구조를 가질 수 있다.
도 2 및 도 3에서 소스 전극(173)을 포함하는 데이터선(171), 데이터선(171)의 끝 부분(179) 및 드레인 전극(175)에 대하여 하부막은 영문자 p를, 상부막은 영문자 q를 도면 부호에 덧붙여 표기하였다.
데이터선(171) 및 드레인 전극(175) 또한 그 측면이 기판(110) 면에 대하여 30도내지 80도 정도의 경사각으로 기울어진 것이 바람직하다.
저항성 접촉 부재(161, 165)는 그 아래의 반도체(151)와 그 위의 데이터선(171) 및 드레인 전극(175) 사이에 존재하며 이들 사이의 접촉 저항을 낮추어 준다.
반도체(151)는 도 1에서 보는 바와 같이 소스 전극(173)과 드레인 전극(175) 사이의 채널 영역을 제외한 부분에서 그 위에 형성되어 있는 데이터선(171)과 드레인 전극(175) 그리고 저항성 접촉층(161, 165) 밖으로 드러난 부분을 가지고 있으며, 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)는 노출되어 있다. 이는 제조 공정에서 발생하는 공정상 문제이며, 이는 잔상 및 워터 폴 등 불량의 원인이 되기도 하며, 개구율을 감소시키는 요인이 되기도 하며, 본 발명은 채널 영역을 제외한 부분에서 반도체(151)가 데이터선(171)과 드레인 전극(175) 밖으로 노출되는 것을 최소화하는 것이다.
하나의 게이트 전극(124), 하나의 소스 전극(173) 및 하나의 드레인 전 극(175)은 반도체(151)의 돌출부(154)와 함께 하나의 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 돌출부(154)에 형성된다.
데이터선(171), 드레인 전극(175) 및 노출된 반도체(154) 부분 위에는 보호막(passivation layer)(180)이 형성되어 있다.
보호막(180)은 질화규소나 산화규소 따위의 무기 절연물, 유기 절연물, 저유전율 절연물 따위로 만들어진다. 유기 절연물과 저유전율 절연물의 유전 상수는 4.0 이하인 것이 바람직하며 저유전율 절연물의 예로는 플라스마 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등을 들 수 있다. 유기 절연물 중 감광성(photosensitivity)을 가지는 것으로 보호막(180)을 만들 수도 있으며, 보호막(180)의 표면은 평탄할 수 있다. 그러나 보호막(180)은 유기막의 우수한 절연 특성을 살리면서도 노출된 반도체(151) 부분에 해가 가지 않도록 하부 무기막과 상부 유기막의 이중막 구조를 가질 수 있다.
보호막(180)에는 데이터선(171)의 끝 부분(179)과 드레인 전극(175)을 각각 드러내는 복수의 접촉 구멍(contact hole)(182, 185)이 형성되어 있으며, 보호막(180)과 게이트 절연막(140)에는 게이트선(121)의 끝 부분(129)을 드러내는 복수의 접촉 구멍(181), 유지 전극(133a, 133b)의 고정단 부근 또는 자유단의 유지 전극선(131) 일부를 드러내는 복수의 접촉 구멍(183a, 183b)이 형성되어 있다.
보호막(180) 위에는 복수의 화소 전극(pixel electrode)(191), 복수의 연결 다리(overpass)(84) 및 복수의 접촉 보조 부재(contact assistant)(81, 82)가 형성되어 있다. 이들은 ITO 또는 IZO 등의 투명한 도전 물질이나 알루미늄, 은 또는 그 합금 등의 반사성 금속으로 만들어질 수 있다.
화소 전극(191)은 접촉 구멍(185)을 통하여 드레인 전극(175)과 물리적ㅇ전기적으로 연결되어 있으며, 드레인 전극(175)으로부터 데이터 전압을 인가 받는다. 데이터 전압이 인가된 화소 전극(191)은 공통 전압(common voltage)을 인가 받는 다른 표시판(도시하지 않음)의 공통 전극(common electrode)(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정층(도시하지 않음)의 액정 분자의 방향을 결정한다. 화소 전극(191)과 공통 전극은 축전기[이하 "액정 축전기(liquid crystal capacitor)"라 함]를 이루어 박막 트랜지스터가 턴 오프(turn-off)된 후에도 인가된 전압을 유지한다.
화소 전극(191)은 유지 전극(133a, 133b)을 비롯한 유지 전극선(131)과 중첩한다. 화소 전극(191) 및 이와 전기적으로 연결된 드레인 전극(171)이 유지 전극선(131)과 중첩하여 이루는 축전기를 유지 축전기(storage capacitor)라 하며, 유지 축전기는 액정 축전기의 전압 유지 능력을 강화한다.
접촉 보조 부재(81, 82)는 각각 접촉 구멍(181, 182)을 통하여 게이트선(121)의 끝 부분(129) 및 데이터선(171)의 끝 부분(179)과 연결된다. 접촉 보조 부재(81, 82)는 데이터선(171) 및 게이트선(121)의 끝 부분(179, 129)과 외부 장치와의 접착성을 보완하고 이들을 보호한다.
연결 다리(83)는 게이트선(121)을 가로지르며, 게이트선(121)을 사이에 두고 반대쪽에 위치하는 한 쌍의 접촉 구멍(183a, 183b)을 통하여 유지 전극선(131)의 노출된 부분과 유지 전극(133b) 자유단의 노출된 끝 부분에 연결되어 있다. 유지 전극(133a, 133b)을 비롯한 유지 전극선(131)은 연결 다리(83)와 함께 게이트선(121)이나 데이터선(171) 또는 박막 트랜지스터의 결함을 수리하는 데 사용할 수 있다.
그러면, 도 1 내지 도 3에 도시한 박막 트랜지스터 표시판을 제조하는 방법에 대하여 도 4 내지 도 22를 참조하여 상세하게 설명한다.
도 4는 도 1에 도시한 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판을 제조하는 공정 중의 중간 단계에서의 배치도이고, 도 5 및 도 6은 도 4의 박막 트랜지스터 표시판을 V-V 선 및 VI-VI 선을 따라 잘라 도시한 단면도이고, 도 7 내지 도 16는 박막 트랜지스터 표시판을 제조하는 공정 중 도 4 내지 도 6의 다음 단계의 제조 과정을 차례로 도시한 단면도이고, 도 17은 도 15 및 도 16의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 18 및 도 19는 도 17의 박막 트랜지스터 표시판을 XVIII-XVIII 선, XIX-XIX 선을 따라 잘라 도시한 단면도이고, 도 20은 도 17 내지 도 19의 다음 단계에서의 박막 트랜지스터 표시판의 배치도이고, 도 21 및 도 22는 도 20의 박막 트랜지스터 표시판을 XXI-XXI 선, XXII-XXII 선을 따라 잘라 도시한 단면도이다.
먼저, 도 4 내지 도 6에 도시한 바와 같이, 투명 유리 또는 플라스틱 따위로 만들어진 절연 기판(110) 위에 게이트 전극(124) 및 끝부분(129)을 포함하는 복수의 게이트선(121)과 유지 전극(133a, 133b)을 포함하는 복수의 유지 전극선(131)을 형성한다.
게이트선(121) 및 유지 전극선(131)은 앞에서 설명한 바와 같이, 몰리브덴 (합금) 하부막과 구리 중간 하부막, 질화 구리 중간 상부막 및 몰리브덴 (합금) 상부막의 4중 구조, 몰리브덴 (합금) 하부막과 구리 중간막과 몰리브덴 (합금) 상부막, 구리 합금의 하부막과 구리의 중간막과 구리 합금의 상부막, 몰리브덴 (합금)의 하부막과 구리의 중간막과 질화 구리의 상부막 등의 3중 구조, 몰리브덴 (합금) 및 구리 (합금)의 이중막 구조 또는 이들의 단일막 구조를 들 수 있다. 더욱 바람직하게는, 게이트선(121) 및 유지 전극선(131)은 구리 또는 구리 합금을 포함하는 단일막 또는 이를 포함하는 이중막 구조로 형성할 수 있으며, 식각액은 에틸렌 글리콜(ethylene glycol), 황산 (sulfuric acid, H2SO4), 질산(nitric acid) 및 순수를 포함하는 구리 식각액을 사용하며, 이러한 구리 식각액은 계면활성제 등의 첨가제(additive)를 더 포함할 수도 있다.
이어서, 도 7 및 도 8에 도시한 바와 같이, 게이트선(121) 및 유지 전극선(131) 위에 질화규소(SiNx) 따위로 만들어진 게이트 절연막(140), 불순물이 도핑되지 않은 진성 비정질 규소(a-Si)층(150) 및 불순물이 도핑된 비정질 규소(n+ a-Si)(160)층을 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD) 방법으로 형성한다. 진성 비정질 규소층(150)은 수소화 비정질 규소(hydrogenated amorphous silicon) 등으로 형성하며 불순물이 도핑된 비정질 규소층(160)은 인(P) 등의 n형 불순물이 고농도로 도핑된 비정질 규소 또는 실리사이드로 형성한다.
연속적으로, 불순물이 도핑된 비정질 규소층(160) 위에 데이터 도전층(170) 을 형성한다. 여기서, 데이터 도전층(170)은 몰리브덴(Mo) 또는 몰리브덴 합금(Mo alloy)을 포함하는 물질로 이루어진 하부막(170p) 및 구리(Cu) 또는 구리 합금Cu alloy)을 포함하는 물질로 이루어진 상부막(170q)을 포함한다.
그 다음, 도 9 및 도 10에 도시한 바와 같이, 데이터 도전층(170)의 상부막(170q) 위에 감광막을 도포하고, 이 감광막을 노광 및 현상하여 영역(A)(이하 배선 영역이라 함)에 위치한 제1 부분(52)과 영역(B)(이하 채널 영역이라 함)에 위치한 제2 부분(54)을 포함하는 감광막 패턴을 형성한다. 제1 부분(52)과 제2 부분(54)의 두께의 비는 후속 공정에서의 공정 조건에 따라 다르게 하되, 제2 부분(54)의 두께를 제1 부분(52)의 두께의 1/2 이하로 하는 것이 바람직하며, 예를 들면, 약 1.5㎛ 정도인 것이 좋다.
설명의 편의상, 배선 영역(A)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제1 부분이라 하고, 채널 영역(B)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제2 부분이라 하며, 기타 영역(C)에 위치한 도전체층(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 부분을 제3 부분이라 하자.
이와 같이, 위치에 따라 감광막의 두께를 다르게 형성하는 방법에는 여러 가지가 있을 수 있는데, 노광 마스크에 투명 영역(transparent area)과 차광 영역(light blocking area) 뿐 아니라 반투과 영역(semi-transparent area)을 두는 것이 그 예이다. 반투과 영역에는 슬릿(slit) 패턴, 격자 패턴(lattice pattern) 또는 투과율이 중간이거나 두께가 중간인 박막이 구비된다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution)이 보다 작은 것이 바람직하다.
그 다음, 도 11 및 도 12에 도시한 바와 같이, 감광막 패턴(52, 54)을 식각 마스크로 이용하여 기타 영역(C)에 노출되어 있는 데이터 도전층(170)의 상부막(170q)을 습식 식각으로 식각하여 상부 데이터 패턴(174q)을 형성한다. 습식 식각은 등방성으로 진행되므로 상부 데이터 패턴(174q)는 감광막 패턴(52, 54)의 하부에서 언더 컷(under cut)이 발생한다.
이때, 식각액은 앞에서 설명한 바와 같이 0.1-30wt% 범위의 에틸렌글리콜(ethylene glycol), 0.1-30wt% 범위의 황산 (sulfuric acid, H2SO4), 1.0-70wt% 범위의 질산(nitric acid) 및 잔량의 순수를 포함하는 구리 식각액을 사용하며, 계면활성제 등의 첨가제(additive)를 더 포함할 수도 있다. 이러한 구리 식각액은 몰리브덴(합금), 크롬(합금) 및 알루미늄 (합금)과 같은 금속 물질에 대하여 높은 식각 선택비를 가지므로 상부 데이터 패턴(174p)만을 선택적으로 식각할 수 있으며, 하부막(170p)은 크롬, 알루미늄 또는 이들을 포함하는 합금으로 형성할 수도 있다.
이어, 도 13 및 14에서 보는 바와 같이, 감광막 패턴(52, 54)을 식각 마스크로 이용하여 기타 영역(C)에 노출되어 있는 하부막(170p)와 비정질 규소층(150, 160)을 건식 식각으로 식각한다.
이때, 돌출부(154)를 포함하는 선형 반도체(151)가 완성되며, 그 상부에는 선형 반도체(151)와 동일한 평면 모양을 가지는 불순물이 도핑된 비정질 규소층 패 턴(164)과 하부 데이터 패턴(174p)이 형성된다.
이어, 도 15 및 도 16에서 보는 바와 같이, 에치 백(etch back) 공정으로 감광막의 일부를 제거하여 감광막 패턴의 제2 부분(54)을 제거한다. 이때, 감광막 패턴의 제1 부분(52)도 일부 제거되어 제1 부분(52)의 두께가 감소한다.
이어, 드러난 상부 데이터 패턴(174q)를 구리 식각액을 이용하여 식각하여 데이터선(171) 및 드레인 전극(175)의 상부막(171q, 173q, 175q)를 완성한다.
도 15 및 도 16에서 점선으로 나타낸 부분은 에치 백 공정을 통하여 감광막이 제거되는 부분이며, 실선은 남는 부분을 나타낸 것이다. 이때에도, 습식 식각은 등방성으로 진행되어 데이터선(171) 및 드레인 전극(175)의 상부막(171q, 173q, 175q)은 감광막 패턴(52)의 하부까지 식각되어 언더 컷 구조를 취하게 된다.
이어, 도 17 내지 도 19에서 보는 바와 같이, 감광막 패턴(52)을 식각 마스크로 이용하여 하부 데이터 패턴(174p)을 건식 식각으로 식각하여 데이터선(171) 및 드레인 전극(175)의 하부막(171p, 173p, 175p)을 완성한다.
이어, 감광막 패턴(52)을 제거하거나 남긴 상태에서 드러난 도핑된 비정질 규소층 패턴(164)을 식각하여 선형 및 섬형 저항성 접촉층(161, 163, 165)을 완성한다.
상술한 바와 같은 본 발명의 실시예에 따른 제조 방법에서는 구리를 포함하는 데이터선(171) 및 드레인 전극(175)의 상부막은 구리의 금속막만을 선택적으로 식각할 수 있는 구리 식각액을 이용하여 상부막은 습식 식각으로 식각하고, 하부막은 건식 식각으로 식각한다. 따라서, 반도체(151)의 둘레 부분은 데이터선(171) 및 드레인 전극(175) 중 보다 넓은 면적을 가지는 하부막(171p, 173p, 175p, 179p)으로 덮여, 데이터선(171) 및 드레인 전극(175)에 의해 노출되는 반도체(151)를 0.5㎛ 이하의 폭으로 최소화할 수 있으며, 이를 통하여 잔상 및 워터 폴 등 불량을 최소화할 수 있으며, 화소의 개구율을 향상시킬 수 있다. 본 발명의 실시예와 다르게 상부막을 선택적으로 식각할 수 없는 경우, 반도체(151)는 데이터선(171) 및 드레인 전극(175)의 상부막으로 가려지지 않는 보다 넓은 부분이 노출된다.
한편, 본 실시예와 다른 실시예에서는 몰리브덴 또는 그 합금의 몰리브덴막과 구리 또는 그 합금의 구리막을 함께 식각할 수 있으며 과산화수소(hydrogenperoxide)를 포함하는 구리 식각액을 이용할 수 있다. 이와 같은 실시예에서는 첫 번째 감광막 패턴(52, 54)으로 가리지 않는 데이터 도전층(170)의 제3 부분을 식각할 때, 하부막(170p)과 상부막(170q)을 함께 식각하며, 이후의 공정 대부분은 도 13 내지 도 19의 제조 방법과 동일하다.
그 다음, 도 20 내지 도 22에 도시한 바와 같이, 게이트 절연막(140), 게이트선(121)의 끝 부분(129), 데이터선(171) 및 드레인 전극(175) 위에 보호막(180)을 형성한다. 이때, 보호막(180)은 질화규소(SiNx)와 산화규소(SiOx) 따위의 무기 절연물로 이루어진다. 그러나 보호막(180)은 무기 절연물로 이루어진 하부 보호막 및 유기 절연물로 이루어진 상부 보호막으로 구성할 수 있으며, 유기 절연물로만 구성할 수도 있다. 여기서, 상부 보호막의 유기 절연물은 감광성(photosensitivity)을 가질 수 있으며 그 유전 상수(dielectric constant)는 약 4.0 이하인 것이 바람직하다.
이어, 보호막(180)을 식각하여 게이트선(121)의 끝 부분(129), 데이터선(171)의 끝 부분(179), 유지 전극(133b) 고정단 부근의 유지 전극선(131) 일부를 드러내는 복수의 접촉 구멍(183a), 유지 전극(133a) 자유단의 직선 부분을 드러내는 복수의 접촉 구멍(183b) 및 드레인 전극(175)을 노출하는 접촉구멍(181, 182, 183a, 183b, 185)을 형성한다.
마지막으로, 도 1 내지 도 3에 도시한 바와 같이, 보호막(180) 위에 ITO 또는 IZO 따위의 투명한 도전 물질을 스퍼터링으로 증착한 후 패터닝하여, 화소 전극(191), 접촉 보조 부재(81, 82) 및 연결 다리(83)를 형성한다.
이어, 도 23 내지 도 25를 참고로 하여 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판에 대하여 상세히 설명한다.
앞의 실시예와 중복되는 내용은 생략한다.
도 23은 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판의 구조를 도시한 배치도이고, 도 24 및 도 25는 도 23의 박막 트랜지스터 표시판을 XXIV-XXIV 선 및 XXV-XXV'-XXV" 선을 따라 잘라 도시한 단면도이다.
도 23 내지 도 25에 도시한 바와 같이, 투명한 유리 따위로 만들어진 절연 기판(110) 위에 복수의 게이트선(gate line)(121)이 형성되어 있다.
게이트선(121)을 덮는 게이트 절연막(140) 상부에는 복수의 돌출부(154)를 가지는 복수의 선형 반도체(151) 및 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165)가 차례로 형성되어 있다.
저항성 접촉 부재(161, 165) 위에는 복수의 데이터선(data line)(171) 및 이 와 분리되어 있는 복수의 드레인 전극(drain electrode)(175)이 형성되어 있다.
각 드레인 전극(175)은 다른 층과의 접속을 위하여 면적이 넓은 한 쪽 끝 부분(177)과 선형인 다른 쪽 끝 부분을 가지고 있으며, 선형인 끝 부분은 굽어 있는 소스 전극(173)으로 일부 둘러싸여 있다.
이때, 선형 반도체(151)는 소스 전극(173)과 드레인 전극(175) 사이의 채널 영역을 제외하면 데이터선(171)과 드레인 전극(175) 및 그 아래의 저항성 접촉 부재(161, 165)와 실질적으로 동일한 평면 모양이다. 이는 앞 실시예의 제조 공정을 달리하여 데이터선(171) 및 드레인 전극(175) 둘레 밖으로 드러나는 선형 반도체(151)를 제거한 것이며, 이에 대해서는 제조 방법을 통하여 구체적으로 설명하기로 한다.
게이트선(121), 데이터선(171) 및 노출된 반도체(154) 부분 전체와 드레인 전극(175) 일부 위에는 보호막(passivation layer)(180)이 형성되어 있다.
보호막(180)에는 데이터선(171)의 끝 부분(179)과 드레인 전극(175)의 일부를 각각 드러내는 복수의 접촉 구멍(contact hole)(182, 185)이 형성되어 있으며, 보호막(180)과 게이트 절연막(140)에는 게이트선(121)의 끝 부분(129)을 드러내는 복수의 접촉 구멍(181)이 형성되어 있다.
보호막(180) 위에는 복수의 화소 전극(pixel electrode)(190)이 형성되어 있고, 보호막(180) 및 게이트 절연막(140)의 접촉 구멍(181, 182)에는 복수의 접촉 보조 부재(contact assistant)(81, 82)가 형성되어 있다.
이어, 도 23 내지 도 25에 도시한 박막 트랜지스터 표시판을 본 발명의 한 실시예에 따라 제조하는 방법에 대하여 도 26 내지 도 42와 앞서의 도 23 내지 도 25를 참고로 하여 상세히 설명한다.
도 26는 도 23에 도시한 본 발명의 한 실시예에 따른 박막 트랜지스터 표시판을 제조하는 공정 중의 중간 단계에서의 배치도이고, 도 27 및 도 28은 도 26의 박막 트랜지스터 표시판을 XXVII-XXVII 선 및 XXVIII-XXVIII'-XXVIII" 선을 따라 잘라 도시한 단면도이고, 도 29 내지 도 32는 박막 트랜지스터 표시판을 제조하는 공정 중 도 27 도 28의 다음 단계의 제조 과정을 차례로 도시한 단면도이고, 도 33은 도 31 및 도 32의 다음 단계를 도시한 박막 트랜지스터 표시판의 배치도이고, 도 34 및 도 35는 도 33의 박막 트랜지스터 표시판을 XXXIV-XXXIV 선 및 XXXV-XXXV'-XXXV" 선을 따라 잘라 도시한 단면도이고, 도 36은 도 34 및 도 35의 다음 단계를 도시한 박막 트랜지스터 표시판의 배치도이고, 도 37 및 도 38은 도 36의 박막 트랜지스터 표시판을 XXXVII-XXXVII 선 및 XXXVIII-XXXVIII'-XXXVIII" 선을 따라 잘라 도시한 단면도이고, 도 39 내지 도 42는 도 37 및 도 38의 다음 단계를 도시한 박막 트랜지스터 표시판의 단면도이다.
먼저, 도 26 내지 도 28에 도시한 바와 같이, 투명한 유리 따위로 만들어진 절연 기판(110) 위에 금속 따위의 도전체층을 스퍼터링 따위의 방법으로 1,000 Å 내지 3,000 Å의 두께로 증착하고 사진 식각하여 게이트 전극(124) 및 끝 부분(129)을 포함하는 복수의 게이트선(121)을 형성한다.
도 29 및 도 30에 도시한 바와 같이, 게이트 절연막(140), 진성 비정질 규소층(150), 불순물 비정질 규소층(160)을 화학 기상 증착법(CVD) 등으로 연속하여 적 층한다. 게이트 절연막(140)의 재료로는 질화규소가 좋으며 적층 온도는 약 250~400℃, 두께는 2,000∼5,000Å 정도인 것이 바람직하다.
이어, 몰리브덴 또는 몰리브덴 합금의 하부막(170p)과 구리 또는 구리 합금의 상부막(170q)을 스퍼터링 등의 방법으로 소정의 두께로 증착하여 데이터 도전층(170)을 형성한 다음 그 위에 감광막을 1 μm 내지 2 μm의 두께로 도포한다. 이어, 광마스크(도시하지 않음)를 통하여 감광막에 빛을 조사한 후 현상하여 위치에 따라 다른, 즉 앞의 실시예와 동일하게 배선 영역(A)과 채널 영역(B)에 각각 대응하는 제1 부분(52)과 제2 부분(54)을 포함하는 감광막 패턴을 형성한다.
이어, 도 31 및 32에서 보는 바와 같이, 앞의 실시예에서 사용한 구리 식각액, 즉 몰리브덴(합금), 크롬(합금) 및 알루미늄 (합금)과 같은 금속 물질에 대하여 높은 식각 선택비를 가지는 구리 식각액을 이용하여 기타 영역(C)에 드러난 데이터 도전층(170)의 상부막(170q)만을 습식 식각한다. 이때, 습식 식각은 등방성으로 진행되어 데이터 도전층(170)의 상부막(170q)은 감광막 패턴(52, 54) 하부까지 식각되어 하부 데이터 패턴(174q)는 언더 컷 구조가 된다.
이어, 앞의 실시예와 다르게 먼저 에치 백(etch back) 공정으로 감광막 패턴의 제2 부분(54)을 제거한다. 이때, 감광막 패턴의 제1 부분(52)도 일부 제거되어 제1 부분(52)의 두께가 감소한다. 도면에서, 점선은 감광막이 제거되는 부분을 나타낸 것이며, 실선은 남은 감광막을 나타낸 것이다.
이어, 남은 감광막 패턴(52)을 식각 마스크로 하여 건식 식각으로 기타 영역(C)의 데이터 도전층(170)의 하부막(170p) 및 비정질 규소층(160, 150)을 제거하 여 돌출부(154)를 가지는 선형 반도체(151)를 완성하고, 이와 동일한 평면 모양을 가지는 데이터 패턴(174)의 하부 데이터 패턴(174p) 및 불순물이 도핑된 비정질 규소층 패턴(164)을 형성한다.
도 33 내지 도 35에 도시한 바와 같이, 감광막 패턴(52)을 식각 마스크로 이용하여 데이터 도전층(170)의 상부막(170q)을 구리 식각액으로 습식 식각한다. 그러면, 채널 영역(B)에서 데이터 도전층(170)의 하부막(170p)가 드러난다. 이어, 건식 식각으로 드러난 데이터 도전층(170)의 하부막(170p)을 식각하여 소스 전극(173) 및 끝 부분(179)을 가지는 데이터선(171) 및 드레인 전극(175)을 완성한다.
이어, 감광막을 제거하거나 그대로 남겨둔 상태에서 채널 영역(B)에서 드러난 도핑된 비정질 규소층(164) 일부를 제거하여 저항성 접촉층(161. 163, 165)을 완성한다.
이때, 도 43에서 보는 바와 같이 데이터선(171) 및 드레인 전극(175)의 상부막(171q, 173q, 175q, 179q)은 습식 식각으로 식각하여 측벽은 40-60도 범위의 완만한 경사각(γ)을 가지는 테이퍼 구조로 형성되며, 이와 달리 데이터선(171) 및 드레인 전극(175)의 하부막(171p, 173p, 175p, 179p)은 건식 식각으로 식각하여 측벽은 80-90도 범위의 거의 수직에 가까운 경사각(β)을 가지며, 비정질 규소층(161, 151)의 측벽은 50-70도의 경사각(α)을 가진다.
이와 같은 실시예에서는 에치 백 공정을 먼저 실시하고 선택적으로 데이터선(171) 및 드레인 전극(175)의 상부막을 습식 식각하고 건식 식각으로 데이터 선(171) 및 드레인 전극(175)의 하부막 및 반도체(151)를 완성함으로써 데이터선(171) 및 드레인 전극(175) 및 반도체(151)의 평면 모양을 동일하게 형성할 수 있다. 따라서, 이전의 실시예보다 효과적으로 불량을 최소화할 수 있으며, 개구율을 극대화할 수 있다.
한편, 본 실시예와 달리 몰리브덴 또는 그 합금의 몰리브덴막과 구리 또는 그 합금의 구리막을 함께 식각할 수 있으며 과산화수소(hydrogenperoxide)를 포함하는 구리 식각액을 이용하여, 초기에 감광막 패턴을 식각 마스크로 하여 기타 영역의 데이터 도전층(170)을 식각할 때, 하부막(170p)과 하부막(170q)을 함께 식각할 수 있으며, 이후의 공정 대부분은 본 실시예와 동일하게 진행할 수 있다.
이어 도 36 내지 도 38에 도시한 바와 같이, 데이터선(171) 및 드레인 전극(175) 위에 보호막(180)을 적층한 다음, 그 위에 양성 감광막을 도포하고 그 위에 광마스크를 정렬한 다음 노광하고 현상하여 게이트선(121)과 데이터선(171)으로 둘러싸인 영역과 마주하는 제1 부분(54), 게이트선(121)의 끝 부분(121), 데이터선(171)의 끝 부분(179) 및 드레인 전극(175)의 일부와 마주하는 제2 부분(감광막이 제거됨) 및 그 외의 부분과 마주하는 제3 부분(52)을 포함하는 감광막 패턴을 형성한다.
이어 도 36 내지 도 38에 도시한 바와 같이, 남은 감광막 부분(52, 54)을 식각 마스크로 보호막(180) 및 그 아래의 게이트 절연막(140)을 식각하여 게이트선(121)의 끝 부분(129), 데이터선(171)의 끝 부분(179) 및 드레인 전극(175)의 일부를 드러내는 복수의 접촉 구멍(181, 182, 185)를 형성한다.
다음, 도 39 및 도 40에 도시한 바와 같이, 애싱 공정 등을 통하여 얇은 감광막 부분(54)을 제거하며 이때 두꺼운 감광막 부분(52)의 두께가 줄어든다.
이어 도 41 및 도 42에 도시한 바와 같이, IZO 또는 ITO 또는 a-ITO 등을 스퍼터링으로 적층하여 도전체막(90)을 형성한다. IZO의 경우 스퍼터링 표적으로는 일본 이데미츠(Idemitsu)사의 IDIXO(indium x-metal oxide)라는 상품을 사용할 수 있고, In2O3 및 ZnO를 포함하며, 인듐과 아연의 총량에서 아연이 차지하는 함유량은 약 15-20 atomic% 범위인 것이 바람직하다. 또한, IZO의 스퍼터링 온도는 250℃ 이하인 것이 다른 도전체와의 접촉 저항을 최소화하기 위해 바람직하다.
이때, 도전체막(90)은 감광막(52) 위에 위치하는 제1 부분(91)과 그 외의 곳에 위치하는 제2 부분(92)을 포함하는데, 감광막 부분(52)의 두꺼운 두께로 인하여 감광막(52)의 표면과 바닥 사이의 단차가 심하기 때문에 도전체막(90)의 제1 부분(91)과 제2 부분(92)이 적어도 일부분 서로 분리되어 틈이 생기고 이에 따라 감광막(52)의 측면이 적어도 일부분 노출된다.
이어 기판(110)을 감광막 용제에 담그면 용제는 남은 감광막(52)의 노출된 측면을 통하여 감광막(52)으로 침투하고 이에 따라 감광막(52)이 제거된다. 이때, 남은 감광막 부분(52) 위에 위치하는 도전체막(90)의 제1 부분(91) 또한 리프트-오프(lift-off) 방식으로 감광막 부분(52)과 함께 떨어져 나가므로, 결국 도전체막(90)의 제2 부분(92)만이 남으며 이들은 복수의 화소 전극(190)과 복수의 접촉 보조 부재(81, 82)를 이룬다(도 23 내지 도 25 참조).
본 실시예에서 데이터선(171) 및 드레인 전극(175)과 그 하부의 저항성 접촉 부재(161, 165) 및 반도체(151)를 하나의 사진 공정으로 형성하고, 화소 전극(190) 및 접촉 보조 부재(81, 82)를 형성하기 위한 별도의 사진 공정을 생략하여 전체 공정을 간소화한다.
본 발명에 따르면 하나의 마스크를 이용하여 데이터선, 반도체층 및 저항성 접촉층을 함께 형성하거나 보호막 및 화소 전극을 함께 형성한다. 따라서, 공정이 단순해 짐에 따라 공정 시간이 단축되고, 제품의 원가를 절감할 수 있다. 또한, 이러한 제조 공정에서 선택적인 식각액을 이용하여 반도체가 데이터선 및 드레인 전극 밖으로 돌출되는 것을 최소화함으로써 표시 장치의 불량을 최소화하고 개구율을 극대화할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
Claims (34)
- 적어도 하나 이상의 금속막을 포함하는 하부막을 형성 단계,상기 하부막의 상부에 구리를 포함하는 상부막을 적층하는 단계,상기 상부막의 상부에 감광막 패턴을 형성하는 단계,상기 감광막 패턴을 식각 마스크로 상기 상부막을 선택적으로 습식 식각하는 단계, 그리고상기 감광막 패턴을 식각 마스크로 상기 하부막을 건식 식각하는 단계를 포함하고,상기 습식 식각에서 사용하는 식각액은 에틸렌글리콜(ethylene glycol), 황산 (sulfuric acid, H2SO4), 질산(nitric acid) 및 순수를 포함하는 신호선의 제조 방법.
- 삭제
- 제1항에서,상기 식각액은 0.1-30wt% 범위의 에틸렌글리콜, 0.1-30wt% 범위의 황산, 1.0-70wt% 범위의 질산 및 나머지 순수를 포함하는 신호선의 제조 방법.
- 제1항에서,상기 하부막은 크롬, 알루미늄 및 몰리브덴 중 하나를 포함하는 도전막으로 형성하는 신호선의 제조 방법.
- 기판 위에 게이트선을 형성하는 단계;상기 게이트선 위에 게이트 절연막, 규소층, 하부막과 상부막으로 이루어진 도전층을 차례로 형성하는 단계;상기 도전층 위에 감광막을 형성하는 단계;상기 감광막을 패터닝하여 제1 부분과 상기 제1 부분보다 두께가 얇은 제2 부분을 갖는 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 마스크로 이용하여 상기 상부막과 하부막을 식각하는 단계;상기 감광막 패턴을 식각 마스크로 이용하여 상기 규소층을 식각하여 반도체층을 완성하는 단계;에치 백 공정을 실시하여 상기 감광막 패턴의 상기 제2 부분을 제거하는 단계;상기 감광막 패턴을 식각 마스크로 이용하여 상기 도전층의 상기 상부막만을 선택적으로 습식 식각하는 단계;상기 감광막 패턴을 식각 마스크로 이용하여 상기 도전층의 하부막을 건식 식각하여 남은 상기 상부막 및 하부막으로 이루어진 데이터선, 소스 전극 및 드레인 전극을 완성하는 단계; 그리고상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하고,상기 제1 부분은 상기 데이터선 및 드레인 전극이 형성될 영역에 배치하는 박막 트랜지스터 표시판의 제조 방법.
- 삭제
- 제5항에서,상기 제2 부분은 상기 데이터선의 소스 전극과 상기 드레인 전극 사이인 채널이 형성될 영역에 배치하는 박막 트랜지스터 표시판의 제조 방법.
- 제5항에서,상기 상부막만을 선택적으로 습식 식각하는 단계는 에틸렌글리콜(ethylene glycol), 황산 (sulfuric acid, H2SO4), 질산(nitric acid) 및 순수를 포함하는 식각액을 사용하는 박막 트랜지스터 표시판의 제조 방법.
- 제8항에서,상기 상부막은 구리를 포함하며, 상기 하부막은 몰리브덴, 크롬, 알루미늄을 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제5항에서,상기 상부막과 하부막을 식각하는 단계에서 상기 상부막과 상기 하부막은 서로 다른 식각 조건으로 식각하는 박막 트랜지스터 표시판의 제조 방법.
- 제10항에서,상기 상부막과 하부막을 식각하는 단계에서 상기 상부막은 습식 식각하고 상기 하부막은 건식 식각하는 박막 트랜지스터 표시판의 제조 방법.
- 제5항에서,상기 상부막과 하부막을 식각하는 단계에서 상기 상부막과 상기 하부막은 동일한 식각 조건으로 식각하는 박막 트랜지스터 표시판의 제조 방법.
- 제12항에서,상기 상부막과 하부막을 식각하는 단계에서 상기 상부막과 상기 하부막은 과산화수소(hydrogenperoxide)를 포함하는 식각액을 이용하여 상기 상부막 및 하부막을 함께 식각하는 박막 트랜지스터 표시판의 제조 방법.
- 제5항에서,상기 에치 백 공정은 상기 반도체층 완성 단계 이전에 실시하는 박막 트랜지스터 표시판의 제조 방법.
- 제14항에서,상기 상부막과 하부막을 식각하는 단계에서 상기 상부막과 상기 하부막은 서로 다른 식각 조건으로 식각하는 박막 트랜지스터 표시판의 제조 방법.
- 제15항에서,상기 상부막과 하부막을 식각하는 단계에서 상기 상부막은 습식 식각하고 상기 하부막은 건식 식각하는 박막 트랜지스터 표시판의 제조 방법.
- 제16항에서,상기 에치 백 공정은 상부막과 하부막을 식각하는 단계에서 상기 하부막을 건식 식각하기 전에 실시하는 박막 트랜지스터 표시판의 제조 방법.
- 제14항에서,상기 상부막과 하부막을 식각하는 단계에서 상기 상부막과 상기 하부막은 동일한 식각 조건으로 식각하는 박막 트랜지스터 표시판의 제조 방법.
- 제18항에서,상기 상부막과 하부막을 식각하는 단계에서 상기 상부막과 상기 하부막은 과산화수소(hydrogenperoxide)를 포함하는 식각액을 이용하여 상기 상부막 및 하부막 을 함께 식각하는 박막 트랜지스터 표시판의 제조 방법.
- 제5항에서,상기 게이트선은 구리를 포함하는 도전막으로 이루어진 단일막 또는 상기 도전막을 포함하는 다층막으로 형성하는 박막 트랜지스터 표시판의 제조 방법.
- 게이트 전극을 포함하는 게이트선,상기 게이트선을 덮는 게이트 절연막,상기 게이트 절연막 상부에 형성되어 있는 반도체층,상기 반도체층 상부에 형성되어 있으며, 소스 전극을 포함하는 데이터선 및 상기 게이트 전극을 중심으로 상기 소스 전극과 마주하는 드레인 전극,드러난 상기 반도체층을 덮는 보호막,상기 보호막 상부에 형성되어 있으며, 상기 드레인 전극과 연결되어 있는 화소 전극을 포함하며,상기 소스 전극과 상기 드레인 전극 사이의 채널 영역을 제외한 상기 반도체층은 상기 데이터선 및 상기 드레인 전극과 동일한 평면 모양을 가지고,상기 데이터선 및 상기 드레인 전극은 구리 또는 구리 합금으로 이루어진 제1 도전막 및 상기 제1 도전막의 하부에 형성되어 있는 제2 도전막을 포함하고,상기 제1 도전막은 상기 반도체층의 상부에만 형성되어 있으며, 상기 채널 영역을 제외한 상기 제2 도전막은 상기 반도체층과 동일한 평면 모양을 가지는 박막 트랜지스터 표시판.
- 삭제
- 삭제
- 제21항에서,상기 제2 도전막은 크롬 또는 크롬 합금, 알루미늄 또는 알루미늄 합금, 몰리브덴 또는 몰리브덴 합금으로 이루어진 박막 트랜지스터 표시판.
- 삭제
- 제21항에서,상기 제1 도전막과 상기 제2 도전막은 서로 다른 테이퍼 경사각을 가지는 박막 트랜지스터 표시판.
- 제26항에서,상기 제1 도전막의 측벽은 40-60도 범위의 경사각을 가지는 박막 트랜지스터 표시판.
- 제27항에서,상기 제2 도전막의 측벽은 80-90도 범위의 경사각을 가지는 박막 트랜지스터 표시판.
- 제28항에서,상기 반도체층의 측벽은 50-70도 범위의 경사각을 가지는 박막 트랜지스터 표시판.
- 게이트 전극을 포함하는 게이트선,상기 게이트선을 덮는 게이트 절연막,상기 게이트 절연막 상부에 형성되어 있는 반도체층,상기 반도체층 상부에 형성되어 있으며, 소스 전극을 포함하는 데이터선 및 상기 게이트 전극을 중심으로 상기 소스 전극과 마주하는 드레인 전극,드러난 상기 반도체층을 덮는 보호막,상기 보호막 상부에 형성되어 있으며, 상기 드레인 전극과 연결되어 있는 화소 전극을 포함하며,상기 소스 전극과 상기 드레인 전극 사이의 채널 영역을 제외한 상기 반도체층은 상기 데이터선 및 상기 드레인 전극의 경계로부터 0.5㎛ 이하의 폭으로 드러나고,상기 데이터선 및 상기 드레인 전극은 구리 또는 구리 합금으로 이루어진 제1 도전막 및 상기 제1 도전막의 하부에 형성되어 있는 제2 도전막을 포함하고,상기 제2 도전막은 상기 제1 도전막의 경계로부터 돌출된 부분을 가지는 박막 트랜지스터 표시판.
- 삭제
- 삭제
- 제30항에서,상기 제2 도전막은 몰리브덴 또는 몰리브덴 합금으로 이루어진 박막 트랜지스터 표시판.
- 삭제
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070017654A KR101373735B1 (ko) | 2007-02-22 | 2007-02-22 | 신호선의 제조 방법, 박막 트랜지스터 표시판 및 그의 제조방법 |
| US11/932,233 US7811868B2 (en) | 2007-02-22 | 2007-10-31 | Method for manufacturing a signal line, thin film transistor panel, and method for manufacturing the thin film transistor panel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070017654A KR101373735B1 (ko) | 2007-02-22 | 2007-02-22 | 신호선의 제조 방법, 박막 트랜지스터 표시판 및 그의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080078093A KR20080078093A (ko) | 2008-08-27 |
| KR101373735B1 true KR101373735B1 (ko) | 2014-03-14 |
Family
ID=39714860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070017654A KR101373735B1 (ko) | 2007-02-22 | 2007-02-22 | 신호선의 제조 방법, 박막 트랜지스터 표시판 및 그의 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7811868B2 (ko) |
| KR (1) | KR101373735B1 (ko) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8586221B2 (en) * | 2007-01-17 | 2013-11-19 | Samsung Sdi Co., Ltd. | Rechargeable battery with protective circuit board lead plates connection |
| KR101499239B1 (ko) * | 2008-08-26 | 2015-03-06 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| EP2180518B1 (en) * | 2008-10-24 | 2018-04-25 | Semiconductor Energy Laboratory Co, Ltd. | Method for manufacturing semiconductor device |
| KR101582946B1 (ko) * | 2009-12-04 | 2016-01-08 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| CN102983101B (zh) * | 2011-08-04 | 2015-06-17 | 东友精细化工有限公司 | 液晶显示装置用阵列基板的制造方法 |
| JP2013050509A (ja) * | 2011-08-30 | 2013-03-14 | Panasonic Liquid Crystal Display Co Ltd | 液晶表示装置 |
| TWI440187B (zh) | 2011-11-07 | 2014-06-01 | Chunghwa Picture Tubes Ltd | 畫素結構、陣列基板及其製作方法 |
| JP6278633B2 (ja) * | 2013-07-26 | 2018-02-14 | 三菱電機株式会社 | 薄膜トランジスタアレイ基板およびその製造方法、並びに、液晶表示装置およびその製造方法 |
| KR102232539B1 (ko) * | 2013-11-13 | 2021-03-29 | 삼성디스플레이 주식회사 | 박막 트랜지스터, 이를 포함하는 표시 기판 및 박막 트랜지스터의 제조 방법 |
| KR102331036B1 (ko) | 2014-10-10 | 2021-11-26 | 삼영순화(주) | 에칭액 조성물 및 이를 이용하는 다층막의 에칭 방법 |
| US10483285B2 (en) | 2016-06-01 | 2019-11-19 | Innolux Corporation | Element substrate and display device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030048606A (ko) * | 2001-12-12 | 2003-06-25 | 엘지.필립스 엘시디 주식회사 | 몰리브덴을 배리어층으로 가지는 구리/몰리브덴 배선의일괄식각방법 |
| KR20030048605A (ko) * | 2001-12-12 | 2003-06-25 | 엘지.필립스 엘시디 주식회사 | 배리어층을 가지는 구리 배선의 식각 방법 |
| KR20040086925A (ko) * | 2003-04-03 | 2004-10-13 | 엘지.필립스 엘시디 주식회사 | 수평 전계 인가형 액정 표시 장치 및 그 제조 방법 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2558995B2 (ja) | 1992-07-14 | 1996-11-27 | 松下電器産業株式会社 | 薄膜トランジスタの製造方法 |
| JP3866783B2 (ja) | 1995-07-25 | 2007-01-10 | 株式会社 日立ディスプレイズ | 液晶表示装置 |
| JP4363684B2 (ja) | 1998-09-02 | 2009-11-11 | エルジー ディスプレイ カンパニー リミテッド | 薄膜トランジスタ基板およびこれを用いた液晶表示装置 |
| TWI255957B (en) | 1999-03-26 | 2006-06-01 | Hitachi Ltd | Liquid crystal display device and method of manufacturing the same |
| JP2001166336A (ja) | 1999-12-09 | 2001-06-22 | Hitachi Ltd | 液晶表示装置の製造方法、及び液晶表示装置の配線形成方法 |
| JP2001044166A (ja) | 1999-07-29 | 2001-02-16 | Nec Akita Ltd | 導電膜パターンの形成方法 |
| KR100603839B1 (ko) | 2000-02-18 | 2006-07-24 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이기판 제조방법 |
| JP2001332740A (ja) | 2000-05-24 | 2001-11-30 | Toshiba Corp | アレイ基板の製造方法 |
| JP2002111004A (ja) | 2000-10-02 | 2002-04-12 | Toshiba Corp | アレイ基板の製造方法 |
| KR100799464B1 (ko) | 2001-03-21 | 2008-02-01 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그 제조방법 |
| US7521366B2 (en) * | 2001-12-12 | 2009-04-21 | Lg Display Co., Ltd. | Manufacturing method of electro line for liquid crystal display device |
| KR100685953B1 (ko) | 2002-08-20 | 2007-02-23 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 배선의 형성방법 |
| KR100897720B1 (ko) | 2002-11-27 | 2009-05-15 | 엘지디스플레이 주식회사 | 액정표시장치의 제조방법 |
| KR100505328B1 (ko) * | 2002-12-12 | 2005-07-29 | 엘지.필립스 엘시디 주식회사 | 구리 몰리브덴막에서 몰리브덴 잔사를 제거할 수 있는식각용액 및 그 식각 방법 |
| KR101002338B1 (ko) | 2003-12-29 | 2010-12-20 | 엘지디스플레이 주식회사 | 금속 배선의 형성방법 및 이를 이용한 액정표시장치의제조방법 |
| KR101041890B1 (ko) | 2004-06-11 | 2011-06-15 | 엘지디스플레이 주식회사 | 액정표시장치용 어레이 기판 제조방법 |
| KR100683155B1 (ko) | 2004-09-03 | 2007-02-15 | 비오이 하이디스 테크놀로지 주식회사 | 박막트랜지스터 액정표시장치의 어레이 기판 제조방법 |
| KR101061850B1 (ko) | 2004-09-08 | 2011-09-02 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 그 제조방법 |
| KR101127822B1 (ko) | 2004-12-24 | 2012-03-26 | 엘지디스플레이 주식회사 | 수평 전계 박막 트랜지스터 기판 및 그 제조 방법 |
-
2007
- 2007-02-22 KR KR1020070017654A patent/KR101373735B1/ko active IP Right Grant
- 2007-10-31 US US11/932,233 patent/US7811868B2/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030048606A (ko) * | 2001-12-12 | 2003-06-25 | 엘지.필립스 엘시디 주식회사 | 몰리브덴을 배리어층으로 가지는 구리/몰리브덴 배선의일괄식각방법 |
| KR20030048605A (ko) * | 2001-12-12 | 2003-06-25 | 엘지.필립스 엘시디 주식회사 | 배리어층을 가지는 구리 배선의 식각 방법 |
| KR20040086925A (ko) * | 2003-04-03 | 2004-10-13 | 엘지.필립스 엘시디 주식회사 | 수평 전계 인가형 액정 표시 장치 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7811868B2 (en) | 2010-10-12 |
| US20080203390A1 (en) | 2008-08-28 |
| KR20080078093A (ko) | 2008-08-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101373735B1 (ko) | 신호선의 제조 방법, 박막 트랜지스터 표시판 및 그의 제조방법 | |
| JP5106762B2 (ja) | 薄膜トランジスタ表示板及びその製造方法 | |
| KR101326128B1 (ko) | 표시 장치용 배선, 식각액, 박막 트랜지스터 표시판 및 그제조 방법 | |
| KR20090096226A (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| JP2006133769A (ja) | 薄膜トランジスタ表示板及びその製造方法 | |
| KR101171187B1 (ko) | 박막 트랜지스터 표시판, 그 제조 방법 및 이를 포함하는액정 표시 장치 | |
| KR20100022708A (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| KR20060131071A (ko) | 표시 장치용 배선, 이를 포함하는 박막 트랜지스터 표시판및 그 제조 방법 | |
| JP2006018281A (ja) | 薄膜トランジスタ表示板の製造方法 | |
| US20100038642A1 (en) | Thin film transistor array panel and method of manufacturing the same | |
| KR101219041B1 (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| KR101570482B1 (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| JP5250739B2 (ja) | 表示装置及びその製造方法 | |
| KR101184640B1 (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| JP4824534B2 (ja) | 薄膜トランジスタ表示板用洗浄剤、及びこれを用いた薄膜トランジスタ表示板の製造方法 | |
| KR20080000788A (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| KR101160823B1 (ko) | 박막 트랜지스터 표시판과 그 제조 방법 | |
| KR20080034598A (ko) | 박막 트랜지스터 표시판의 제조 방법 | |
| KR101282404B1 (ko) | 액정 표시 장치의 제조 방법 | |
| KR20080030761A (ko) | 박막 트랜지스터 표시판의 제조 방법 | |
| KR20070018263A (ko) | 표시 장치용 신호선, 이를 포함하는 박막 트랜지스터표시판 및 그 제조 방법 | |
| KR20070014335A (ko) | 박막 트랜지스터 표시판의 제조 방법 | |
| KR20080049985A (ko) | 액정 표시 장치 및 그 제조 방법 | |
| KR20070014336A (ko) | 박막 트랜지스터 표시판 및 그 제조 방법 | |
| KR20050093881A (ko) | 박막 트랜지스터 표시판의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20180302 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20190304 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20200227 Year of fee payment: 7 |