JP2558995B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JP2558995B2 JP2558995B2 JP4186475A JP18647592A JP2558995B2 JP 2558995 B2 JP2558995 B2 JP 2558995B2 JP 4186475 A JP4186475 A JP 4186475A JP 18647592 A JP18647592 A JP 18647592A JP 2558995 B2 JP2558995 B2 JP 2558995B2
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Description
【０００１】
【産業上の利用分野】本発明は、多層膜Ａｌ／Ｔｉ／ア
モーファスＳｉ、Ｔｉ／アモーファスＳｉあるいはアモ
ーファスＳｉのドライエッチングを応用した液晶表示装
置における薄膜トランジスタの製造方法に関する。
モーファスＳｉ、Ｔｉ／アモーファスＳｉあるいはアモ
ーファスＳｉのドライエッチングを応用した液晶表示装
置における薄膜トランジスタの製造方法に関する。
【０００２】
【従来の技術】スイッチング素子として、チャンネル部
にアモーファスＳｉを用いた薄膜トランジスタを使用し
ている液晶表示装置の製造は、アモーファスＳｉ及びそ
れに重なる薄膜のパターン形成が必要である。なお、ア
モーファスＳｉ上の薄膜としては、Ｔｉ，Ｍｏ，Ｃｒ等
があり、さらに低抵抗化の目的でＡｌを成膜する場合も
ある。これらの成膜は通常、薬液で化学的にエッチング
するか、フッ素系ガスを主成分としたドライエッチング
によって行われる。
にアモーファスＳｉを用いた薄膜トランジスタを使用し
ている液晶表示装置の製造は、アモーファスＳｉ及びそ
れに重なる薄膜のパターン形成が必要である。なお、ア
モーファスＳｉ上の薄膜としては、Ｔｉ，Ｍｏ，Ｃｒ等
があり、さらに低抵抗化の目的でＡｌを成膜する場合も
ある。これらの成膜は通常、薬液で化学的にエッチング
するか、フッ素系ガスを主成分としたドライエッチング
によって行われる。
【０００３】具体例として薄膜トランジスタの製造工程
での従来技術を使用して、アモーファスＳｉ，Ｔｉ，Ａ
ｌの順に成膜した場合のＡｌ／Ｔｉ／アモーファスＳｉ
のパターン形成を述べる（以後、多層膜については成膜
した順に／を用いて、３層膜の場合３／２／１、２層膜
の場合２／１と表記する）。
での従来技術を使用して、アモーファスＳｉ，Ｔｉ，Ａ
ｌの順に成膜した場合のＡｌ／Ｔｉ／アモーファスＳｉ
のパターン形成を述べる（以後、多層膜については成膜
した順に／を用いて、３層膜の場合３／２／１、２層膜
の場合２／１と表記する）。
【０００４】図２（Ａ）に示すように、絶縁基板（ガラ
ス）８上にゲート電極１を形成後、ゲート絶縁層２とな
るＳｉＮ、半導体層３となるアモーファスＳｉとチャン
ネルストッパ４となるＳｉＮを堆積し、チャンネルスト
ッパ４（ＳｉＮ）を島状に加工後、ｎ型不純物をドープ
した半導体層５のアモーファスＳｉとソース・ドレイン
となる金属膜としてＴｉ（６）を堆積し、所望のレジス
トパターン９を形成する。
ス）８上にゲート電極１を形成後、ゲート絶縁層２とな
るＳｉＮ、半導体層３となるアモーファスＳｉとチャン
ネルストッパ４となるＳｉＮを堆積し、チャンネルスト
ッパ４（ＳｉＮ）を島状に加工後、ｎ型不純物をドープ
した半導体層５のアモーファスＳｉとソース・ドレイン
となる金属膜としてＴｉ（６）を堆積し、所望のレジス
トパターン９を形成する。
【０００５】次に、Ｔｉ，アモーファスＳｉ，ｎ型不純
物をドープしたアモーファスＳｉを希フッ酸、（希フッ
酸＋硝酸）あるいは（ＣＦ4＋Ｏ2）のドライエッチング
で加工すると図２（Ｂ）に示すようになる。この場合、
上記の薬液、ガスとも下地膜となるゲート絶縁層２のＳ
ｉＮをエッチングする。
物をドープしたアモーファスＳｉを希フッ酸、（希フッ
酸＋硝酸）あるいは（ＣＦ4＋Ｏ2）のドライエッチング
で加工すると図２（Ｂ）に示すようになる。この場合、
上記の薬液、ガスとも下地膜となるゲート絶縁層２のＳ
ｉＮをエッチングする。
【０００６】そして、レジスト９を除去し、ソース・ド
レインとなる低抵抗金属膜としてのＡｌ（７）を堆積
し、所望のレジストパターン１０を再度形成する。ま
た、図２（Ｃ）に示すようにリン酸でＡｌ（７）をエッ
チングする。
レインとなる低抵抗金属膜としてのＡｌ（７）を堆積
し、所望のレジストパターン１０を再度形成する。ま
た、図２（Ｃ）に示すようにリン酸でＡｌ（７）をエッ
チングする。
【０００７】最後にレジスト１０を除去して薄膜トラン
ジスタの形成工程を完了する。
ジスタの形成工程を完了する。
【０００８】
【発明が解決しようとする課題】しかしながら従来の技
術では、図２（Ｂ）の例のように一般的に用いられてい
る下地膜であるＳｉＮ，ＳｉＯ2に対し良好な選択性を
得るのが困難である。また、等方エッチングとなるため
レジストからの後退量が大きく微細加工に不適であり、
断面形状も不連続なものとなって次工程で成膜される保
護膜の被覆性が悪くなる。さらに、Ａｌを含めた多層膜
を加工する際、Ａｌについてエッチング方法を変える必
要があり、工程が複雑化し製造コスト増につながる。
術では、図２（Ｂ）の例のように一般的に用いられてい
る下地膜であるＳｉＮ，ＳｉＯ2に対し良好な選択性を
得るのが困難である。また、等方エッチングとなるため
レジストからの後退量が大きく微細加工に不適であり、
断面形状も不連続なものとなって次工程で成膜される保
護膜の被覆性が悪くなる。さらに、Ａｌを含めた多層膜
を加工する際、Ａｌについてエッチング方法を変える必
要があり、工程が複雑化し製造コスト増につながる。
【０００９】
【課題を解決するための手段】これらの課題に対し、本
発明はチャンネル部にチャンネルストッパを介在したア
モーファスＳｉ薄膜を用い、その下に絶縁膜としてＳｉ
Ｎ，ＳｉＯ 2 を用いている薄膜トランジスタのソース、
ドレイン電極を形成する製造方法であって、前記チャン
ネル部上にＴｉを成膜し、所望のレジストパターンを形
成し、その後ＢＣｌ 3 ，Ｃｌ 2 の２種の混合ガスまたはＢ
Ｃｌ 3 ，Ｃｌ 2 ，Ｎ 2 の３種の混合ガスを使用し、その合
計の流量に対しＣｌ 2 流量比を３０％以下で、前記チャ
ンネルストッパ上の多層膜Ｔｉ／アモーファスＳｉをそ
の順にドライエッチングすることを特徴とする薄膜トラ
ンジスタの製造方法である。
発明はチャンネル部にチャンネルストッパを介在したア
モーファスＳｉ薄膜を用い、その下に絶縁膜としてＳｉ
Ｎ，ＳｉＯ 2 を用いている薄膜トランジスタのソース、
ドレイン電極を形成する製造方法であって、前記チャン
ネル部上にＴｉを成膜し、所望のレジストパターンを形
成し、その後ＢＣｌ 3 ，Ｃｌ 2 の２種の混合ガスまたはＢ
Ｃｌ 3 ，Ｃｌ 2 ，Ｎ 2 の３種の混合ガスを使用し、その合
計の流量に対しＣｌ 2 流量比を３０％以下で、前記チャ
ンネルストッパ上の多層膜Ｔｉ／アモーファスＳｉをそ
の順にドライエッチングすることを特徴とする薄膜トラ
ンジスタの製造方法である。
【００１０】
【作用】本発明は、ＢＣｌ3，Ｃｌ2という塩素系ガスを
用いることにより、ＳｉＮ，ＳｉＯ2のエッチングレー
トを低下させ、Ａｌ，Ｔｉ，アモーファスＳｉエッチン
グでの下地膜ＳｉＮ，ＳｉＯ2に対する良好な選択性を
得、さらに、Ｎ2を添加し圧力を制限することにより、
Ａｌ，Ｔｉ，アモーファスＳｉ形状の異方性を達成し、
Ｃｌ2流量比３０％以下で多層膜エッチングでの界面連
続性を得るものである。
用いることにより、ＳｉＮ，ＳｉＯ2のエッチングレー
トを低下させ、Ａｌ，Ｔｉ，アモーファスＳｉエッチン
グでの下地膜ＳｉＮ，ＳｉＯ2に対する良好な選択性を
得、さらに、Ｎ2を添加し圧力を制限することにより、
Ａｌ，Ｔｉ，アモーファスＳｉ形状の異方性を達成し、
Ｃｌ2流量比３０％以下で多層膜エッチングでの界面連
続性を得るものである。
【００１１】
【実施例】（実施例１）本発明の第１の実施例として図
１を参照して薄膜トランジスタの製造工程でのＡｌ／Ｔ
ｉ／アモーファスＳｉのソース・ドレインパターン形成
を述べる。
１を参照して薄膜トランジスタの製造工程でのＡｌ／Ｔ
ｉ／アモーファスＳｉのソース・ドレインパターン形成
を述べる。
【００１２】図１（Ａ）に示すように、絶縁基板（ガラ
ス）８上にゲート電極１を形成後、ゲート絶縁層２とな
るＳｉＮ、半導体層３となるアモーファスＳｉとチャン
ネルストッパ４となるＳｉＮを堆積し、チャンネルスト
ッパ４（ＳｉＮ）を希フッ酸で島状に加工後、ｎ型不純
物をドープした半導体層５（アモーファスＳｉ）とソー
ス・ドレインとなる金属膜としてＴｉ（６），Ａｌ
（７）を堆積し、所望のレジストパターン９を形成し
た。ここで、ＳｉＮ，アモーファスＳｉ，ＳｉＮはＣＶ
Ｄ（Chemical Vapor Deposition）法で連続成膜を行
い、ｎ+アモーファスＳｉの成膜もＣＶＤ法を用いた。
また、Ｔｉ，Ａｌはスパッタ法で連続成膜を行った。
ス）８上にゲート電極１を形成後、ゲート絶縁層２とな
るＳｉＮ、半導体層３となるアモーファスＳｉとチャン
ネルストッパ４となるＳｉＮを堆積し、チャンネルスト
ッパ４（ＳｉＮ）を希フッ酸で島状に加工後、ｎ型不純
物をドープした半導体層５（アモーファスＳｉ）とソー
ス・ドレインとなる金属膜としてＴｉ（６），Ａｌ
（７）を堆積し、所望のレジストパターン９を形成し
た。ここで、ＳｉＮ，アモーファスＳｉ，ＳｉＮはＣＶ
Ｄ（Chemical Vapor Deposition）法で連続成膜を行
い、ｎ+アモーファスＳｉの成膜もＣＶＤ法を用いた。
また、Ｔｉ，Ａｌはスパッタ法で連続成膜を行った。
【００１３】そして、エッチングガスＢＣｌ3／Ｃｌ2／
Ｎ2＝４２０／９０／３６０ＳＣＣＭを圧力１００ｍＴ
ｏｒｒに制御し、１３．５６ＭＨｚの高周波電力１２０
０Ｗをチャンネルストッパ４上に印加した。エッチング
レートはＡｌ，Ｔｉ，アモーファスＳｉおよびＳｉＮに
ついて各々１７０ｎｍ／ｍｉｎ，９０ｎｍ／ｍｉｎ，８
０ｎｍ／ｍｉｎ，３０ｎｍ／ｍｉｎとなり、１ｍｉｎの
オーバーエッチングを行った。このとき、Ｔｉ膜の柱状
構造に起因するアモーファスＳｉの残渣状のエッチング
残りはない。エッチング後の断面形状を図１（Ｂ）に示
す。チャンネルストッパ４（ＳｉＮ）の膜減りは３０〜
４０ｎｍ程度である。
Ｎ2＝４２０／９０／３６０ＳＣＣＭを圧力１００ｍＴ
ｏｒｒに制御し、１３．５６ＭＨｚの高周波電力１２０
０Ｗをチャンネルストッパ４上に印加した。エッチング
レートはＡｌ，Ｔｉ，アモーファスＳｉおよびＳｉＮに
ついて各々１７０ｎｍ／ｍｉｎ，９０ｎｍ／ｍｉｎ，８
０ｎｍ／ｍｉｎ，３０ｎｍ／ｍｉｎとなり、１ｍｉｎの
オーバーエッチングを行った。このとき、Ｔｉ膜の柱状
構造に起因するアモーファスＳｉの残渣状のエッチング
残りはない。エッチング後の断面形状を図１（Ｂ）に示
す。チャンネルストッパ４（ＳｉＮ）の膜減りは３０〜
４０ｎｍ程度である。
【００１４】なお、Ｃｌ2流量比を３０％以上にすると
Ｔｉにサイドエッチングが発生し、界面の連続性が失わ
れる。
Ｔｉにサイドエッチングが発生し、界面の連続性が失わ
れる。
【００１５】最後にレジストを除去して薄膜トランジス
タのソース・ドレインの形成を完了する。
タのソース・ドレインの形成を完了する。
【００１６】（実施例２）第２の実施例として薄膜トラ
ンジスタの製造工程でのＴｉ／アモーファスＳｉの２層
のソース・ドレインパターン形成を述べる。なお、その
積層断面は、基本的に図１に示すＡｌ／Ｔｉ／アモーフ
ァスＳｉの場合と同じであり、単にＡｌ層がないだけで
あるので図面を省略する。
ンジスタの製造工程でのＴｉ／アモーファスＳｉの２層
のソース・ドレインパターン形成を述べる。なお、その
積層断面は、基本的に図１に示すＡｌ／Ｔｉ／アモーフ
ァスＳｉの場合と同じであり、単にＡｌ層がないだけで
あるので図面を省略する。
【００１７】絶縁基板（ガラス）上にゲート電極を形成
後、ゲート絶縁層となるＳｉＮ、半導体層となるアモー
ファスＳｉとチャンネルストッパとなるＳｉＮを堆積
し、チャンネルストッパ（ＳｉＮ）を希フッ酸で島状に
加工後、ｎ型不純物をドープしたアモーファスＳｉとソ
ース・ドレインとなる金属膜としてのＴｉを堆積し、所
望のレジストパターンを形成した。ここで、ＳｉＮ，ア
モーファスＳｉ，ＳｉＮはＣＶＤ法で連続成膜を行い、
ｎ+アモーファスＳｉの成膜もＣＶＤ法を用いた。ま
た、Ｔｉはスパッタ法で成膜を行った。
後、ゲート絶縁層となるＳｉＮ、半導体層となるアモー
ファスＳｉとチャンネルストッパとなるＳｉＮを堆積
し、チャンネルストッパ（ＳｉＮ）を希フッ酸で島状に
加工後、ｎ型不純物をドープしたアモーファスＳｉとソ
ース・ドレインとなる金属膜としてのＴｉを堆積し、所
望のレジストパターンを形成した。ここで、ＳｉＮ，ア
モーファスＳｉ，ＳｉＮはＣＶＤ法で連続成膜を行い、
ｎ+アモーファスＳｉの成膜もＣＶＤ法を用いた。ま
た、Ｔｉはスパッタ法で成膜を行った。
【００１８】そして、エッチングガスＢＣｌ3／Ｃｌ2＝
２４０／３０ＳＣＣＭを圧力１５０ｍＴｏｒｒに制御
し、１３．５６ＭＨｚの高周波電力１２００Ｗをチャン
ネルストッパ４上に印加した。エッチングレートはＴ
ｉ，アモーファスＳｉおよびＳｉＮについて各々６０ｎ
ｍ／ｍｉｎ，６０ｎｍ／ｍｉｎ，１７ｎｍ／ｍｉｎとな
り、１ｍｉｎのオーバーエッチングを行った。このと
き、Ｔｉ／アモーファスＳｉは滑らかな異方性断面形状
であり、Ｔｉ膜の柱状構造に起因するアモーファスＳｉ
の残渣状のエッチング残りはない。チャンネルストッパ
（ＳｉＮ）の膜減りは２０ｎｍ程度である。またＮ2を
添加しても同様な特性が得られた。
２４０／３０ＳＣＣＭを圧力１５０ｍＴｏｒｒに制御
し、１３．５６ＭＨｚの高周波電力１２００Ｗをチャン
ネルストッパ４上に印加した。エッチングレートはＴ
ｉ，アモーファスＳｉおよびＳｉＮについて各々６０ｎ
ｍ／ｍｉｎ，６０ｎｍ／ｍｉｎ，１７ｎｍ／ｍｉｎとな
り、１ｍｉｎのオーバーエッチングを行った。このと
き、Ｔｉ／アモーファスＳｉは滑らかな異方性断面形状
であり、Ｔｉ膜の柱状構造に起因するアモーファスＳｉ
の残渣状のエッチング残りはない。チャンネルストッパ
（ＳｉＮ）の膜減りは２０ｎｍ程度である。またＮ2を
添加しても同様な特性が得られた。
【００１９】なお、Ｃｌ2流量比を３０％以上にすると
Ｔｉにサイドエッチングが発生し、界面の連続性が失わ
れる。
Ｔｉにサイドエッチングが発生し、界面の連続性が失わ
れる。
【００２０】最後にレジストを除去して薄膜トランジス
タのソース・ドレインの形成を完了する。
タのソース・ドレインの形成を完了する。
【００２１】（実施例３）第３の実施例として薄膜トラ
ンジスタの製造方法での半導体層アモーファスＳｉのみ
の単層のパターン形成を述べる。
ンジスタの製造方法での半導体層アモーファスＳｉのみ
の単層のパターン形成を述べる。
【００２２】絶縁基板上にゲート電極を形成後、ゲート
絶縁層となるＳｉＮ、半導体層となるアモーファスＳｉ
とチャンネルストッパとなるＳｉＮを堆積し、チャンネ
ルストッパ（ＳｉＮ）を希フッ酸で島状に加工後、ｎ型
不純物をドープしたアモーファスＳｉを堆積し、所望の
レジストパターンを形成した。ここで、ＳｉＮ，アモー
ファスＳｉおよびＳｉＮはＣＶＤ法で連続成膜を行い、
ｎ+アモーファスＳｉの成膜もＣＶＤ法を用いた。
絶縁層となるＳｉＮ、半導体層となるアモーファスＳｉ
とチャンネルストッパとなるＳｉＮを堆積し、チャンネ
ルストッパ（ＳｉＮ）を希フッ酸で島状に加工後、ｎ型
不純物をドープしたアモーファスＳｉを堆積し、所望の
レジストパターンを形成した。ここで、ＳｉＮ，アモー
ファスＳｉおよびＳｉＮはＣＶＤ法で連続成膜を行い、
ｎ+アモーファスＳｉの成膜もＣＶＤ法を用いた。
【００２３】そして、エッチングガスＢＣｌ3／Ｃｌ2＝
２４０／３０ＳＣＣＭを圧力１５０ｍＴｏｒｒに制御
し、１３．５６ＭＨｚの高周波電力９００Ｗをチャンネ
ルストッパ４上に印加した。エッチングレートはアモー
ファスＳｉ，ＳｉＮについて各々５０ｎｍ／ｍｉｎ，９
ｎｍ／ｍｉｎとなり、１ｍｉｎのオーバーエッチングを
行った。このとき、チャンネルストッパ（ＳｉＮ）の膜
減りは１０ｎｍ程度である。また、Ｎ2を添加しても同
様な特性が得られた。最後にレジストを除去して薄膜ト
ランジスタの半導体層アモーファスＳｉのパターン形成
を完了する。
２４０／３０ＳＣＣＭを圧力１５０ｍＴｏｒｒに制御
し、１３．５６ＭＨｚの高周波電力９００Ｗをチャンネ
ルストッパ４上に印加した。エッチングレートはアモー
ファスＳｉ，ＳｉＮについて各々５０ｎｍ／ｍｉｎ，９
ｎｍ／ｍｉｎとなり、１ｍｉｎのオーバーエッチングを
行った。このとき、チャンネルストッパ（ＳｉＮ）の膜
減りは１０ｎｍ程度である。また、Ｎ2を添加しても同
様な特性が得られた。最後にレジストを除去して薄膜ト
ランジスタの半導体層アモーファスＳｉのパターン形成
を完了する。
【００２４】なお、第１〜第３の実施例では、ＳｉＯ2
のエッチングレートがＳｉＮエッチングレートにほぼ等
しくなっており、下地絶縁膜がＳｉＯ2の場合について
も良好な選択性を得ることが可能である。
のエッチングレートがＳｉＮエッチングレートにほぼ等
しくなっており、下地絶縁膜がＳｉＯ2の場合について
も良好な選択性を得ることが可能である。
【００２５】
【発明の効果】以上のように、本発明は、多層膜を１回
の所望のレジストパターン形成によりエッチングするも
ので、チャンネルストッパの下地膜ＳｉＮ，ＳｉＯ2に
対し良好な選択比で、レジストマスクからのシフトの無
い滑らかな連続断面形状を得る。本発明は薄膜トランジ
スタの微細化に極めて有効な技術であり、チャンネルス
トッパの残膜を厚くできることにより、薄膜トランジス
タの特性を向上する。また、多層膜の加工に対しては工
程を簡略化しコストを低く抑え、次に成膜する保護膜の
被覆性を改善することにより薄膜トランジスタの信頼性
も向上し得る。
の所望のレジストパターン形成によりエッチングするも
ので、チャンネルストッパの下地膜ＳｉＮ，ＳｉＯ2に
対し良好な選択比で、レジストマスクからのシフトの無
い滑らかな連続断面形状を得る。本発明は薄膜トランジ
スタの微細化に極めて有効な技術であり、チャンネルス
トッパの残膜を厚くできることにより、薄膜トランジス
タの特性を向上する。また、多層膜の加工に対しては工
程を簡略化しコストを低く抑え、次に成膜する保護膜の
被覆性を改善することにより薄膜トランジスタの信頼性
も向上し得る。
【図１】本発明の第１の実施例であるＡｌ／Ｔｉ／アモ
ーファスＳｉのパターン形成の薄膜トランジスタの断面
図 （Ａ）Ａｌ成膜後のレジストパターン形成状態 （Ｂ）（Ａ）に続いてＡｌ／Ｔｉ／アモーファスＳｉを
加工した状態
ーファスＳｉのパターン形成の薄膜トランジスタの断面
図 （Ａ）Ａｌ成膜後のレジストパターン形成状態 （Ｂ）（Ａ）に続いてＡｌ／Ｔｉ／アモーファスＳｉを
加工した状態
【図２】従来技術を使用した場合のＡｌ／Ｔｉ／アモー
ファスＳｉのパターン形成の薄膜トランジスタの断面図 （Ａ）Ｔｉ成膜後のレジストパターン形成状態 （Ｂ）（Ａ）に続いて従来のエッチング方法でＴｉ／ア
モーファスＳｉを加工後の状態 （Ｃ）（Ｂ）に続いてＡｌ成膜後、再度レジストパター
ン形成を行い従来のエッチング方法でＡｌを加工した状
態
ファスＳｉのパターン形成の薄膜トランジスタの断面図 （Ａ）Ｔｉ成膜後のレジストパターン形成状態 （Ｂ）（Ａ）に続いて従来のエッチング方法でＴｉ／ア
モーファスＳｉを加工後の状態 （Ｃ）（Ｂ）に続いてＡｌ成膜後、再度レジストパター
ン形成を行い従来のエッチング方法でＡｌを加工した状
態
１ ゲート電極 ２ ゲート絶縁層（ＳｉＮ） ３ 半導体層（ａ−Ｓｉ） ４ チャンネルストッパ（ＳｉＮ） ５ 半導体層（ｎ+−ａ−Ｓｉ） ６ Ｔｉ ７ Ａｌ ８ 絶縁基板 ９ レジスト １０ レジスト
───────────────────────────────────────────────────── フロントページの続き (72)発明者 関口 大好 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (56)参考文献 特開 平４−357832（ＪＰ，Ａ)
Claims (2)
- 【請求項１】 チャンネル部にチャンネルストッパを介
在したアモーファスＳｉ薄膜を用い、その下に絶縁膜と
してＳｉＮ，ＳｉＯ2を用いている薄膜トランジスタの
ソース、ドレイン電極を形成する製造方法であって、前
記チャンネル部上にＴｉ，Ａｌをその順に成膜し、所望
のレジストパターン形成し、その後ＢＣｌ3，Ｃｌ2の２
種の混合ガスまたはＢＣｌ3，Ｃｌ2，Ｎ2の３種の混合
ガスを使用し、その合計の流量に対しＣｌ2流量比を３
０％以下で、前記チャンネルストッパ上の多層膜Ａｌ／
Ｔｉ／アモーファスＳｉをその順にドライエッチングす
ることを特徴とする薄膜トランジスタの製造方法。 - 【請求項２】 チャンネル部にチャンネルストッパを介
在したアモーファスＳｉ薄膜を用い、その下に絶縁膜と
してＳｉＮ，ＳｉＯ2を用いている薄膜トランジスタの
ソース、ドレイン電極を形成する製造方法であって、前
記チャンネル部上にＴｉを成膜し、所望のレジストパタ
ーンを形成し、その後ＢＣｌ3，Ｃｌ2の２種の混合ガス
またはＢＣｌ3，Ｃｌ2，Ｎ2の３種の混合ガスを使用
し、その合計の流量に対しＣｌ2流量比を３０％以下
で、前記チャンネルストッパ上の多層膜Ｔｉ／アモーフ
ァスＳｉをその順にドライエッチングすることを特徴と
する薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4186475A JP2558995B2 (ja) | 1992-07-14 | 1992-07-14 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4186475A JP2558995B2 (ja) | 1992-07-14 | 1992-07-14 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0669236A JPH0669236A (ja) | 1994-03-11 |
| JP2558995B2 true JP2558995B2 (ja) | 1996-11-27 |
Family
ID=16189131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4186475A Expired - Lifetime JP2558995B2 (ja) | 1992-07-14 | 1992-07-14 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2558995B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5527425A (en) * | 1995-07-21 | 1996-06-18 | At&T Corp. | Method of making in-containing III/V semiconductor devices |
| KR100599963B1 (ko) * | 2000-12-12 | 2006-07-12 | 비오이 하이디스 테크놀로지 주식회사 | 소스/드레인 메탈의 잔류방지를 위한 박막 트랜지스터 제조방법 |
| KR101189271B1 (ko) | 2005-07-12 | 2012-10-09 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
| KR101316634B1 (ko) * | 2006-09-29 | 2013-10-15 | 삼성디스플레이 주식회사 | 금속 배선의 제조 방법 및 표시 기판의 제조 방법 |
| KR101373735B1 (ko) | 2007-02-22 | 2014-03-14 | 삼성디스플레이 주식회사 | 신호선의 제조 방법, 박막 트랜지스터 표시판 및 그의 제조방법 |
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