JPH10270703A - 液晶表示素子及びその製造方法 - Google Patents
液晶表示素子及びその製造方法Info
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- JPH10270703A JPH10270703A JP7719597A JP7719597A JPH10270703A JP H10270703 A JPH10270703 A JP H10270703A JP 7719597 A JP7719597 A JP 7719597A JP 7719597 A JP7719597 A JP 7719597A JP H10270703 A JPH10270703 A JP H10270703A
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Abstract
(57)【要約】
【課題】 従来の液晶表示素子の製造方法のエッチング
は、ｎ型アモルファスシリコン層５表面の酸化層やレジ
スト等に起因する汚染層の影響を受けやすく、エッチン
グ残さが生じやすい。 【解決手段】 最初に選択比（アモルファスシリコン層
４／ＳｉＮ層３）が低いＳＦ６等のフッ素系ガスと酸素
の混合ガスで、ＳｉＮ層３上のアモルファスシリコン層
４及びｎ型アモルファスシリコン層５のエッチングを行
い、表面の酸化層や汚染層を比較的良好に除去し、引き
続いて、選択比が高いＳＦ６等のフッ素系ガスと酸素と
フロンもしくは塩素系ガスとの混合ガスを用いて、残り
の膜のエッチングを行うので、エッチングガスの選択比
が高いため、下地の膜をオーバーエッチングすることな
く、エッチングを完遂させることができる。
は、ｎ型アモルファスシリコン層５表面の酸化層やレジ
スト等に起因する汚染層の影響を受けやすく、エッチン
グ残さが生じやすい。 【解決手段】 最初に選択比（アモルファスシリコン層
４／ＳｉＮ層３）が低いＳＦ６等のフッ素系ガスと酸素
の混合ガスで、ＳｉＮ層３上のアモルファスシリコン層
４及びｎ型アモルファスシリコン層５のエッチングを行
い、表面の酸化層や汚染層を比較的良好に除去し、引き
続いて、選択比が高いＳＦ６等のフッ素系ガスと酸素と
フロンもしくは塩素系ガスとの混合ガスを用いて、残り
の膜のエッチングを行うので、エッチングガスの選択比
が高いため、下地の膜をオーバーエッチングすることな
く、エッチングを完遂させることができる。
Description
【０００１】
【発明の属する技術分野】この発明は、液晶表示素子及
びその製造方法に関するものである。
びその製造方法に関するものである。
【０００２】
【従来の技術】従来の液晶表示装置の製造方法によって
作成された正常な薄膜トランジスタは、実施の形態１及
び実施の形態２を説明する図１、図２に示す薄膜トラン
ジスタと同様であるので、図１及び図２を用いて従来の
製造方法について説明する。図１、図２は、通常の液晶
表示素子製造方法により作成された正常な薄膜トランジ
スタの断面図、上面図であり、図１は図２のＡ−Ｂ断面
である。図において、１はガラス等の絶縁性基板、２は
絶縁性基板１上に形成されたゲート電極、３はゲート絶
縁膜となるＳｉＮ層、４はＳｉＮ層３上に形成されたア
モルファスシリコン層、５はアモルファスシリコン層４
上に形成されたオーミックコンタクト層であるｎ型アモ
ルファスシリコン層、６はＳｉＮ層３上に形成された画
素電極、７はソース配線である。８はソース配線７に接
続されたソース電極、９はソース電極８に対向して配置
され、画素電極６に接続されたドレイン電極である。
作成された正常な薄膜トランジスタは、実施の形態１及
び実施の形態２を説明する図１、図２に示す薄膜トラン
ジスタと同様であるので、図１及び図２を用いて従来の
製造方法について説明する。図１、図２は、通常の液晶
表示素子製造方法により作成された正常な薄膜トランジ
スタの断面図、上面図であり、図１は図２のＡ−Ｂ断面
である。図において、１はガラス等の絶縁性基板、２は
絶縁性基板１上に形成されたゲート電極、３はゲート絶
縁膜となるＳｉＮ層、４はＳｉＮ層３上に形成されたア
モルファスシリコン層、５はアモルファスシリコン層４
上に形成されたオーミックコンタクト層であるｎ型アモ
ルファスシリコン層、６はＳｉＮ層３上に形成された画
素電極、７はソース配線である。８はソース配線７に接
続されたソース電極、９はソース電極８に対向して配置
され、画素電極６に接続されたドレイン電極である。
【０００３】以下、従来の液晶表示素子の製造方法につ
いて説明する。絶縁性基板１上にゲート電極２を形成し
た後、ゲート絶縁層となるＳｉＮ層３、半導体層となる
アモルファスシリコン層４、オーミックコンタクト層と
なるｎ型アモルファスシリコン層５の３層を連続成膜
し、ＳｉＮ層３上のアモルファスシリコン層４とｎ型ア
モルファスシリコン層５をアイランド状に素子分離す
る。なお、ｎ型アモルファスシリコン層５は、半導体層
と上部金属電極との電気的導通を得るための層である。
次に、画素電極６を形成する。次いで、金属膜を堆積し
パターニングすることにより、ソース電極８、ソース配
線７と、ドレイン電極９を形成した後、ソース電極８と
ドレイン電極９との間のｎ型アモルファスシリコン層５
をエッチングすることにより、薄膜トランジスタが完成
する。このときのドライエッチング工程すなわちｎ型ア
モルファスシリコン５のエッチング工程においては、特
開平５−１６００７９に示されているように、エッチン
グガスとしてＳＦ６と酸素とＣＨＣｌＦ２等の混合ガス
を用いる方法が提案されている。
いて説明する。絶縁性基板１上にゲート電極２を形成し
た後、ゲート絶縁層となるＳｉＮ層３、半導体層となる
アモルファスシリコン層４、オーミックコンタクト層と
なるｎ型アモルファスシリコン層５の３層を連続成膜
し、ＳｉＮ層３上のアモルファスシリコン層４とｎ型ア
モルファスシリコン層５をアイランド状に素子分離す
る。なお、ｎ型アモルファスシリコン層５は、半導体層
と上部金属電極との電気的導通を得るための層である。
次に、画素電極６を形成する。次いで、金属膜を堆積し
パターニングすることにより、ソース電極８、ソース配
線７と、ドレイン電極９を形成した後、ソース電極８と
ドレイン電極９との間のｎ型アモルファスシリコン層５
をエッチングすることにより、薄膜トランジスタが完成
する。このときのドライエッチング工程すなわちｎ型ア
モルファスシリコン５のエッチング工程においては、特
開平５−１６００７９に示されているように、エッチン
グガスとしてＳＦ６と酸素とＣＨＣｌＦ２等の混合ガス
を用いる方法が提案されている。
【０００４】
【発明が解決しようとする課題】液晶表示素子の製造方
法において、従来のエッチングガスを用いたエッチング
は、ｎ型アモルファスシリコン層５表面の酸化層やレジ
スト等に起因する汚染層の影響を受けやすく、エッチン
グ残さが生じやすい。特に沸点の高い液化フロンを使用
した場合、この傾向は顕著に見られる。このエッチング
残さは、薄膜トランジスタを多数個配列し、大画面の液
晶表示素子を作製する場合、配線間短絡を引き起こすた
め、点欠陥の増加による歩留まりの低下につながる。
法において、従来のエッチングガスを用いたエッチング
は、ｎ型アモルファスシリコン層５表面の酸化層やレジ
スト等に起因する汚染層の影響を受けやすく、エッチン
グ残さが生じやすい。特に沸点の高い液化フロンを使用
した場合、この傾向は顕著に見られる。このエッチング
残さは、薄膜トランジスタを多数個配列し、大画面の液
晶表示素子を作製する場合、配線間短絡を引き起こすた
め、点欠陥の増加による歩留まりの低下につながる。
【０００５】図４〜７に、このようなエッチング残さに
よる不良発生状況を示す。図４、５は、ＳｉＮ層３上の
アモルファスシリコン層４、ｎ型アモルファスシリコン
層５をエッチングした時に発生するエッチング残さの状
況を示した断面図と上面図であり、図４は図５のＡ−Ｂ
断面である。図において、１〜９は図１におけるものと
同一のものである。１０はアモルファスシリコン層４の
エッチング残さ、１１はｎ型アモルファスシリコン層５
のエッチング残さである。エッチング残さ１０、１１に
より、画素電極６とソース配線７間が短絡しており、こ
れにより点欠陥を引き起こす。
よる不良発生状況を示す。図４、５は、ＳｉＮ層３上の
アモルファスシリコン層４、ｎ型アモルファスシリコン
層５をエッチングした時に発生するエッチング残さの状
況を示した断面図と上面図であり、図４は図５のＡ−Ｂ
断面である。図において、１〜９は図１におけるものと
同一のものである。１０はアモルファスシリコン層４の
エッチング残さ、１１はｎ型アモルファスシリコン層５
のエッチング残さである。エッチング残さ１０、１１に
より、画素電極６とソース配線７間が短絡しており、こ
れにより点欠陥を引き起こす。
【０００６】図６、７は、ソース電極８とドレイン電極
９間のｎ型アモルファスシリコン層５をエッチングした
時に発生したエッチング残さの発生状況を示した断面図
と上面図であり、図６は図７のＡ−Ｂ断面である。図に
おいて、１〜９は図４におけるものと同一のものであ
る。ソース電極８とドレイン電極９間のｎ型アモルファ
スシリコン層５が十分エッチングできずに残っており、
点欠陥を引き起こす。これらの不良の防止には、エッチ
ング時間を増加することが有効であるが、この方法は別
の問題を引き起こす。すなわち、エッチング残さが除去
できる程度までエッチング時間を延長した場合、汚染層
や酸化層の少ない正常な箇所については、過剰なエッチ
ングを行うことになる。そのため、例えば、ＳｉＮ層３
上のアモルファスシリコン層４をエッチングする工程で
は、下地絶縁層であるＳｉＮ層３が薄くなり、薄膜トラ
ンジスタの絶縁耐圧が減少するという問題を引き起こ
し、またソース電極８とドレイン電極９間のｎ型アモル
ファスシリコン層５をエッチングする工程では、チャネ
ルとなるアモルファスシリコン層４までもエッチングし
てしまうため、薄膜トランジスタの駆動能力の低下を引
き起こす。下地のアモルファスシリコン層４の過剰なエ
ッチングを防止するために、アモルファスシリコン層４
を厚くすることも考えられるが、それは成膜時間の増大
を引き起こす。
９間のｎ型アモルファスシリコン層５をエッチングした
時に発生したエッチング残さの発生状況を示した断面図
と上面図であり、図６は図７のＡ−Ｂ断面である。図に
おいて、１〜９は図４におけるものと同一のものであ
る。ソース電極８とドレイン電極９間のｎ型アモルファ
スシリコン層５が十分エッチングできずに残っており、
点欠陥を引き起こす。これらの不良の防止には、エッチ
ング時間を増加することが有効であるが、この方法は別
の問題を引き起こす。すなわち、エッチング残さが除去
できる程度までエッチング時間を延長した場合、汚染層
や酸化層の少ない正常な箇所については、過剰なエッチ
ングを行うことになる。そのため、例えば、ＳｉＮ層３
上のアモルファスシリコン層４をエッチングする工程で
は、下地絶縁層であるＳｉＮ層３が薄くなり、薄膜トラ
ンジスタの絶縁耐圧が減少するという問題を引き起こ
し、またソース電極８とドレイン電極９間のｎ型アモル
ファスシリコン層５をエッチングする工程では、チャネ
ルとなるアモルファスシリコン層４までもエッチングし
てしまうため、薄膜トランジスタの駆動能力の低下を引
き起こす。下地のアモルファスシリコン層４の過剰なエ
ッチングを防止するために、アモルファスシリコン層４
を厚くすることも考えられるが、それは成膜時間の増大
を引き起こす。
【０００７】また、別の方法として、アモルファスシリ
コン層４の表面状態に影響されにくいエッチングガス
（例えば、フッ素系ガスもしくはフッ素系ガスと酸素の
混合ガス）を用いる方法があるが、これも別の問題を引
き起こす。すなわち、表面状態に鈍感なガスは、選択比
（アモルファスシリコン層４のエッチングレートと、下
地絶縁層のＳｉＮ層３のエッチングレートとの比）が低
いため、面内分布上必要となるオーバーエッチングによ
り、下地絶縁層であるＳｉＮ層３が薄くなり、薄膜トラ
ンジスタの絶縁耐圧が減少するという問題を引き起こ
す。
コン層４の表面状態に影響されにくいエッチングガス
（例えば、フッ素系ガスもしくはフッ素系ガスと酸素の
混合ガス）を用いる方法があるが、これも別の問題を引
き起こす。すなわち、表面状態に鈍感なガスは、選択比
（アモルファスシリコン層４のエッチングレートと、下
地絶縁層のＳｉＮ層３のエッチングレートとの比）が低
いため、面内分布上必要となるオーバーエッチングによ
り、下地絶縁層であるＳｉＮ層３が薄くなり、薄膜トラ
ンジスタの絶縁耐圧が減少するという問題を引き起こ
す。
【０００８】この発明はこのような課題を解決するため
になされたものであり、下地の膜が過剰にエッチングさ
れることなく、エッチング残さのないエッチングを行う
液晶表示素子の製造方法を得ることを第一の目的として
いる。また、このような製造方法を用いて製造すること
により、絶縁耐力低下や短絡不良を減らした液晶表示素
子を得ることを第二の目的としている。
になされたものであり、下地の膜が過剰にエッチングさ
れることなく、エッチング残さのないエッチングを行う
液晶表示素子の製造方法を得ることを第一の目的として
いる。また、このような製造方法を用いて製造すること
により、絶縁耐力低下や短絡不良を減らした液晶表示素
子を得ることを第二の目的としている。
【０００９】
【課題を解決するための手段】この発明に係わる液晶表
示素子の製造方法は、絶縁性基板上に第一の電極を形成
する第一の工程と、第一の電極上を含む絶縁性基板上に
絶縁層を形成する第二の工程と、絶縁層上に半導体層を
形成する第三の工程と、半導体層上に第一導電型の半導
体層を形成する第四の工程と、半導体層及び第一導電型
の半導体層をエッチングする第五の工程を含み、第五の
工程は、絶縁層と半導体層とのエッチングレートの差が
小さいエッチングガスを用いる第一のエッチング工程
と、絶縁層と半導体層とのエッチングレートの差が大き
いエッチングガスを用いる第二のエッチング工程を含む
ものである。また、第五の工程の第一のエッチング工程
は、フッ素系ガスと酸素の混合ガスを用いるものであ
る。
示素子の製造方法は、絶縁性基板上に第一の電極を形成
する第一の工程と、第一の電極上を含む絶縁性基板上に
絶縁層を形成する第二の工程と、絶縁層上に半導体層を
形成する第三の工程と、半導体層上に第一導電型の半導
体層を形成する第四の工程と、半導体層及び第一導電型
の半導体層をエッチングする第五の工程を含み、第五の
工程は、絶縁層と半導体層とのエッチングレートの差が
小さいエッチングガスを用いる第一のエッチング工程
と、絶縁層と半導体層とのエッチングレートの差が大き
いエッチングガスを用いる第二のエッチング工程を含む
ものである。また、第五の工程の第一のエッチング工程
は、フッ素系ガスと酸素の混合ガスを用いるものであ
る。
【００１０】また、第五の工程の第二のエッチング工程
は、フッ素系ガスと酸素と塩素系ガスの混合ガスを用い
るものである。さらに、第五の工程の第二のエッチング
工程は、フッ素系ガスと酸素とフロンの混合ガスを用い
るものである。また、絶縁層上に画素電極を形成する第
六の工程と、第一導電型の半導体層上に第二の電極及び
第三の電極を形成する第七の工程と、第二の電極及び第
三の電極の間の第一導電型の半導体層をエッチングする
第八の工程を含み、第八の工程は、半導体層と第一導電
型の半導体層とのエッチングレートの差が小さいエッチ
ングガスを用いる第三のエッチング工程と、半導体層と
第一導電型の半導体層とのエッチングレートの差が大き
いエッチングガスを用いる第四のエッチング工程を含む
ものである。
は、フッ素系ガスと酸素と塩素系ガスの混合ガスを用い
るものである。さらに、第五の工程の第二のエッチング
工程は、フッ素系ガスと酸素とフロンの混合ガスを用い
るものである。また、絶縁層上に画素電極を形成する第
六の工程と、第一導電型の半導体層上に第二の電極及び
第三の電極を形成する第七の工程と、第二の電極及び第
三の電極の間の第一導電型の半導体層をエッチングする
第八の工程を含み、第八の工程は、半導体層と第一導電
型の半導体層とのエッチングレートの差が小さいエッチ
ングガスを用いる第三のエッチング工程と、半導体層と
第一導電型の半導体層とのエッチングレートの差が大き
いエッチングガスを用いる第四のエッチング工程を含む
ものである。
【００１１】さらにまた、第八の工程の第三のエッチン
グ工程は、フッ素系ガスと酸素の混合ガスを用いるもの
である。また、第八の工程の第四のエッチング工程は、
フッ素系ガスと酸素とフロンの混合ガスを用いるもので
ある。
グ工程は、フッ素系ガスと酸素の混合ガスを用いるもの
である。また、第八の工程の第四のエッチング工程は、
フッ素系ガスと酸素とフロンの混合ガスを用いるもので
ある。
【００１２】また、第三の工程及び第四の工程によって
形成される半導体層及び第一導電型の半導体層は、アモ
ルファスシリコン層及び第一導電型のアモルファスシリ
コン層であるものである。加えて、第二の工程によって
形成される絶縁層は、窒化シリコン層であるものであ
る。
形成される半導体層及び第一導電型の半導体層は、アモ
ルファスシリコン層及び第一導電型のアモルファスシリ
コン層であるものである。加えて、第二の工程によって
形成される絶縁層は、窒化シリコン層であるものであ
る。
【００１３】この発明に係わる液晶表示素子は、絶縁性
基板と、この絶縁性基板上に形成された第一の電極と、
この第一の電極を含む絶縁性基板上に形成された絶縁層
と、この絶縁層上に形成された半導体層と、この半導体
層上に形成された第一導電型の半導体層を備え、半導体
層及び第一導電型の半導体層は、絶縁層と半導体層との
エッチングレートの差が小さいエッチングガスによって
エッチングされていると共に、絶縁層と半導体層とのエ
ッチングレートの差が大きいエッチングガスによってエ
ッチングされているものである。
基板と、この絶縁性基板上に形成された第一の電極と、
この第一の電極を含む絶縁性基板上に形成された絶縁層
と、この絶縁層上に形成された半導体層と、この半導体
層上に形成された第一導電型の半導体層を備え、半導体
層及び第一導電型の半導体層は、絶縁層と半導体層との
エッチングレートの差が小さいエッチングガスによって
エッチングされていると共に、絶縁層と半導体層とのエ
ッチングレートの差が大きいエッチングガスによってエ
ッチングされているものである。
【００１４】また、絶縁性基板と、この絶縁性基板上に
形成された第一の電極と、この第一の電極を含む絶縁性
基板上に形成された絶縁層と、この絶縁層上に形成され
た半導体層と、この半導体層上に形成された第一導電型
の半導体層と、絶縁層上に形成された画素電極と、第一
導電形の半導体層上に形成された第二の電極及び第三の
電極を備え、第一導電型の半導体層は、半導体層と第一
導電形の半導体層とのエッチングレートの差が小さいエ
ッチングガスによってエッチングされていると共に、半
導体層と第一導電形の半導体層とのエッチングレートの
差が大きいエッチングガスによってエッチングされてい
るものである。
形成された第一の電極と、この第一の電極を含む絶縁性
基板上に形成された絶縁層と、この絶縁層上に形成され
た半導体層と、この半導体層上に形成された第一導電型
の半導体層と、絶縁層上に形成された画素電極と、第一
導電形の半導体層上に形成された第二の電極及び第三の
電極を備え、第一導電型の半導体層は、半導体層と第一
導電形の半導体層とのエッチングレートの差が小さいエ
ッチングガスによってエッチングされていると共に、半
導体層と第一導電形の半導体層とのエッチングレートの
差が大きいエッチングガスによってエッチングされてい
るものである。
【００１５】
実施の形態１．図１、２は、この発明の実施の形態１に
よる液晶表示素子の製造方法によって得られた薄膜トラ
ンジスタを示す断面図及び上面図であり、図１は図２の
Ａ−Ｂ断面である。図において、１〜９は上記従来装置
と同一のものであり、その説明を省略する。図３は、表
面汚染層があるときのエッチング前後の状況について、
実施の形態１と従来例との比較を示す図である。図にお
いて、１〜５は図１におけるものと同じものである。１
２はｎ型アモルファスシリコン層５上の汚染層又は酸化
層であるエッチング阻害層である。
よる液晶表示素子の製造方法によって得られた薄膜トラ
ンジスタを示す断面図及び上面図であり、図１は図２の
Ａ−Ｂ断面である。図において、１〜９は上記従来装置
と同一のものであり、その説明を省略する。図３は、表
面汚染層があるときのエッチング前後の状況について、
実施の形態１と従来例との比較を示す図である。図にお
いて、１〜５は図１におけるものと同じものである。１
２はｎ型アモルファスシリコン層５上の汚染層又は酸化
層であるエッチング阻害層である。
【００１６】次に製法について説明する。ガラス等の絶
縁性基板１上にクロム等の高融点金属薄膜をスパッタ法
で堆積した後、パターニングしてゲート電極２を形成す
る。プラズマＣＶＤ法により、ゲート絶縁層となるＳｉ
Ｎ層３、半導体層となるアモルファスシリコン層４、オ
ーミックコンタクト層となるｎ形アモルファスシリコン
層５の３層を連続成膜した後、ＳｉＮ層３上のアモルフ
ァスシリコン層４とｎ形アモルファスシリコン層５をア
イランド状に素子分離するため、フォトリソグラフィ工
程を経てエッチングを行う。
縁性基板１上にクロム等の高融点金属薄膜をスパッタ法
で堆積した後、パターニングしてゲート電極２を形成す
る。プラズマＣＶＤ法により、ゲート絶縁層となるＳｉ
Ｎ層３、半導体層となるアモルファスシリコン層４、オ
ーミックコンタクト層となるｎ形アモルファスシリコン
層５の３層を連続成膜した後、ＳｉＮ層３上のアモルフ
ァスシリコン層４とｎ形アモルファスシリコン層５をア
イランド状に素子分離するため、フォトリソグラフィ工
程を経てエッチングを行う。
【００１７】次に、実施の形態１で用いたエッチングガ
スについて記載する。まず最初のエッチング時には、Ｓ
Ｆ６＝２５０ｓｃｃｍ、Ｏ２＝２５０ｓｃｃｍを混合し
たガスを用いた。このときのエッチング圧力は１６Ｐ
ａ、投入電力は１０００Ｗ、エッチング時間は３０秒で
ある。このエッチングにより表面の汚染層や酸化層は除
去される。エッチング完了後、一旦真空排気を行い、次
のエッチングを行う。引き続いて行うエッチングでは、
ＳＦ６＝２２０ｓｃｃｍ、フロン１２３＝２３０ｓｃｃ
ｍ、Ｏ２＝３０ｓｃｃｍを混合したガスを用いた。この
ときのエッチング圧力は１６Ｐａ、投入電力は１０００
Ｗ、エッチング時間は９０秒である。なお、ここでは、
最初のエッチング完了後に真空排気を行ったが、真空排
気を行わずに、徐々にガス混合比を変えても良い。ま
た、その際、プラズマ放電を停止してもしなくても良
い。さらに、最初のエッチングにおいて、ＳＦ６と酸素
の混合ガスを用いたが、ＳＦ６単独で行っても良い。
スについて記載する。まず最初のエッチング時には、Ｓ
Ｆ６＝２５０ｓｃｃｍ、Ｏ２＝２５０ｓｃｃｍを混合し
たガスを用いた。このときのエッチング圧力は１６Ｐ
ａ、投入電力は１０００Ｗ、エッチング時間は３０秒で
ある。このエッチングにより表面の汚染層や酸化層は除
去される。エッチング完了後、一旦真空排気を行い、次
のエッチングを行う。引き続いて行うエッチングでは、
ＳＦ６＝２２０ｓｃｃｍ、フロン１２３＝２３０ｓｃｃ
ｍ、Ｏ２＝３０ｓｃｃｍを混合したガスを用いた。この
ときのエッチング圧力は１６Ｐａ、投入電力は１０００
Ｗ、エッチング時間は９０秒である。なお、ここでは、
最初のエッチング完了後に真空排気を行ったが、真空排
気を行わずに、徐々にガス混合比を変えても良い。ま
た、その際、プラズマ放電を停止してもしなくても良
い。さらに、最初のエッチングにおいて、ＳＦ６と酸素
の混合ガスを用いたが、ＳＦ６単独で行っても良い。
【００１８】実施の形態１に係るエッチングのうち２回
目のエッチングの条件は、ＳｉＮ層３よりもアモルファ
スシリコン層４やｎ型アモルファスシリコン層５のエッ
チングレートが高いため、下地であるＳｉＮ層３のオー
バーエッチングは、最小限に抑えられる。また、汚染層
・酸化層は最初のエッチングにて除去されており、エッ
チング残さも低減する。次に、スパッタ法によりＩＴＯ
膜を堆積後、パターニングにより画素電極６を形成す
る。さらに、スパッタ法によりアルミ合金等の金属膜を
堆積した後、フォトリソグラフィ工程と金属膜のエッチ
ング工程により、ソース電極８、ソース配線７、ドレイ
ン電極９を形成する。ソース電極８とドレイン電極９と
の間のｎ形アモルファスシリコン層５をエッチングし
て、薄膜トランジスタが完成する。
目のエッチングの条件は、ＳｉＮ層３よりもアモルファ
スシリコン層４やｎ型アモルファスシリコン層５のエッ
チングレートが高いため、下地であるＳｉＮ層３のオー
バーエッチングは、最小限に抑えられる。また、汚染層
・酸化層は最初のエッチングにて除去されており、エッ
チング残さも低減する。次に、スパッタ法によりＩＴＯ
膜を堆積後、パターニングにより画素電極６を形成す
る。さらに、スパッタ法によりアルミ合金等の金属膜を
堆積した後、フォトリソグラフィ工程と金属膜のエッチ
ング工程により、ソース電極８、ソース配線７、ドレイ
ン電極９を形成する。ソース電極８とドレイン電極９と
の間のｎ形アモルファスシリコン層５をエッチングし
て、薄膜トランジスタが完成する。
【００１９】ここで、エッチングに用いたガスの作用に
ついて述べる。アモルファスシリコン層４、ｎ型アモル
ファスシリコン層５を単独でエッチングできるガスは、
ＳＦ６である。ただし、ＳＦ６単独でエッチングを行う
よりも、酸素を添加すると面内均一性が向上する。従っ
て、アモルファスシリコンをエッチングするだけであれ
ば、ＳＦ６、もしくはＳＦ６と酸素の混合ガスで十分可
能である。しかし、これらのガスでエッチングを行った
場合は、選択比（汚染層、ＳｉＮ、アモルファスシリコ
ン間の選択比）が低いため、前述した通り、下地の膜を
エッチングしてしまうことになる。
ついて述べる。アモルファスシリコン層４、ｎ型アモル
ファスシリコン層５を単独でエッチングできるガスは、
ＳＦ６である。ただし、ＳＦ６単独でエッチングを行う
よりも、酸素を添加すると面内均一性が向上する。従っ
て、アモルファスシリコンをエッチングするだけであれ
ば、ＳＦ６、もしくはＳＦ６と酸素の混合ガスで十分可
能である。しかし、これらのガスでエッチングを行った
場合は、選択比（汚染層、ＳｉＮ、アモルファスシリコ
ン間の選択比）が低いため、前述した通り、下地の膜を
エッチングしてしまうことになる。
【００２０】一方、フロンもしくは塩素系ガスは、単独
では重合膜を生成してしまうためエッチングが継続でき
ないものの、ＳＦ６、酸素ガスと混合することにより、
下地の膜や汚染層との選択比を向上させる効果を有す
る。これは、ガス中の塩素原子により膜表面の電子反応
が加速されるためで、エッチングレートには汚染層、Ｓ
ｉＮ層３＜アモルファスシリコン層４＜ｎ型アモルファ
スシリコン層５の関係がある。
では重合膜を生成してしまうためエッチングが継続でき
ないものの、ＳＦ６、酸素ガスと混合することにより、
下地の膜や汚染層との選択比を向上させる効果を有す
る。これは、ガス中の塩素原子により膜表面の電子反応
が加速されるためで、エッチングレートには汚染層、Ｓ
ｉＮ層３＜アモルファスシリコン層４＜ｎ型アモルファ
スシリコン層５の関係がある。
【００２１】そこでアモルファスシリコン層４やｎ型ア
モルファスシリコン層５のエッチングでは、一般に特開
平５−１６００７９や特公平７−８３０１８に示されて
いるように、ＳＦ６、酸素、フロンもしくは塩素系ガス
の混合ガスが用いられている。ここで、フロンもしくは
塩素系ガスの混合比は非常に微妙である。混合比が不足
すれば、選択比（この場合、アモルファスシリコン層／
ＳｉＮ層の選択比）の低下により、下地の膜の過剰なオ
ーバーエッチングを引き起こす。この状況を図３の従来
例１に示す。反対に、混合比が過剰であれば、選択比
（この場合、アモルファスシリコン層／汚染層の選択
比）が高すぎるために、表面の酸化層や汚染層がエッチ
ング阻害層１２となるため、エッチング残さが増大す
る。この状況を図３の従来例２に示す。
モルファスシリコン層５のエッチングでは、一般に特開
平５−１６００７９や特公平７−８３０１８に示されて
いるように、ＳＦ６、酸素、フロンもしくは塩素系ガス
の混合ガスが用いられている。ここで、フロンもしくは
塩素系ガスの混合比は非常に微妙である。混合比が不足
すれば、選択比（この場合、アモルファスシリコン層／
ＳｉＮ層の選択比）の低下により、下地の膜の過剰なオ
ーバーエッチングを引き起こす。この状況を図３の従来
例１に示す。反対に、混合比が過剰であれば、選択比
（この場合、アモルファスシリコン層／汚染層の選択
比）が高すぎるために、表面の酸化層や汚染層がエッチ
ング阻害層１２となるため、エッチング残さが増大す
る。この状況を図３の従来例２に示す。
【００２２】実施の形態１における製造方法において
は、まず最初にＳＦ６等のフッ素系ガスと酸素の混合ガ
スでエッチングを行うため、選択比が低いものの、かえ
って表面の酸化層や汚染層のエッチングは比較的良好に
行える。このエッチングは選択比（アモルファスシリコ
ン層／ＳｉＮ層）が低いので、あまり長く行うと下地の
膜も過剰にエッチングしてしまうため、膜表面部のみの
エッチングに留めておくことが必要である。引き続い
て、ＳＦ６等のフッ素系ガスと酸素とフロンもしくは塩
素系ガスとの混合ガスを用いて、残りの膜のエッチング
を行う。このエッチングは選択比が高いため、下地の膜
をオーバーエッチングすることなく、エッチングを完遂
させることができる。また、最初のエッチングにおい
て、表面の酸化層や汚染層を除去しているため、エッチ
ング残さも大幅に減少できる。以上の状況を図３の本発
明例に示す。以上、図３を用いて、ＳｉＮ層３上のアモ
ルファスシリコン層４をエッチングする工程について論
じたが、アモルファスシリコン層４上のｎ型アモルファ
スシリコン層５をエッチングする工程でも、同様の効果
が得られる。
は、まず最初にＳＦ６等のフッ素系ガスと酸素の混合ガ
スでエッチングを行うため、選択比が低いものの、かえ
って表面の酸化層や汚染層のエッチングは比較的良好に
行える。このエッチングは選択比（アモルファスシリコ
ン層／ＳｉＮ層）が低いので、あまり長く行うと下地の
膜も過剰にエッチングしてしまうため、膜表面部のみの
エッチングに留めておくことが必要である。引き続い
て、ＳＦ６等のフッ素系ガスと酸素とフロンもしくは塩
素系ガスとの混合ガスを用いて、残りの膜のエッチング
を行う。このエッチングは選択比が高いため、下地の膜
をオーバーエッチングすることなく、エッチングを完遂
させることができる。また、最初のエッチングにおい
て、表面の酸化層や汚染層を除去しているため、エッチ
ング残さも大幅に減少できる。以上の状況を図３の本発
明例に示す。以上、図３を用いて、ＳｉＮ層３上のアモ
ルファスシリコン層４をエッチングする工程について論
じたが、アモルファスシリコン層４上のｎ型アモルファ
スシリコン層５をエッチングする工程でも、同様の効果
が得られる。
【００２３】実施の形態２．実施の形態２による液晶表
示素子の製造方法を、図１及び図２を援用して説明す
る。ガラス等の絶縁性基板１上にクロム等の高融点金属
薄膜をスパッタ法で堆積した後、パターニングしてゲー
ト電極２を形成する。プラズマＣＶＤ法により、ゲート
絶縁層となるＳｉＮ層３、半導体層となるアモルファス
シリコン層４、オーミックコンタクト層となるｎ形アモ
ルファスシリコン層５の３層を連続成膜した後、ＳｉＮ
層３上のアモルファスシリコン層４とｎ形アモルファス
シリコン層５をアイランド状に素子分解する。次に、ス
パッタ法によりＩＴＯ（酸化インジウム）膜を堆積後、
パターニングにより画素電極６を形成する。さらに、ス
パッタ法によりアルミ合金等の金属膜を堆積した後、フ
ォトリソグラフィ工程と金属膜のエッチング工程によ
り、ソース配線７とソース電極８とドレイン電極９を形
成する。そして、ソース電極８とドレイン電極９との間
のｎ形アモルファスシリコン層５のエッチングを行う。
示素子の製造方法を、図１及び図２を援用して説明す
る。ガラス等の絶縁性基板１上にクロム等の高融点金属
薄膜をスパッタ法で堆積した後、パターニングしてゲー
ト電極２を形成する。プラズマＣＶＤ法により、ゲート
絶縁層となるＳｉＮ層３、半導体層となるアモルファス
シリコン層４、オーミックコンタクト層となるｎ形アモ
ルファスシリコン層５の３層を連続成膜した後、ＳｉＮ
層３上のアモルファスシリコン層４とｎ形アモルファス
シリコン層５をアイランド状に素子分解する。次に、ス
パッタ法によりＩＴＯ（酸化インジウム）膜を堆積後、
パターニングにより画素電極６を形成する。さらに、ス
パッタ法によりアルミ合金等の金属膜を堆積した後、フ
ォトリソグラフィ工程と金属膜のエッチング工程によ
り、ソース配線７とソース電極８とドレイン電極９を形
成する。そして、ソース電極８とドレイン電極９との間
のｎ形アモルファスシリコン層５のエッチングを行う。
【００２４】実施の形態２で用いたガスは、最初のエッ
チングではＣＦ４＝３０ｓｃｃｍ、Ｏ２＝８０ｓｃｃｍ
の混合ガスであり、このときのエッチング圧力は５Ｐ
ａ、投入電力は６００Ｗ、エッチング時間は６０秒であ
る。エッチング完了後、一旦真空排気を行った後、次の
エッチングを行う。引き続いて行うエッチングでは、Ｓ
Ｆ６＝２２０ｓｃｃｍ、フロン１２３＝２３０ｓｃｃ
ｍ、Ｏ２＝３０ｓｃｃｍを混合したガスを用いた。この
ときのエッチング圧力は１６Ｐａ、投入電力は１０００
Ｗ、エッチング時間は４０秒である。また、このときの
エッチングレートは、アモルファスシリコン層４では１
６００Ａ／ｍｉｎ、ｎ型アモルファスシリコン層５では
２０００Ａ／ｍｉｎであった。
チングではＣＦ４＝３０ｓｃｃｍ、Ｏ２＝８０ｓｃｃｍ
の混合ガスであり、このときのエッチング圧力は５Ｐ
ａ、投入電力は６００Ｗ、エッチング時間は６０秒であ
る。エッチング完了後、一旦真空排気を行った後、次の
エッチングを行う。引き続いて行うエッチングでは、Ｓ
Ｆ６＝２２０ｓｃｃｍ、フロン１２３＝２３０ｓｃｃ
ｍ、Ｏ２＝３０ｓｃｃｍを混合したガスを用いた。この
ときのエッチング圧力は１６Ｐａ、投入電力は１０００
Ｗ、エッチング時間は４０秒である。また、このときの
エッチングレートは、アモルファスシリコン層４では１
６００Ａ／ｍｉｎ、ｎ型アモルファスシリコン層５では
２０００Ａ／ｍｉｎであった。
【００２５】実施の形態２のエッチング方法では、アモ
ルファスシリコン４よりもｎ型アモルファスシリコン層
５のエッチングレートが高いため、下地であるアモルフ
ァスシリコン層４のオーバーエッチングは最小限に抑え
られる。このエッチング完了後、レジストを除去し、薄
膜トランジスタが完成する。なお、実施の形態２を実施
の形態１と共に用いることができるのは、言うまでもな
い。
ルファスシリコン４よりもｎ型アモルファスシリコン層
５のエッチングレートが高いため、下地であるアモルフ
ァスシリコン層４のオーバーエッチングは最小限に抑え
られる。このエッチング完了後、レジストを除去し、薄
膜トランジスタが完成する。なお、実施の形態２を実施
の形態１と共に用いることができるのは、言うまでもな
い。
【００２６】
【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に示すような効果を奏する。絶縁性
基板上に第一の電極を形成する第一の工程と、第一の電
極上を含む絶縁性基板上に絶縁層を形成する第二の工程
と、絶縁層上に半導体層を形成する第三の工程と、半導
体層上に第一導電型の半導体層を形成する第四の工程
と、半導体層及び第一導電型の半導体層をエッチングす
る第五の工程を含み、第五の工程は、絶縁層と半導体層
とのエッチングレートの差が小さいエッチングガスを用
いる第一のエッチング工程と、絶縁層と半導体層とのエ
ッチングレートの差が大きいエッチングガスを用いる第
二のエッチング工程を含むので、絶縁層を過剰にエッチ
ングすることなく、半導体層及び第一導電型の半導体層
のエッチング残さを低減することができ、絶縁耐力低下
や短絡不良を減らして、製造歩留まりをよくすることが
できる。
れているので、以下に示すような効果を奏する。絶縁性
基板上に第一の電極を形成する第一の工程と、第一の電
極上を含む絶縁性基板上に絶縁層を形成する第二の工程
と、絶縁層上に半導体層を形成する第三の工程と、半導
体層上に第一導電型の半導体層を形成する第四の工程
と、半導体層及び第一導電型の半導体層をエッチングす
る第五の工程を含み、第五の工程は、絶縁層と半導体層
とのエッチングレートの差が小さいエッチングガスを用
いる第一のエッチング工程と、絶縁層と半導体層とのエ
ッチングレートの差が大きいエッチングガスを用いる第
二のエッチング工程を含むので、絶縁層を過剰にエッチ
ングすることなく、半導体層及び第一導電型の半導体層
のエッチング残さを低減することができ、絶縁耐力低下
や短絡不良を減らして、製造歩留まりをよくすることが
できる。
【００２７】また、絶縁層上に画素電極を形成する第六
の工程と、第一導電型の半導体層上に第二の電極及び第
三の電極を形成する第七の工程と、第二の電極及び第三
の電極の間の第一導電型の半導体層をエッチングする第
八の工程を含み、第八の工程は、半導体層と第一導電型
の半導体層とのエッチングレートの差が小さいエッチン
グガスを用いる第三のエッチング工程と、半導体層と第
一導電型の半導体層とのエッチングレートの差が大きい
エッチングガスを用いる第四のエッチング工程を含むの
で、半導体層を過剰にエッチングすることなく、第一導
電型の半導体層のエッチング残さを低減することができ
る。
の工程と、第一導電型の半導体層上に第二の電極及び第
三の電極を形成する第七の工程と、第二の電極及び第三
の電極の間の第一導電型の半導体層をエッチングする第
八の工程を含み、第八の工程は、半導体層と第一導電型
の半導体層とのエッチングレートの差が小さいエッチン
グガスを用いる第三のエッチング工程と、半導体層と第
一導電型の半導体層とのエッチングレートの差が大きい
エッチングガスを用いる第四のエッチング工程を含むの
で、半導体層を過剰にエッチングすることなく、第一導
電型の半導体層のエッチング残さを低減することができ
る。
【００２８】また、絶縁性基板と、この絶縁性基板上に
形成された第一の電極と、この第一の電極を含む絶縁性
基板上に形成された絶縁層と、この絶縁層上に形成され
た半導体層と、この半導体層上に形成された第一導電型
の半導体層を備え、半導体層及び第一導電型の半導体層
は、絶縁層と半導体層とのエッチングレートの差が小さ
いエッチングガスによってエッチングされていると共
に、絶縁層と半導体層とのエッチングレートの差が大き
いエッチングガスによってエッチングされているので、
半導体層と第一導電型の半導体層のエッチング残さが少
なく、このため欠陥の少ない液晶表示素子とすることが
できる。
形成された第一の電極と、この第一の電極を含む絶縁性
基板上に形成された絶縁層と、この絶縁層上に形成され
た半導体層と、この半導体層上に形成された第一導電型
の半導体層を備え、半導体層及び第一導電型の半導体層
は、絶縁層と半導体層とのエッチングレートの差が小さ
いエッチングガスによってエッチングされていると共
に、絶縁層と半導体層とのエッチングレートの差が大き
いエッチングガスによってエッチングされているので、
半導体層と第一導電型の半導体層のエッチング残さが少
なく、このため欠陥の少ない液晶表示素子とすることが
できる。
【００２９】また、絶縁性基板と、この絶縁性基板上に
形成された第一の電極と、この第一の電極を含む絶縁性
基板上に形成された絶縁層と、この絶縁層上に形成され
た半導体層と、この半導体層上に形成された第一導電型
の半導体層と、絶縁層上に形成された画素電極と、第一
導電形の半導体層上に形成された第二の電極及び第三の
電極を備え、第一導電型の半導体層は、半導体層と第一
導電形の半導体層とのエッチングレートの差が小さいエ
ッチングガスによってエッチングされていると共に、半
導体層と第一導電形の半導体層とのエッチングレートの
差が大きいエッチングガスによってエッチングされてい
るので、第一導電形の半導体層のエッチング残さが少な
く、したがって欠陥を少なくした液晶表示素子とするこ
とができる。
形成された第一の電極と、この第一の電極を含む絶縁性
基板上に形成された絶縁層と、この絶縁層上に形成され
た半導体層と、この半導体層上に形成された第一導電型
の半導体層と、絶縁層上に形成された画素電極と、第一
導電形の半導体層上に形成された第二の電極及び第三の
電極を備え、第一導電型の半導体層は、半導体層と第一
導電形の半導体層とのエッチングレートの差が小さいエ
ッチングガスによってエッチングされていると共に、半
導体層と第一導電形の半導体層とのエッチングレートの
差が大きいエッチングガスによってエッチングされてい
るので、第一導電形の半導体層のエッチング残さが少な
く、したがって欠陥を少なくした液晶表示素子とするこ
とができる。
【図１】 この発明の実施の形態１及び２による液晶表
示素子の製造方法によって作成された薄膜トランジスタ
を示す断面図である。
示素子の製造方法によって作成された薄膜トランジスタ
を示す断面図である。
【図２】 この発明の実施の形態１及び２による液晶表
示素子の製造方法によって作成された薄膜トランジスタ
を示す上面図である。
示素子の製造方法によって作成された薄膜トランジスタ
を示す上面図である。
【図３】 表面汚染層がある時のエッチング前後の状況
について、本発明例と従来例との比較を示す図である。
について、本発明例と従来例との比較を示す図である。
【図４】 従来の液晶表示素子の製造方法によるエッチ
ング残さを示す断面図である。
ング残さを示す断面図である。
【図５】 従来の液晶表示素子の製造方法によるエッチ
ング残さを示す上面図である。
ング残さを示す上面図である。
【図６】 従来の液晶表示素子の製造方法によるエッチ
ング残さを示す断面図である。
ング残さを示す断面図である。
【図７】 従来の液晶表示素子の製造方法によるエッチ
ング残さを示す上面図である。
ング残さを示す上面図である。
１ 絶縁性基板、２ ゲート電極、３ ＳｉＮ層、４
アモルファスシリコン層、５ ｎ型アモルファスシリコ
ン層、６ 画素電極、７ ソース配線、８ ソース電
極、９ ドレイン電極、１０，１１ エッチング残さ。
アモルファスシリコン層、５ ｎ型アモルファスシリコ
ン層、６ 画素電極、７ ソース配線、８ ソース電
極、９ ドレイン電極、１０，１１ エッチング残さ。
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６１８Ｃ ６２７Ｚ
Claims (11)
- 【請求項１】 絶縁性基板上に第一の電極を形成する第
一の工程、上記第一の電極上を含む絶縁性基板上に絶縁
層を形成する第二の工程、上記絶縁層上に半導体層を形
成する第三の工程、上記半導体層上に第一導電型の半導
体層を形成する第四の工程、上記半導体層及び第一導電
型の半導体層をエッチングする第五の工程を含み、第五
の工程は、絶縁層と半導体層とのエッチングレートの差
が小さいエッチングガスを用いる第一のエッチング工程
と、上記絶縁層と半導体層とのエッチングレートの差が
大きいエッチングガスを用いる第二のエッチング工程を
含むことを特徴とする液晶表示素子の製造方法。 - 【請求項２】 第五の工程の第一のエッチング工程は、
フッ素系ガスと酸素の混合ガスを用いることを特徴とす
る請求項１記載の液晶表示素子の製造方法。 - 【請求項３】 第五の工程の第二のエッチング工程は、
フッ素系ガスと酸素と塩素系ガスの混合ガスを用いるこ
とを特徴とする請求項１または請求項２記載の液晶表示
素子の製造方法。 - 【請求項４】 第五の工程の第二のエッチング工程は、
フッ素系ガスと酸素とフロンの混合ガスを用いることを
特徴とする請求項１または請求項２記載の液晶表示素子
の製造方法。 - 【請求項５】 絶縁層上に画素電極を形成する第六の工
程、第一導電型の半導体層上に第二の電極及び第三の電
極を形成する第七の工程、上記第二の電極及び第三の電
極の間の第一導電型の半導体層をエッチングする第八の
工程を含み、第八の工程は、半導体層と第一導電型の半
導体層とのエッチングレートの差が小さいエッチングガ
スを用いる第三のエッチング工程と、上記半導体層と第
一導電型の半導体層とのエッチングレートの差が大きい
エッチングガスを用いる第四のエッチング工程を含むこ
とを特徴とする請求項１〜請求項４のいずれか一項記載
の液晶表示素子の製造方法。 - 【請求項６】 第八の工程の第三のエッチング工程は、
フッ素系ガスと酸素の混合ガスを用いることを特徴とす
る請求項５記載の液晶表示素子の製造方法。 - 【請求項７】 第八の工程の第四のエッチング工程は、
フッ素系ガスと酸素とフロンの混合ガスを用いることを
特徴とする請求項５または請求項６記載の液晶表示素子
の製造方法。 - 【請求項８】 第三の工程及び第四の工程によって形成
される半導体層及び第一導電型の半導体層は、アモルフ
ァスシリコン層及び第一導電型のアモルファスシリコン
層であることを特徴とする請求項１〜請求項７のいずれ
か一項記載の液晶表示素子の製造方法。 - 【請求項９】 第二の工程によって形成される絶縁層
は、窒化シリコン層であることを特徴とする請求項１〜
請求項８のいずれか一項記載の液晶表示素子の製造方
法。 - 【請求項１０】 絶縁性基板、この絶縁性基板上に形成
された第一の電極、この第一の電極を含む上記絶縁性基
板上に形成された絶縁層、この絶縁層上に形成された半
導体層、この半導体層上に形成された第一導電型の半導
体層を備え、半導体層及び第一導電型の半導体層は、上
記絶縁層と半導体層とのエッチングレートの差が小さい
エッチングガスによってエッチングされていると共に、
上記絶縁層と半導体層とのエッチングレートの差が大き
いエッチングガスによってエッチングされていることを
特徴とする液晶表示素子。 - 【請求項１１】 絶縁性基板、この絶縁性基板上に形成
された第一の電極、この第一の電極を含む上記絶縁性基
板上に形成された絶縁層、この絶縁層上に形成された半
導体層、この半導体層上に形成された第一導電型の半導
体層、上記絶縁層上に形成された画素電極、上記第一導
電形の半導体層上に形成された第二の電極及び第三の電
極を備え、第一導電型の半導体層は、上記半導体層と第
一導電形の半導体層とのエッチングレートの差が小さい
エッチングガスによってエッチングされていると共に、
上記半導体層と第一導電形の半導体層とのエッチングレ
ートの差が大きいエッチングガスによってエッチングさ
れていることを特徴とする液晶表示素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7719597A JPH10270703A (ja) | 1997-03-28 | 1997-03-28 | 液晶表示素子及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7719597A JPH10270703A (ja) | 1997-03-28 | 1997-03-28 | 液晶表示素子及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10270703A true JPH10270703A (ja) | 1998-10-09 |
Family
ID=13627046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7719597A Pending JPH10270703A (ja) | 1997-03-28 | 1997-03-28 | 液晶表示素子及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10270703A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007184356A (ja) * | 2006-01-05 | 2007-07-19 | Oki Electric Ind Co Ltd | エッチング方法 |
| CN100353490C (zh) * | 2004-02-17 | 2007-12-05 | 三洋电机株式会社 | 半导体装置的制造方法 |
-
1997
- 1997-03-28 JP JP7719597A patent/JPH10270703A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100353490C (zh) * | 2004-02-17 | 2007-12-05 | 三洋电机株式会社 | 半导体装置的制造方法 |
| JP2007184356A (ja) * | 2006-01-05 | 2007-07-19 | Oki Electric Ind Co Ltd | エッチング方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040427 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040511 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040921 |