KR20010014933A - 박막 트랜지스터 및 그 제조방법 - Google Patents
박막 트랜지스터 및 그 제조방법 Download PDFInfo
- Publication number
- KR20010014933A KR20010014933A KR1020000026672A KR20000026672A KR20010014933A KR 20010014933 A KR20010014933 A KR 20010014933A KR 1020000026672 A KR1020000026672 A KR 1020000026672A KR 20000026672 A KR20000026672 A KR 20000026672A KR 20010014933 A KR20010014933 A KR 20010014933A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- metal
- electrode
- ohmic contact
- source
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 24
- 238000000034 method Methods 0.000 title claims description 19
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000010408 film Substances 0.000 claims abstract description 81
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 54
- 229910052751 metal Inorganic materials 0.000 claims abstract description 49
- 239000002184 metal Substances 0.000 claims abstract description 49
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 239000004065 semiconductor Substances 0.000 claims abstract description 33
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 20
- 238000000992 sputter etching Methods 0.000 claims abstract description 19
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical group [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 16
- 238000004544 sputter deposition Methods 0.000 claims description 18
- 229910052723 transition metal Inorganic materials 0.000 claims description 14
- 150000003624 transition metals Chemical class 0.000 claims description 14
- 229910052710 silicon Inorganic materials 0.000 claims description 13
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 12
- 239000001301 oxygen Substances 0.000 claims description 12
- 229910052760 oxygen Inorganic materials 0.000 claims description 12
- 238000002161 passivation Methods 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 10
- 229910052804 chromium Inorganic materials 0.000 claims description 8
- 239000007789 gas Substances 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 238000004380 ashing Methods 0.000 claims description 5
- 229910052750 molybdenum Inorganic materials 0.000 claims description 5
- 229910052719 titanium Inorganic materials 0.000 claims description 5
- 239000012535 impurity Substances 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims description 4
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 3
- -1 composed of aluminum Chemical class 0.000 claims 1
- 239000011159 matrix material Substances 0.000 abstract description 13
- 239000004973 liquid crystal related substance Substances 0.000 abstract description 10
- 239000010936 titanium Substances 0.000 description 16
- 238000000206 photolithography Methods 0.000 description 11
- 230000000052 comparative effect Effects 0.000 description 9
- 239000011651 chromium Substances 0.000 description 8
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 239000001257 hydrogen Substances 0.000 description 4
- 229910052739 hydrogen Inorganic materials 0.000 description 4
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910000077 silane Inorganic materials 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 150000002431 hydrogen Chemical class 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000009832 plasma treatment Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78663—Amorphous silicon transistors
- H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
기판상의 게이트전극을 피복하도록 게이트절연층, 진성 비정질 실리콘 반도체층, 및 옴접촉층을 연속적으로 형성하여 소스 및 드레인 전극을 형성하기 전에 고주파 스퍼터 에칭을 수행함으로써 옴접촉층의 표면에서 자연산화막을 제거한다. 이 자연산화막을 제거한 후, Al을 주성분으로 하는 금속층을 게이트산화층 및 옴접촉층 상에 형성한다.
Description
본 발명은 박막 트랜지스터 및 그 제조방법에 관한 것으로, 특히, 액정디스플레이용 액티브 매트릭스 기판으로서 적용가능한 비정질 실리콘 박막 트랜지스터를 제조하는 방법에 관한 것이다.
액티브층용 비정질 실리콘을 사용한 박막 트랜지스터 (이하, TFT 라 함) 에 관해서는, 옴접촉층 (ohmic contact layer) 으로서 소스 및 드레인전극과 비정질 실리콘 (이하, a-Si 라 함) 사이에 고농도 불순물로 도핑된 n+형 비정질 실리콘층 (이하, n+a-Si 라 함) 을 형성하는 것이 일반적이다. 옴접촉층과 소스 및 드레인전극 사이의 접촉을 향상시키기 위하여, Cr, Mo, 또는 Ti 와 같은 전이금속을 통상 사용한다.
1987년에 공개된 일본특개소 62-285464 호 공보에는, TFT 의 옴접촉층 상에 소스 및 드레인전극의 금속으로서 알루미늄 (Al) 만을 사용한 경우가 개시되어 있다. 그러나, 불가피하게 TFT 제조동안에 옴접촉층으로서 역할하는 n+a-Si 의 표면상에 자연산화막이 형성된다. 상기 공보에 제안된 바와 같이, Al 만으로 이루어진 전극이 그 표면상의 자연산화막과 함께 옴접촉층 상에 형성되더라도, 바람직한 접촉을 얻을 수 없다. 그러나, Cr, Mo, 또는 Ti 와 같은 전이금속을 사용할 때, 자연산화막이 n+a-Si 의 표면에 존재하더라도 바람직한 접촉이 얻어진다. 따라서, Al 만으로 이루어진 전극은 저항이 낮다는 이점이 있어도 실제로 사용되지 않는다.
따라서, 소스 및 드레인전극을 위해서 Al 만을 사용하거나 Al 을 주성분으로 하는 금속을 사용할 때, 옴접촉층의 표면의 자연산화막때문에 큰 온전류 (on-current)가 얻어지지 않는다. 상기 특성을 나타내는 박막 트랜지스터는 액정 디스플레이용 액티브 매트릭스 기판으로서 사용될 수 없다고 하는 문제점이 있다.
따라서, 본 발명의 목적은, 액정 디스플레이용 액티브 매트릭스 기판으로서 적용가능하도록 비정질 실리콘 TFT 의 소스 및 드레인전극을 위해 Al 을 주성분으로 하는 금속을 이용한 박막 트랜지스터 및 그 제조방법을 제공하는 것이다.
본 발명에 따르면, 투명 절연기판상에 형성된 게이트전극을 피복하도록 투명 절연기판의 전체표면에 게이트절연층, 실리콘 반도체층, 및 옴접촉층을 연속적으로 형성하여 아일랜드 (island) 처럼 트랜지스터 영역내에 반도체층 및 옴접촉층을 패터닝한다. 그후, 소스 및 드레인전극을 피복하기 전에 고주파 스퍼터 에칭을 수행하여 옴접촉층의 표면으로부터 자연산화막을 제거하는 단계, 및 게이트절연층 및 옴접촉층 상에 Al 을 주성분으로 하는 금속층을 형성하는 단계를 포함하는 박막 트랜지스터 제조방법이 얻어진다.
소스 및 드레인전극은 측벽에 형성된 산화층과 함께 Al 로 이루어진 하층 및 Ti 로 이루어진 상층으로 구성된 이중층 구조를 갖는 것이 바람직하다.
또한, Al 을 주성분으로 하는 금속으로서 Si 가 Al 에 0.5 내지 3.0 wt% (두 값 모두 포함)의 양으로 첨가된 합금을 사용하는 것이 바람직하다. 또한, 실리콘 반도체층은 진성 a-Si 막을 사용하는 것이 바람직하다.
특히, 본 발명에 따르면, 표면 자연산화막을 제거하는 단계부터 스퍼터링을 통해 Al 을 주성분으로 하는 금속층을 형성하는 단계를 개시하기까지의 시간을 1분 이하로 설정하는 것이 바람직하다.
또한, 본 발명은, 기판상에 게이트전극을 형성하는 단계; 게이트전극을 피복하도록 게이트절연층, 반도체층, 및 옴접촉층을 기판상에 형성하는 단계; 아일랜드처럼 옴접촉층 및 반도체층을 패터닝하는 단계; 고주파 스퍼터 에칭을 통해 옴접촉층의 표면으로부터 자연산화막을 제거하는 단계; 자연산화막을 제거하는 단계 후에 옴접촉층, 반도체층의 노출된 말단면, 및 게이트절연층 상에 알루미늄을 주성분으로 하는 금속층을 형성하는 단계; 및 금속층을 패터닝하여 소스전극 및 드레인전극을 형성하는 단계를 포함하는 박막 트랜지스터 제조방법을 제공하고; 또한, 특히 게이트전극이 적어도 알루미늄을 주성분으로 하는 금속 및 순수 알루미늄 중 어느 하나인 하층금속과, 전이금속인 상층금속으로 구성된 이중층 구조를 갖고, 소스 및 드레인전극이 알루미늄을 주성분으로 하는 하층전극과 전이금속으로 이루어진 상층전극으로 구성된 이중층 구조를 갖는 단자영역 및 박막 트랜지스터 영역을 피복하도록 패시베이션막을 형성하는 단계; 상층금속을 게이트 및 소스전극의 단자부 상의 패시베이션막과 드레인전극의 화소전극과 접속되는 영역상의 패시베이션막에 노출시키기 위한 컨택트홀을 형성하는 단계; 및 게이트단자, 소스단자, 및 화소전극을 형성하기 위하여 컨택트홀 위 및 주위에 투명전극을 형성하는 단계를 더 포함하는 박막 트랜지스터 제조방법을 제공한다.
본 발명의 상기 및 다른 목적, 특징과 이점은 첨부도면과 함께 이하의 본 발명에 대한 상세한 설명으로부터 더 명확해질 것이다.
도 1a 는 본 발명으로부터 얻어지는 역 스태거형 박막 트랜지스터의 평면도.
도 1b 는 도 1a 의 A-A 단면도.
도 2a 내지 2f 는 도 1 의 박막 트랜지스터의 제조단계를 도시한 단면도.
도 3 은 게이트전극폭이 아일랜드폭보다 더 큰 경우의 박막 트랜지스터의 평면도.
도 4 는 게이트전극폭이 아일랜드폭보다 더 작은 경우 (A) 와 전자가 후자보다 더 큰 경우 (B) 에서 게이트전압-드레인전류의 특성을 도시한 특성도.
도 5 는 본 발명의 실시예 1(A) 의 트랜지스터 특성을 비교예 1(B) 의 특성과 비교한 특성도.
도 6 은 옴접촉층과 소스 및 드레인전극간 접촉저항에 대하여 본 발명의 실시예 1 과 비교예 1 을 비교한 특성도.
도 7 은 본 발명의 다른 실시예의 박막트랜지스터 및 단자부를 도시한 평면도.
도 8 은 트랜지스터부를 도시한 도 7 의 B-B 단면도.
도 9 는 본 발명의 매트릭스 기판의 게이트 단자부를 도시한 도 7 의 C-C 단면도.
도 10 은 본 발명의 매트릭스 기판의 소스단자부를 도시한 도 7 의 D-D 단면도.
*도면의 주요부분에 대한 부호의 간단한 설명*
1 : 투명절연기판 2 : 게이트전극
3 : 게이트절연층 4 : 진성 비정질 실리콘 반도체층
5 : 옴접촉층 6 : 소스전극
7 : 드레인전극 8 : 패시베이션막
9 : 화소전극 11, 12, 13 : 컨택트홀
21 : 하층 게이트전극 22 : 상층 게이트전극
61 : 하층 소스전극 62 : 상층 소스전극
71 : 하층 드레인전극 72 : 상층 드레인전극
91 : 게이트단자 92 : 소스단자
도 1a 및 1b 에 도시한 바와 같이, 본 발명의 일실시예의 역 스태거형 (reverse-staggered) 박막 트랜지스터는 게이트전극폭 WG가 아일랜드폭 WI보다 더 작도록 구성된다. 그 이유는 다음에 설명되며, 이하, 본 발명의 박막 트랜지스터 제조방법에 대해 도 2a 내지 2f 를 참조하여 설명한다.
도 2a 에 도시된 바와 같이, 게이트전극 (2) 은, 예컨대, 포토리소그래피를 통해 Al, Mo, 또는 Cr 막을 스퍼터링 및 패터닝함으로써 게이트전극 금속으로서 유리기판과 같은 투명절연기판 (1) 의 표면에 Al, Mo, 또는 Cr 을 최대 0.1 내지 0.4 ㎛ 의 막두께로 증착하여 형성된다.
그후, 도 2b 에 도시된 바와 같이, 게이트전극 (2) 을 피복하도록 플라즈마 CVD 를 통해 기판의 전체표면에 다음을 연속적으로 수행한다: 즉, 게이트절연막 (3) 으로서 역할하는 실리콘 질화막을 0.2 내지 0.6 ㎛ 의 두께로 형성하고, 반도체 액티브층 (4) 으로서 역할하는 진성 a-Si 막을 0.05 내지 0.3 ㎛ 의 두께로 형성하고, 옴접촉층 (5) 으로서 역할하는 n+a-Si 막을 5 내지 10 nm 의 두께로 형성한다.
도 2c 에 도시된 바와 같이, n+a-Si 막과 a-Si 막은 각각 포토리소그래피를 통해 아일랜드처럼 패터닝되어 아일랜드형상의 옴접촉층 (5) 과 아일랜드형상의 진성 비정질 실리콘 반도체층 (4) 을 형성한다.
이 경우, 실리콘 질화막을 형성하는 조건으로서 다음과 같은 것이 표준이다: 즉, 약 100 sccm 정도의 실란 유량, 약 200 sccm 정도의 암모니아 유량, 약 2,000 sccm 정도의 질소 유량, 약 120 Pa 정도의 막형성 챔버 압력, 약 0.1 W/㎠ 정도의 고주파 전력밀도, 및 약 300℃ 정도의 기판온도 등이 표준적이다.
다음은 진성 a-Si 막형성 조건으로서의 표준이다: 즉, 250 내지 320 sccm 의 실란 유량, 700 내지 1,000 sccm 의 수소 유량, 100 내지 120 Pa 의 막형성 챔버 압력, 0.02 내지 0.05 W/㎠ 의 고주파 전력밀도, 및 260 내지 310℃ 의 기판온도 등이 표준적이다. 다음은 n+ a-Si 막형성 조건으로서의 표준이다: 즉, 40 내지 70 sccm 의 실란 유량, 200 내지 350 sccm 의 수소 베이스 0.5% 포스핀 혼합가스 유량, 100 내지 120 Pa 의 막형성 챔버 압력, 0.01 내지 0.05 W/㎠ 의 고주파 전력밀도, 및 260 내지 310℃ 의 기판온도 등이 표준적이다.
이 실시예에 따르면, 아일랜드형상의 옴접촉층 (5) 및 진성 비정질 실리콘 반도체층 (4) 이 패터닝된 후, 포토리소그래피를 위해 사용된 레지스트가 제거되어 이들 층 (5,4) 의 표면을 노출시킨다 (도 2c). 이 단계까지에서, 자연산화막이 옴접촉층 (5) (도시되지 않음) 의 표면에 형성된다. 그후, 도 2d 에 도시된 바와 같이, 아르곤 (Ar) 또는 수소 (H2) 와 같은 산화성이 아닌 가스를 사용한 고주파 스퍼터 에칭을 기판표면에 적용함으로써 옴접촉층 (5) 의 표면으로부터 자연산화막이 제거된다. 스퍼터링을 통해 게이트절연층 (3) 및 옴접촉층 (5) 상에 Al 을 주성분으로 하는 금속막을 형성하기 전에 고주파 스퍼터 에칭이 수행된다.
도 2e 에 도시된 바와 같이, 진공상태를 유지하면서 스퍼터링을 통해 0.1 내지 0.4 ㎛ 의 막두께로 게이트절연막 (3) 및 옴접촉층 (5) 상에 Al 을 주성분으로 하는 금속을 연속하여 증착한다. Al 을 주성분으로 하는 금속은 Al-2wt% Si 와 같은 적어도 0.5 wt% 의 Si 를 포함하는 Al 을 사용한다.
고주파 스퍼터 에칭이 끝난 후부터 금속 스퍼터링 막형성 개시까지의 시간을 최소화하는 것이 바람직하다. 즉, 1 분 이하가 바람직하다. 그 이유는, 스퍼터링 시스템내의 진공정도는 통상 10-3과 10-5Pa 사이의 범위이고 산소가 이 시스템내에 존재하므로, 옴접촉층 (5) 의 표면이 일정시간후에 다시 산화되어 산화막 두께가 증가하기 때문이다.
상기 경우에 사용되는 스퍼터링 시스템은 고주파 스퍼터 에칭 챔버 및 스퍼터 막형성 챔버가 트랜스퍼 챔버내의 진공상태에서 서로 접속되는 멀티챔버형이다. 고주파 스퍼터 에칭조건은, 예컨대, 0.2 내지 1 W/㎠ 의 투입 전력밀도, 0.5 내지 2 Pa 의 가스압력, 및 0.5 내지 4 분의 처리시간이다. 상기 조건하에서, 각각 5 내지 30 nm 의 두께를 갖는 자연산화막 및 n+a-Si 막이 에칭된다.
그후, 도 2f 에 도시된 바와 같이, 소스전극 (6) 및 드레인전극 (7) 이 포토리소그래피를 통해 패터닝된다. 그후, 형성된 소스 및 드레인전극을 마스크로서 사용하여 에칭하므로써 불필요한 n+형 비정질 실리콘층이 제거된다. 이 경우, 진성 비정질 실리콘 반도체층 (4) 이 국부적으로 오버에칭된다.
다음에, 그 특성을 안정화시키기 위하여, 0.5 와 2 시간 사이의 기간동안 질소내에서 200 과 280℃ 사이의 온도로 열처리한다. 이리하여, 박막트랜지스터가 완성된다.
후술하는 바와 같이, 플라즈마 CVD 를 통해 패시베이션막 (8) 으로서 50 내지 300 nm 의 두께로 이 상태까지 제조된 기판상에 실리콘 질화막을 형성하는 것이 가능하다. 이 경우, 게이트전극과 소스 및 드레인전극에 전기신호의 입출력을 행하기 위하여, 게이트전극의 일부와 소스 및 드레인전극의 일부를 개구하도록 컨택트홀이 형성된다.
이 실시예에 관해서는, 도 1a 에 도시된 바와 같이, 게이트전극폭이 아일랜드폭보다 더 작은 것이 낫다. 그 이유는, 게이트전압이 트랜지스터 특성으로서 마이너스로 될 때 드레인전류가 더 작은 것이 바람직하기 때문이다. 즉, 도 3 에 도시된 바와 같이, 게이트전극폭이 아일랜드폭보다 더 클 때, 다음과 같은 현상이 일어난다고 추정된다.
진성 비정질 실리콘 반도체층 (4) 의 측벽 표면의 자연산화막도 고주파 스퍼터 에칭을 통해 제거되고, Al 은 진성 비정질 실리콘 반도체층 (4) 과 직접 접촉하고, Al 은 진성 비정질 실리콘 반도체층 (4) 에 확산한다. Al 이 확산하는 부분은 P형 트랜지스터로서 역할한다. 정공전류는 P형 부분을 통해 흐른다.
도 4 는 게이트전압-드레인전류 특성을 도시한다. 이하의 설명은 도 4 에 도시된 특성의 실험적 사실에 근거한다. 이들 특성에서, 트랜지스터 특성 A 는 게이트전극폭이 아일랜드폭보다 더 작은 경우의 특성을 도시한다. 또한 트랜지스터 특성 B 는 게이트전극폭이 아일랜드폭보다 더 큰 경우의 특성을 도시한다.
상기 관계를 도시하는 도 4 에서, 특성 B 로 도시된 바와 같이 게이트전압을 마이너스로 함에 의해 드레인전류가 증가한다. 그러나, 특성 A 의 게이트전극폭이 아일랜드폭보다 더 작을 때, 게이트전압이 P형 부분까지 공급되지 않기 때문에 정공전류가 흐르지 않고, 이에 의해, 드레인전류는 게이트전압을 마이너스로 하여도 증가하지 않는다. 따라서, 이 실시예에서, 게이트전극폭을 아일랜드폭보다 더 작게 한다.
상기 실시예의 이점을 확인하기 위해, 도 5 는, 비교예 1 에서 고주파 스퍼터 에칭이 수행되지 않는다는 점을 제외하고 상기 실시예에 따라 제조된 박막 트랜지스터를 가정한 경우의 트랜지스터 특성 비교예를 도시한다. 실시예 1(A) 의 온 전류가 비교예 1(B) 의 것보다 더 크기 때문에 실시예 1(A) 의 온 전류가 바람직하다는 것을 알 수 있다. 이 경우, 온 전류는 게이트전압을 플러스로 한 경우의 드레인전류를 나타낸다. 그 이유는, n+형 비정질 실리콘층과 Al-2wt% Si 사이의 접촉저항이 비교예 1 의 경우보다 더 작기 때문이다.
도 6 은 실시예 1 의 접촉저항과 비교예 1 의 접촉저항 사이의 비교를 도시한다. 접촉저항간 차이의 원인은 상기한 바와 같이 이하에 도시된대로 추정된다. 이 실시예에 관해서는, 옴접촉층의 표면산화물은 고주파 스퍼터 에칭을 통해 제거된다. 옴접촉층과 Al 을 주성분으로 하는 금속으로 이루어진 소스 및 드레인전극 사이의 인터페이스에 존재하는 실리콘 산화물 및 알루미늄 산화물의 양을 비교한 결과로서, 이 실시예의 경우에서의 양은 고주파 스퍼터 에칭이 수행되지 않을 때의 것 (비교예 1) 보다 훨씬 더 작다는 것이 알려졌다.
실리콘 산화물과 알루미늄 산화물은 절연체이므로, 비교예 1 의 경우에 접촉저항은 증가한다. 또한 본 발명의 경우에도, 산화물이 존재하지 않는다고 말할 수 없다. 고주파 스퍼터 에칭이 수행된 후에 스퍼터 막형성까지의 시간은 기판의 반송때문에 적어도 약 30 초가 필요하다. 상기 기간동안, 옴접촉층 (5) 의 표면이 다시 약간 산화된다.
상기한 바와 같이, 본 발명에 따르면, 자연산화막은 Al 을 주성분으로 하는 전극을 형성하기 전에 옴접촉층의 표면으로부터 제거되므로, 바람직한 트랜지스터 특성을 얻는 것이 가능하다. 또한, 작은 저항을 갖는 전극이 형성될 수 있으므로, 본 발명을 큰 액정패널에 쉽게 적용할 수 있다.
상기 실시예의 경우, Al-2wt% Si 는 소스 및 드레인전극용 금속으로 사용된다. 그러나, Al-1wt% Si 를 사용할 수도 있다. Al 과 비정질 실리콘 반도체 사이의 공정반응 (eutectic reaction) 을 방지하기 위하여, 실리콘을 Al 에 첨가한다. 이 경우, 비정질 실리콘과 Al 사이의 반응을 방지하기 위하여 적어도 0.5 wt% 의 Si 를 첨가한다. Si 의 내용물이 0.5 wt% 보다 적은 경우, 비정질 실리콘은 Al 과 반응하고, 이에 의해, 트랜지스터는 동작하지 않는다는 것이 확인되었다. 또한, 첨가될 Si 양의 상한은 3 wt% 이다. 첨가될 Si 의 양이 3 wt% 를 초과할 때, 전기저항이 증가하여 Al 을 사용하는 이점이 없다.
Si 를 Al 에 첨가하는 기술은 크리스탈 실리콘 장치 LSI 에서 잘 알려져 있다. 본 발명과 같은 비정질 실리콘 TFT 에 적용되는 일례로서, 1994년에 간행된 일본특개평 6-104437 호 공보에, 게이트전극 배선의 전기저항을 감소시키기 위하여 Al 게이트전극을 사용하고 Al 만에 대해 힐록 (hillock) 이 발생하지 않도록 하기 위하여 Si 를 첨가하는 일례가 개시되어 있다. 그러나, Si 가 첨가된 Al 을 a-Si-TFT 옴접촉층 상의 소스 및 드레인전극에 적용하는 예는 알려져 있지 않다.
이하, 도 7 내지 도 9 를 참조하여 본 발명의 제 2 실시예를 설명한다. 이 실시예는 액정 디스플레이의 액티브 매트릭스 기판을 얻기 위하여 화소전극 (9) 이 패시베이션막에 형성되는 경우에 적절한 예이다.
이 실시예의 제조단계는 게이트전극과 소스 및 드레인전극이 이중층 구조를 갖는다는 점을 제외하고 실시예 1 의 경우와 기본적으로 동일하다. 그러므로, 제조단계에 대한 상세한 설명은 생략한다.
먼저, 순수 Al 또는 Al 을 주성분으로 하는 금속을 유리기판과 같은 투명절연기판 (1) 의 하층에 증착하고 티탄 (Ti) 또는 크롬과 같은 전이금속을 기판 (1) 의 상층에 스퍼터링 등을 통해 최대 0.05 내지 0.4 ㎛ 의 막두께로 각각 게이트전극으로서 증착한다. 하층 게이트전극 (21) 및 상층 게이트전극 (22) 은 포토리소그래피를 통해 패터닝된다. 하층 게이트전극 (21) 의 Al 의 상층에 증착될 Ti 등은 도 9 및 도 10 에 도시된 게이트단자부와 소스단자부에서 투명 도전금속 산화막 (10) 과의 전기적 접촉을 향상시키기 위해 사용된다.
하층 게이트전극 (21) 의 Al 측벽은 Ti 등으로 피복되어 있지 않지만 하층 Al 의 측벽표면이 산화되어 있으므로, 힐록은 거의 발생하지 않는다. 산소 플라즈마 애싱 (oxygen plasma ashing) 은 통상 드라이 에칭 (dry etching) 이 수행될 때 Al 이 부식되지 않게 하고 레지스트의 박리성을 향상시키기 위해 수행되므로 하층 Al 의 측벽표면은 산화된 층 (211) 을 갖는다. 하층 Al 을 웨트 에칭 (wet etching) 하기 위해, 힐록을 방지하기 위하여 산소 플라즈마 애싱을 수행하는 것이 바람직하다.
그후, 상층 게이트전극 (21) 및 하층 게이트전극 (22) 을 피복하도록 플라즈마 CVD 통해 기판의 전체표면에 다음을 연속적으로 수행한다: 즉, 게이트절연층 (3) 으로 역할하는 실리콘 질화막이 0.2 내지 0.6 ㎛ 의 두께로 형성되고, 진성 비정질 실리콘 반도체층 (4) 으로 역할하는 진성 a-Si 막이 0.05 내지 0.3 ㎛ 의 두께로 형성되고, 옴접촉층 (5) 으로 역할하는 n+a-Si 막이 5 내지 10 nm 의 두께로 형성된다.
그후, n+a Si 막과 a-Si 막을 포토리소그래피를 통해 트랜지스터 영역에만 아일랜드처럼 패터닝하여 아일랜드형상의 옴접촉층 (5) 과 진성 비정질 실리콘 반도체층 (4) 을 형성한다 (도 2c 참조).
이 경우, 실리콘 질화막을 형성하는 조건과 진성 a-Si 막 및 n+a-Si 막을 형성하는 조건은 실시예 1 에서 설명한 바와 동일하다.
이 실시예에 따르면, 스퍼터링을 통해 옴접촉층 (5) 과 게이트 절연층 (3) 상에 Al 을 주성분으로 하는 금속의 막을 형성하기 전에, 아르곤 (Ar) 또는 수소 (H2) 와 같은 산화성이 아닌 가스를 사용한 고주파 스퍼터링이 이 상태까지 형성된 기판상에서 수행된다. 이에 의해, 자연산화막은 옴접촉층 (5) 의 표면으로부터 제거된다.
그후, 진공상태를 유지하면서, Al-2wt% Si 와 같은 Al 을 주성분으로 하는 금속이 스퍼터링을 통해 0.1 내지 0.4 ㎛ 의 막두께로 옴접촉층 (5) 과 게이트 절연막 (3) 상에 연속적으로 증착된다. 그후, 진공상태를 유지하면서, 티탄 (Ti) 또는 크롬과 같은 전이금속이 스퍼터링을 통해 0.05 내지 0.4 ㎛ 의 막두께로 연속적으로 증착된다.
상기 경우에 사용된 스퍼터링 시스템은 고주파 스퍼터 에칭 챔버와 스퍼터 막형성 챔버가 트랜스퍼 챔버내의 진공상태에서 서로 접속되는 멀티챔버형이다.
하층 소스전극 (61), 상층 소스전극 (62), 하층 드레인전극 (71), 및 상층 드레인전극 (72) 은 포토리소그래피, 에칭, 산소 플라즈마 애싱 (드라이 에칭만을 위함), 및 레지스트 제거를 통해 패터닝된다. 하층 (61,71) 측벽의 표면은 게이트전극의 경우와 마찬가지로 산화된 층 (611,711) 을 갖는다.
그후, 형성된 소스 및 드레인전극을 마스크로서 사용하여 에칭을 통해 불필요한 n+형 비정질 실리콘층을 제거한다. 진성 비정질 실리콘 반도체층 (4) 도 국부적으로 오버에칭된다. 이 에칭은 불소 또는 염소를 포함하는 가스를 플라즈마로 표준적으로 변경하므로써 수행된다. 이 경우, Ti 로 피복되지 않은 하층 Al 의 측벽이 에칭될 수도 있다. 그러나, 측벽은 상기와 같이 실제로 산화되지 않으므로, 에칭될 막두께는 작다. 그러므로, 하층 Al 의 측벽이 산화되는 것이 효과적이다. 하층 Al 의 측벽에 산화된 층의 두께를 증가시키기 위하여, 산소 플라즈마 처리를 다시 수행할 수 있다.
실리콘 질화막은 플라즈마 CVD 를 통해 50 내지 300 nm 의 두께로 패시베이션막 (8) 으로서 이 상태까지 제조된 기판상에 형성된다. 컨택트홀 (11) 은 포토리소그래피를 통해 도 8 에 도시된 바와 같이 화소전극 (9) 과 접속되도록 드레인전극상에 형성된다. 컨택트홀 (11) 을 형성하는 단계에서, 도 9 및 도 10 에 도시된 바와 같이 동시에 컨택트홀 (12) 은 게이트단자 (91) 가 형성되는 영역에 형성되고 컨택트홀 (13) 은 신호선에 접속될 소스단자 (92) 가 형성되는 영역에 형성된다.
그후, 투명 도전 금속산화 (예컨대, ITO (indium tin oxide)) 막은 스퍼터링 등을 통해 이 상태까지 제조된 기판상에 형성된다. 화소전극 (9), 게이트단자 (91), 및 소스단자 (92) 는 포토리소그래피를 통해 패터닝된다. 동일한 ITO 로 구성된 화소전극 (9), 게이트단자 (91), 및 소스단자 (92) 는 상층 드레인전극 (72), 상층 게이트전극 (22), 및 상층 소스전극과 일대일대응으로 접촉한다. ITO 와 Ti 사이의 접촉저항이 낮기 때문에, 바람직한 디스플레이용 액티브 매트릭스 기판을 제공하는 것이 가능하다.
이 실시예의 경우, 접촉특성과 전기적 접촉특성을 향상시키기 위하여 Al 과 ITO 사이에 Ti 를 제공한다. 이 접속에서, Al 을 ITO 와 직접 접촉하는 경우, 접촉저항은 높거나 시간이 지남에 따라 더 높아진다. 그러므로, 디스플레이용 액티브 매트릭스 기판은 액정 디스플레이용 액정 액티브 매트릭스 기판으로서 지금까지 사용되지 않았다.
그후, 트랜지스터 특성을 안정화시키거나 트랜지스터 특성의 인-플레인 균일성을 향상시키기 위하여, 질소내에서 0.5 내지 2 시간동안 200 내지 280℃ 로 열처리한다. 이리하여, 액정 디스플레이용 액티브 매트릭스 기판이 완성된다.
이하, 도 8 내지 도 10 을 다시 참조하여 본 발명의 제 3 실시예를 설명한다. 이 실시예의 경우, 스퍼터링 및 패터닝을 통해 게이트전극으로서 Al을 주성분으로 하는 금속을 하층에 증착하고 티탄 (Ti) 이나 크롬과 같은 전이금속을 상층에 증착하는 단계는 실시예 2 의 경우와 동일하다. 그후, 게이트절연막 (3), 진성 비정질 실리콘 반도체층 (4), 및 옴접촉층 (5) 을 실시예 2 의 경우와 동일한 방식으로 연속적으로 형성하여 포토리소그래피를 통해 아일랜드처럼 n+a-Si 막과 a-Si 막을 패터닝한다. 각 막을 형성하는 조건은 실시예 2 의 경우와 동일하다.
또한, 실시예 2 의 경우와 마찬가지로, 산화성이 아닌 가스를 이용한 고주파 스퍼터 에칭을 통해 옴접촉층 (5) 의 표면으로부터 자연산화막을 제거하여 스퍼터링을 통해 0.1 내지 0.4 ㎛ 의 막두께로 게이트절연층 (3) 과 옴접촉층 (5) 상에 Al 을 주성분으로 하는 금속 (예컨대, Al-2wt% Si) 을 증착한다. 진공상태를 유지하면서, 티탄 (Ti) 또는 크롬과 같은 전이금속을 스퍼터링을 통해 0.05 내지 0.4 ㎛ 의 막두께로 연속적으로 증착한다.
상기 단계는 실시예 2 의 경우와 동일하며, 다음 단계들은 실시예 2 의 경우와 다르다. 소스전극 (6) 과 드레인전극 (7) 은 포토리소그래피를 통해 에칭단계에서 패터닝된다. 이 실시예 3 에서, 실시예 2 와는 달리, 패터닝용 레지스트가 제거되지 않고 추가의 에칭단계에서 다시 사용된다. 즉, 소스 및 드레인전극의 단면형상을 세미 테이퍼 (semi-taper) 로 각각 형성하기 위하여, 캐소드-커플링 형 (RIE 모드) 드라이 에칭이 적용된다. 다음 단계가 동일 시스템에서 연속적으로 실행될 수 있으므로 이런 형태의 에칭을 사용하는 것이 바람직하다. 동일 시스템에서 다음 단계를 연속적으로 실행함으로써, 제조시간이 짧아질 수 있고 Al의 부식이 방지될 수 있다.
연속적으로, 레지스트가 제공된 소스 및 드레인전극을 마스크로서 이용하므로써 에칭을 통해 불필요한 n+형 비정질 실리콘층을 제거하여 채널을 형성한다. 진성 비정질 실리콘 반도체층 (4) 도 국부적으로 오버에칭된다 (채널 드라이 에칭 단계). 그후, 동일 챔버내에서 기판을 산소 플라즈마에 노출시키거나 진공상태를 유지하면서 다른 챔버로 반송하여 이 챔버내에서 산소 플라즈마에 노출시킨다. 레지스트는 산소 에싱되므로, 레지스트의 박리성이 향상된다. 동시에 하층 Al 의 측벽은 산화되므로, 측벽의 내식성이 향상된다. 진성 비정질 실리콘 반도체층의 에칭표면 (일반적으로 백 채널 (back-channel) 이라 함) 도 산화된다.
이에 따라, 백 채널의 절연특성이 향상되고 백 채널은 인액티브 (inactive) 로 된다. 즉, 게이트전압을 마이너스로 할 때 누설전류가 쉽게 흐르지 않는다. 따라서, 바람직한 디스플레이용 액티브 매트릭스 기판이 얻어진다. RIE (reactive ion etching) 모드에서 산소 플라즈마에 의한 기판의 산화는 산화막의 두께가 증가하므로 플라즈마 에칭 (PE) 모드의 경우에 비해 효과적이다. 또한, 소스 및 드레인 형성단계로부터 이 단계까지의 동작이 연속적으로 수행될 수 있으므로 산화는 매우 효율적이다.
다음에, 기판으로부터 레지스트가 제거된다. 그후, 상온의 순수나 온수로 기판을 세정하여도 좋다. 이것은 먼지와 에칭가스 잔류성분을 제거할 때 효과적이다.
패시베이션막 (8) 및 컨택트홀을 형성하고 ITO 막을 열처리하므로써 액정 디스플레이용 액티브 매트릭스 기판을 완성하는 것은 실시예 2 의 경우와 동일하므로, 그 설명을 생략한다.
산소 플라즈마 애싱은 통상 레지스트의 박리성을 향상시키고 드라이 에칭이 수행될 때 Al 이 부식하는 것을 방지하기 위하여 수행되므로, 게이트전극의 하층 Al 의 측벽표면은 실시예 3 의 경우에 산화된다. 하층 Al 을 웨트 에칭할 때, 산소 플라즈마 처리를 수행하는 것이 특히 바람직하다.
상기 실시예가 본 발명의 바람직한 실시예 중의 하나이므로, 상기 실시예의 구체적인 수치와 재료는 제한되지 않는다. 본 발명의 요지에 벗어나지 않는 한 다양한 수정이 가능함은 물론이다.
상기한 바와 같이, 본 발명의 박막 트랜지스터와 그 제조방법은, 게이트전극을 형성하기 위해 투명절연기판상에 게이트전극 금속으로서 금속을 증착하고, 게이트전극을 피복하도록 게이트절연층, 진성 비정질 실리콘 반도체층, 및 옴접촉층을 기판의 전체표면에 연속적으로 형성하고, 고주파 스퍼터 에칭을 상기 피복된 기판의 표면에 적용하여 옴접촉층의 표면으로부터 자연산화막을 제거하고, 그후 스퍼터링을 통해 게이트절연층 및 옴접촉층에 Al 을 주성분으로 하는 금속층을 형성하는 것을 특징으로 한다.
상기 구성에 따르면, 고주파 스퍼터 에칭을 통해 옴접촉층의 표면으로부터 산화가 제거되므로, 접촉저항을 줄이는 것이 가능하다.
Claims (17)
- 기판상에 게이트전극을 형성하는 단계;상기 게이트전극을 피복하도록 상기 기판상에 게이트절연층, 반도체층, 및 옴접촉층을 연속적으로 형성하는 단계;상기 반도체층 및 상기 옴접촉층을 패터닝하여 아일랜드를 형성하는 단계;고주파 스퍼터 에칭을 사용하여 상기 옴접촉층의 표면으로부터 자연산화막을 제거하는 단계;상기 옴접촉층, 상기 반도체층의 노출된 말단면, 및 게이트절연층 상에 Al 을 주성분으로 하는 금속층을 형성하는 단계; 및상기 금속층을 패터닝하여 소스 및 드레인전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 반도체층은 진성 비정질 실리콘으로 이루어지고 상기 옴접촉층은n 형 불순물로 도핑된 비정질 실리콘으로 이루어진 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제 2 항에 있어서,상기 금속층은 0.5 내지 3 wt% 의 실리콘을 포함하고 나머지는 알루미늄인 재료로 이루어진 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제 2 항에 있어서,상기 고주파 스퍼터 에칭은 산화성이 아닌 가스를 사용하여 수행되는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제 2 항에 있어서,상기 자연산화막을 제거하는 상기 단계부터 스퍼터링을 통해 상기 금속층을 형성하는 상기 단계를 개시하기 전까지의 시간은 1분 이하인 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제 2 항에 있어서,상기 게이트전극의 폭은 상기 아일랜드의 옴접촉층 및 상기 반도체층 각각의 폭보다 더 작은 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 게이트전극은 적어도 Al 을 주성분으로 하는 금속 또는 순수 알루미늄인 하층금속과 전이금속인 상층금속으로 구성된 이중층 구조를 갖는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 금속층은 알루미늄을 주성분으로 하는 금속인 하층금속과 전이금속인 상층금속으로 구성된 이중층 구조를 갖고 상기 소스 및 드레인전극은 이중층 구조를 갖도록 패터닝되는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제 8 항에 있어서,산화층은 상기 소스 및 드레인전극을 구성하는 하층금속의 측벽에 형성되는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제 9 항에 있어서,상기 산화층은 산소 플라즈마 애싱 단계를 사용하여 형성되는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 게이트전극은 Al, Mo, 및 Cr 중의 하나로부터 선택된 금속으로 구성되고, 상기 반도체층은 진성 비정질 실리콘 반도체층을 포함하고, 상기 옴접촉층은 n형 불순물로 도핑된 비정질 실리콘을 포함하고, 상기 소스 및 드레인전극은 0.5 내지 3 wt% 의 실리콘을 포함하는 알루미늄으로 구성되는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 게이트전극이 Al 을 주성분으로 하는 금속과 순수 알루미늄 중의 어느 하나인 하층금속과 전이금속인 하층금속으로 구성된 이중층 구조를 갖고 상기 소스 및 드레인전극이 알루미늄을 주성분으로 하는 하층전극과 전이금속으로 이루어진 상층전극으로 구성된 이중층 구조를 갖는 단자영역과 박막 트랜지스터 영역을 피복하도록 패시베이션막을 형성하는 단계; 상기 드레인전극의 화소전극과 접속되는 영역상의 상기 패시베이션막과 상기 게이트 및 소스전극의 단자부 상의 상기 패시베이션막에 있는 상층금속을 노출시키기 위한 컨택트홀을 형성하는 단계; 및 상기 컨택트홀 위 및 주위에 투명전극을 형성하고 게이트단자, 소스단자, 및 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 게이트전극은 적어도 Al 을 주성분으로 하는 하층금속과 전이금속인 상층금속으로 구성된 이중층 구조를 갖고, 상기 소스 및 드레인전극은 알루미늄을 주성분으로 하는 하층전극과 전이금속으로 이루어진 상층전극으로 구성된 이중층 구조를 갖고, 상기 소스 및 드레인전극을 패터닝하기 위해 사용된 레지스트는 제거되지 않고 상기 소스 및 드레인전극의 단면형상을 각각 세미 테이퍼로 형성하기 위한 에칭 레지스트로서 연속적으로 사용되는 것을 특징으로 하는 박막 트랜지스터 제조방법.
- 상기 게이트전극, 상기 소스전극 및 상기 드레인전극은 각각 알루미늄을 주성분으로 하는 하층전극과 전이금속으로 이루어진 상층전극으로 구성된 이중층 구조를 갖고 알루미늄 산화막은 상기 하층전극의 말단면 상에 형성되는 것을 특징으로 하는 제 1 항의 제조방법으로부터 얻어지는 박막 트랜지스터.
- 제 14 항에 있어서,상기 하층전극은 0.5 내지 3 wt% 의 알루미늄을 포함하는 알루미늄으로 이루어지고 상기 상층전극은 금속 Ti 와 Cr 중 어느 하나로 이루어진 것을 특징으로 하는 박막 트랜지스터.
- 제 15 항에 있어서,상기 반도체층은 진성 비정질 실리콘 반도체층이고 상기 옴접촉층은 n형 불순물로 도핑된 비정질 실리콘층인 것을 특징으로 하는 박막 트랜지스터.
- 제 14 항에 있어서,상기 게이트전극의 폭은 상기 아일랜드의 옴접촉층 및 상기 반도체층의 각각의 폭보다 더 작은 것을 특징으로 하는 박막 트랜지스터.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14078999 | 1999-05-20 | ||
| JP99-140789 | 1999-05-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010014933A true KR20010014933A (ko) | 2001-02-26 |
| KR100404351B1 KR100404351B1 (ko) | 2003-11-01 |
Family
ID=15276789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2000-0026672A KR100404351B1 (ko) | 1999-05-20 | 2000-05-18 | 박막 트랜지스터 및 그 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6514804B1 (ko) |
| KR (1) | KR100404351B1 (ko) |
| TW (1) | TW459301B (ko) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004172150A (ja) * | 2002-11-15 | 2004-06-17 | Nec Kagoshima Ltd | 積層構造配線の製造方法 |
| KR100997963B1 (ko) * | 2003-06-30 | 2010-12-02 | 삼성전자주식회사 | 박막 트랜지스터 표시판 및 그의 제조 방법 |
| JP4221012B2 (ja) * | 2006-06-12 | 2009-02-12 | トヨタ自動車株式会社 | 半導体装置とその製造方法 |
| US7738050B2 (en) | 2007-07-06 | 2010-06-15 | Semiconductor Energy Laboratory Co., Ltd | Liquid crystal display device |
| JP4469913B2 (ja) | 2008-01-16 | 2010-06-02 | 株式会社神戸製鋼所 | 薄膜トランジスタ基板および表示デバイス |
| US8247276B2 (en) | 2009-02-20 | 2012-08-21 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor, method for manufacturing the same, and semiconductor device |
| JPWO2010109572A1 (ja) | 2009-03-23 | 2012-09-20 | トヨタ自動車株式会社 | 半導体装置 |
| KR20170119742A (ko) | 2009-07-03 | 2017-10-27 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치의 제작 방법 |
| US8728860B2 (en) | 2010-09-03 | 2014-05-20 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US20130146876A1 (en) * | 2011-12-07 | 2013-06-13 | Shenzhen China Star Optoelectronics Technology Co., Ltd. | Thin film transistor array substrate and manufacturing method thereof |
| CN104701326A (zh) * | 2015-03-19 | 2015-06-10 | 京东方科技集团股份有限公司 | 阵列基板及其制造方法和显示装置 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6195517A (ja) * | 1984-10-16 | 1986-05-14 | Toshiba Corp | 半導体装置の製造方法 |
| JPS62285464A (ja) | 1986-06-03 | 1987-12-11 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタアレイ基板及びその製造方法 |
| JPH0285826A (ja) | 1988-09-22 | 1990-03-27 | Hitachi Ltd | 表示パネル |
| JP3024387B2 (ja) | 1992-09-22 | 2000-03-21 | 松下電器産業株式会社 | 半導体装置 |
| US6190518B1 (en) * | 1993-07-20 | 2001-02-20 | Advanced Micro Devices, Inc. | Device for reducing plasma etch damage and method for manufacturing same |
| JP2682410B2 (ja) | 1993-12-13 | 1997-11-26 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3375731B2 (ja) | 1994-06-07 | 2003-02-10 | 三菱電機株式会社 | 液晶表示装置およびその製法 |
| JP3331800B2 (ja) | 1995-02-08 | 2002-10-07 | エルジー フィリップス エルシーディー カンパニー リミテッド | 電子素子及びその製造方法 |
| JPH09160069A (ja) | 1995-12-07 | 1997-06-20 | Kyocera Corp | 薄膜トランジスタアレイ基板の製造方法 |
| US6066555A (en) * | 1995-12-22 | 2000-05-23 | Cypress Semiconductor Corporation | Method for eliminating lateral spacer erosion on enclosed contact topographies during RF sputter cleaning |
| JP3152193B2 (ja) | 1996-12-18 | 2001-04-03 | 日本電気株式会社 | 薄膜トランジスタアレイ基板およびその製造方法 |
| KR100243285B1 (ko) * | 1997-02-27 | 2000-02-01 | 윤종용 | 고유전 커패시터 및 그 제조방법 |
| JP3221373B2 (ja) | 1997-10-24 | 2001-10-22 | 日本電気株式会社 | 積層配線のパターニング方法 |
| JP3658213B2 (ja) * | 1998-11-19 | 2005-06-08 | 富士通株式会社 | 半導体装置の製造方法 |
-
2000
- 2000-05-18 US US09/574,407 patent/US6514804B1/en not_active Expired - Fee Related
- 2000-05-18 KR KR10-2000-0026672A patent/KR100404351B1/ko not_active IP Right Cessation
- 2000-05-18 TW TW089109570A patent/TW459301B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100404351B1 (ko) | 2003-11-01 |
| US6514804B1 (en) | 2003-02-04 |
| TW459301B (en) | 2001-10-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3587537B2 (ja) | 半導体装置 | |
| KR100225098B1 (ko) | 박막트랜지스터의 제조방법 | |
| JP2004273614A (ja) | 半導体装置およびその製造方法 | |
| KR100404351B1 (ko) | 박막 트랜지스터 및 그 제조방법 | |
| JP3356159B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP3430097B2 (ja) | 薄膜トランジスタアレイ基板の製造方法 | |
| JPH07162003A (ja) | 薄膜トランジスタの製造方法 | |
| JP3199404B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPH0746728B2 (ja) | 半導体装置の製造方法 | |
| EP0744775A2 (en) | Microcrystal silicon thin film transistor | |
| JP3003998B2 (ja) | ドライエッチング方法およびその方法を用いたｔｆｔの製造方法 | |
| JPH07312353A (ja) | 半導体装置の製造方法 | |
| JPH01259565A (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP2000036603A (ja) | 薄膜トランジスタの製造方法 | |
| JP3292240B2 (ja) | 薄膜トランジスタ素子及びその製造方法 | |
| JPH11274505A (ja) | 薄膜トランジスタ構造およびその製造方法 | |
| JP3358284B2 (ja) | 薄膜トランジスタの製造方法 | |
| KR100275957B1 (ko) | 박막트랜지스터의 제조방법 | |
| JP3291069B2 (ja) | 半導体装置とその作製方法 | |
| KR20020017440A (ko) | 액정표시장치 제조방법 | |
| JPS5919378A (ja) | 絶縁ゲート型トランジスタの製造方法 | |
| JP3388076B2 (ja) | スタガ型薄膜トランジスタの製造方法 | |
| KR100422808B1 (ko) | 매우 얇은 활성층을 가지는 박막 트랜지스터의 제조방법 | |
| JP4226448B2 (ja) | Ｔｆｔアレイ基板、液晶表示装置、及びそれらの製造方法 | |
| KR20020078499A (ko) | 박막 트랜지스터 액정표시장치 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| J201 | Request for trial against refusal decision | ||
| N231 | Notification of change of applicant | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110929 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20120927 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |