KR100225098B1 - 박막트랜지스터의 제조방법 - Google Patents
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Abstract
본 발명은 박막트랜지스터의 제조방법에 관한 것으로서 투명한 절연기판 상의소정 부분에 게이트전극을 형성하는 공정과, 상기 절연기판 상에 상기 게이트전극을 덮도록 절연막을 형성하는 공정과, 상기 절연막 상에 제1반도체층을 형성하고 상기 게이트전극과 대응하는 부분에만 잔류하도록 패터닝하는 공정과, 상기 절연막상에 상기 제1반도체층을 덮도록 제2반도체층, 제1도전형의 불순물이 고농도록 도핑된 오믹접촉층과 도전성금속층을 연속적으로 증착하는 공정과, 상기 도전성금속층올 패터닝하여 소오스 및 드레인전극을 형성하고 상기 오믹접촉층과 상기 제2반도체충의 노출된 부분을 제거하여 상기 절연막과 제1반도체층을 노출시키는 공정과, 상기 절연막 및 제1반도체층 상에 상기 소오스 및 드레인전극을 덮도록 패시베이션층을 형성하는 공정과, 상기 패시베이션층에 소오스 또는 드레인전극의 소정 부분이 노출되도록 콘택홀을 형성하는 공정과, 상기 패시베이션층 상에 콘택홀을 통해 상기 드레인전극과 전기적으로 연결되는 화소전극을 형성하는 공정을 구비한다. 따라서, 게이트전극과 대응하는 절연막 상에 제1반도체층을 형성한 후 제2반도체층과 오믹접촉층을 연속적으로 형성하므로 제1반도체층과 오믹접촉층 사이에 자연산화막이 형성되지 않으며, 또한, 제2반도체층을 소오스 및 드레인전극과 동일한 마스크로 패터닝하여 마스크 수와 공정을 감소시킬 수 있다.
Description
제1도(a) 내지 (d)는 종래 기술에 따른 박막트랜지스터의 제조공정도.
제2도(a) 내지 (d)는 본 발명에 따른 박막트랜지스터의 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
31 : 절연기판 33 : 게이트전극
35 : 절연막 37 : 제1반도체층
39 : 제2반도체층 41 : 오믹접촉층
43, 45 : 소오스 및 드레인전극 47 : 패시베이션층
49 : 콘택홀 51 : 화소전극
본 발명은 액티브 매트릭스 액정표시장치(Active Metrix Liquid Crystal Display)의 박막트랜지스터의 제조방법에 관한 것으로서, 특히, 반도체층과 오믹접촉층을 연속적으로 성장시켜 사이에 자연산화막이 성장되는 것을 방지하면서 반도체층과 소오스 및 드레인전극을 동일한 마스크로 패터닝하여 마스크 공정을 줄일 수 있는 박막트랜지스터의 제조방법에 관한 것이다.
액티브 매트릭스 액정표시장치의 매트릭스 어레이는 박막 트랜지스터와 같은 스위칭 소자와, 이에 전기적으로 연결되어 있으며 빛을 투과하거나 반사하는 화소(pixel)전극를 기본 단위로 하는 화소자 종횡으로 배열된 구조를 가진다.
상기에서 박막트랜지스터는 반도체층을 다결정실리콘으로 형성하는 코플라나(coplanar)형과 비정질실리콘으로 형성하는 스태거(stagger)형으로 대별된다. 상기 스태거형은 반도체층을 비정질실리콘으로 형성하므로 공정시 최고 온도가 300℃ 정도로 반도체층을 다결정실리콘으로 형성하는 코플라나형 보다 낮으며, 이에 의해, 저가의 유리 기판을 사용할 수 있는 장점이 있다. 그리고, 스태거형은 게이트전극 이 반도체층의 하부에 형성되는 역스태거형과 상부에 형성되는 정스태거형으로 구별된다. 상기 역스태거형은 정스태커형에 비해 막의 형성시 비정질실리콘의 손상이 적으며 전자의 이동도가 크므로 널리 채용되고 있다. 또한, 역스태거형은 제조방법에 따라 BCE(Back Channel Etched)형과 ES(Etch Stopper)형으로 나누어진다. 상기 BCE형은 소오스 및 드레인전극을 마스크로하여 불순물이 고농도로 도핑된 비정질실리콘으로 이루어진 오믹접촉층을 제거할때 반도체층의 표면이 손상될 수 있는 데 반해 ES형은 식각방지층을 형성하므로 반도체층 표면의 손상을 방지하면서 오믹접촉충을 쉽게 제거할 수 있다.
제1도(a) 내지 (d)는 종래 기술에 따른 ES형 박막트랜지스터의 제조공정도이다.
제1도(a)를 참조하면, 투명한 절연기판(11)상에 알루미늄(Al), 알루미늄합금, 몰리브덴(Mo), 몰리브덴합금, 티타늄(Ti), 티타늄합금, 탄탈륨(Ta), 타탈륨합금, 타탈륨합금, 코발트Co) 또는 코발트합금 등의 금속을 스퍼터링(sputtering) 방법으로 증착하고 통상의 포토리쏘그래피(photolithography) 방법으로 패터닝하여 게이트전극(13)을 형성한다. 그리고, 게이트전극(13) 및 절연기판(11)의 표면에 실리콘산화물(SiO2) 또는 실리콘질화물(Si3N4)을 단층 또는 이중층으로 증착하여 절연막(15)을 형성한다.
제1도(b)를 참조하면, 절연막(15) 상에 불순물이 도핑되지 않은 비정질실리콘을 증착하여 반도체층(17)을 형성한다. 그리고, 상기 반도체층(17) 상에 실리콘산화막 또는 실리콘질화막을 증착하여 식각방지층(19)을 형성하고, 이 식각방지층(19) 상에 포토레지스트(도시되지 않음)을 도포한다. 그 다음, 게이트전극(13)을 마스크로하여 포토레지스트를 배면 노광하고 현상하여 식각방지층(19) 상의 게이트 전극(13)과 대응하는 부분에만 포토레지스트를 남긴다. 그리고, 포토레지스트를 마스크로 사용하고 식각하여 반도체층(17)이 노출되도록 식각방지층(19)의 노출된 부분을 제거한다. 그리고, 포토레지스트를 제거한다.
제1도(c)를 참조하면, 상기 반도체층(17)과 식각방지층(19) 상에 불순물이 고 농도로 도핑된 비정질설리콘을 증착하여 오믹접촉층(21)올 형성한다. 그리고, 오믹접촉층(21)과 반도체층(17)을 포토리쏘그래피 방법으로 패터닝한다. 그리고, 절연막(15) 및 오믹접촉층(21) 상에 알루미늄 등의 도전성금속을 적충한 후 이 도전성 금속을 포토리쏘그래피 방법으로 패터닝하여 소오스 및 드레인전극(23), (25)을 형성 한다. 그리고, 소오스 및 드레인전극(23), (25)을 마스크로 사용하여 오믹접촉층(21)의 노출된 부분을 식각하여 제거한다. 이 때, 식각방지층(19) 상에 오믹접촉층(21)의 잔유물이 남지않도록 과도 식각(over etching)하는 데, 식각방지층(19)은 반도체층(17)의 표면이 손상되는 것을 방지한다.
제1도(d)를 참조하면, 상술한 구조의 전 표면에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 실리콘산화막 또는 실리콘질화막을 증착하여 패시베이션층(27)을 형성한다. 그 다음, 드레인전극(25)의 소정 부분이 노출 되도록 패시베이션층(27)을 제거하여 콘택홀(28)을 형성한다. 그 다음, 패시베이션층(27) 상에 콘택홀(28)을 통해 드레인전극(25)과 전기적으로 연결되도록 투명도전 물질을 적층한 후 포토리쏘그래피 방법으로 패터닝하여 화소전극(29)올 형성한다.
상술한 종래 기술에 따른 박막트랜지스터의 제조방법은 게이트전극과 대응하는 부분을 제외한 오믹접촉층 상에 소오스 및 드레인전극을 형성하고, 이 소오스 및 드레인전극을 마스크로 사용하여 오믹접촉층을 과도 식각하여 제거하므로 반도체층이 손상되는 것을 방지할 수 있다.
그러나, 반도체층과 소오스 및 드레인전극을 각각 다른 마스크를 사용하여 패터닝하므로 마스크 공정이 증가되는 문제점이 있았다. 또한, 반도체층과 오믹접촉층을 연속적으로 형성하지 못하여 사이에 형성되는 자연산화막을 제거하여야 하는 문제점이 있었다.
따라서, 본 발명의 목적은 반도체층과 오믹접촉층을 연속적으로 형성하여 자연산화막의 형성을 방지할 수 있는 박막트랜지스터의 제조방법을 제공함에 있다.
본 발명의 다른 목적은 반도체층을 소오스 및 드레인전극과 동일한 마스크로 패터닝하여 마스크 수와 공정을 감소할 수 있는 박막트랜지스터의 제조방법을 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 박막트랜지스터의 제조방법은 투명한 절연기판 상의 소정 부분에 게이트전극을 형성하는 공정과, 상기 절연기판 상에 상기 게이트전극을 덮도록 절연막을 형성하는 공정과, 상기 절연막 상에 제1반도체층을 형성하고 상기 게이트전극과 대응하는 부분에만 잔류하도록 패터닝하는 공정과, 상기 절연막 상에 상기 제1반도체층을 덮도록 제2반도체층, 제1도전형의 불순물이 고농도록 도핑된 오믹접촉층과 도전성금속층을 연속적으로 증착하는 공정과, 상기 도전성금속층을 패터닝하여 소오스 및 드레인전극올 형성하고 상기 오믹접촉층과 상기 제2반도체층의 노출된 부분을 제거하여 상기 절연막과 제1반도체층을 노출시키는 공정과, 상기 절연막 및 제1반도체층 상에 상기 소오스 및 드레인전극을 덮도록 패시베이션층을 형성하는 공정과, 상기 패시베이션층에 소오스 또는 드레인전극의 소정 부분이 노출되도록 콘택홀을 형성하는 공정과, 상기 패시베이션층 상에 콘택홀을 통해 상기 드레인, 전극과 전기적으로 연결되는 화소전극을 형성하는 공정을 구비한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 실명한다.
제2도(a) 내지 (d)는 본 발명에 따른 박막트랜지스터의 제조공정도이다.
제2도(a)를 참조하면, 유리등의 투명한 절연기판(31)상에 알루미늄(Al), 알루미 늄합금, 몰리브덴(Mo), 몰리브덴합금, 티타늄(Ti), 티타늄합금, 탄탈륨(Ta), 탄탈륨합금, 코발트(Co) 또는 코발트합금 등의 도전성금속올 스퍼터링(sputtering)방법으로 2000 ∼ 3000Å 정도의 두께로 증착하고 통상의 포토리쏘그래피 방법으로 패터닝하여 게이트전극(33)을 형성한다. 그리고, 게이트전극(33) 및 절연기판(31)의 표면에 실리콘산화막 또는 실리콘질화막을 CVD 방법에 의해 단층 또는 이중층으로 3000∼4000Å 정도의 두께로 증착하여 절연막(35)을 형성한다.
제2도(b)를 참조하면, 절연막(35) 상에 CVD 방법으로 불순물이 도핑되지 않은비정질실리콘을 500∼1500Å 정도의 두께로 증착하여 제1반도체층(37)을 형성한다. 그리고, 제1반도체층(37) 상에 포토레지스트(도시되지 않음)을 도포한 후 게이트전극(33)을 마스크로 하여 포토레지스트를 배면 노광하고 현상하여 절연막(35) 상의 게이트전극(33)과 대응하는 부분에만 포토레지스트를 남긴다. 그리고, 상기 잔류하는 포토레지스트를 마스크로 사용하여 채널로 이용되는 제1반도체층(37)을 상기 절연막(35)이 노출되도록 건식 식각하여 제거한다. 그리고, 상기 포토레지스트를 제거한다.
제2도(c)를 참조하면, 절연막(35)과 제1반도체층(37) 상에 1500∼2000Å정도 두께의 불순물이 도핑되지 않은 비정질실리콘과 500∼1000Å 정도 두께의 인(P) 등의 N형 불순물이 고농도로 도핑된 비정질실리콘을 연속하여 증착하여 제2반도체층(39)과 오믹접촉층(41)올 형성한다. 상기에서, 제2반도체층(39)과 오믹접촉층(41)은 동일한 챔버 내에서 연속하여 형성되므로 사이에 자연산화막이 형성되지 않게 된다. 그리고, 오믹접촉층(41) 상에 알루미늄 또는 크롬(Cr) 등의 도전성금속층을 2000∼3000Å 정도의 두에로 증착한다. 그 다음, 상기 도전성금속층 상에 포토레지스트(도시되지 않음)를 도포하고 노광 및 현상한 후 이 포토레지스트를 마스크로 사용하여 상기 도전성금속층을 습식 식각하여 소오스 및 드레인전극(43), (45)을 형성한다. 그리고, 상기 포토레지스트를 마스크로 사용하거나, 또는, 상기 포토레지스트를 제거하고 소오스 드레인전극(43), (45)을 마스크로 사용하여 절연막(35) 및 제1반도체층(37)이 노출되도록 오믹집촉층(41)과 제2반도체층(39)을 제거한다. 상기에서 제1반도체층(37)은 상부의 제2반도체층(39)이 모두 제거되어도 잔류하여 소오스전극(43)과 드레인전극(45) 사이를 연결하는 채널로 이용된다. 그리고, 상기 소오스 및 드레인전극(43), (45) 상의 포토레지스트를 제거한다.
제2도(d)를 참조하면, 절연막(35), 소오스 및 드레인전극(43), (45)과 제1반도체층(37) 상에 실리콘산화막 또는 실리콘질화막을 CVD 방법에 의해 3000 ∼ 4000Å 정도의 두께로 증착하여 패시베이션층(47)을 형성한다. 그 다음, 드레인전극(45)의 소정 부분이 노출되도록 패시베이션층(47)을 제거하여 콘택홀(49)올 형성한다. 그리고, 패시베이션층(47) 상에 상기 콘택홀(49)을 통해 드레인전극(45)과 전기적으로 연결되도록 스퍼터링 방법에 의해 ITO(Indum Tin Oxide) 또는 주석산화막(SnO2) 등의 투명한 도전물질을 300∼800Å 정도의 두께로 증착한 후 게이트전극(33)과 소오스전극(43) 상의 도전물질을 습식식각을 포함하는 포토리쏘그래피 방법에 의해 제거하여 화소전극(51)을 형성한다.
상술한 바와 같이 본 발명은 절연막 상의 게이트전극과 대응하는 소정 부분에 채널로 이용되는 제1반도체층을 형성하고, 졀연막 및 제1반도체층 상에 제2반도체층, 오믹접촉층 및 도전성금속층을 연속적으로 증착한 후 게이트전극의 소정부분과 대응하는 부분을 제외한 활성영역의 도전성금속층 상에 포토레지스트를 형성하고 도전성금속층을 패터닝하여 소오스 및 드레인전극올 형성하고, 계속해서, 상기 포토레지스트를 마스크로 사용하거나, 또는, 상기 포토레지스트를 제거하고 소오스 드레인전극을 마스크로 사용하여 오믹접촉층과 제2반도체층을 절연막 및 제1반도체층이 노출되도록 제거한다.
따라서, 본 발명은 게이트전극과 대응하는 절연막 상에 제1반도체층을 형성한 후 제2반도체층과 오믹접촉층을 연속적으로 형성하므로 제1반도체층과 오믹접촉층 사이에 자연산화막이 형성되지 않으며, 또한, 제2반도체층을 소오스 및 드레인전극과 동일한 마스크로 패터닝하여 마스크 수와 공정을 감소시킬 수 있는 잇점이 있다.
Claims (3)
- 투명한 절연기판 상의 소정 부분에 게이트전극을 형성하는 공정과, 상기 절연기판 상에 상기 게이트전극을 덮도록 절연막을 형성하는 공정과 상기 절연막 상에 제1반도체층을 형성하고 상기 게이트전극과 대응하는 부분에만 잔류하도록 패터닝하는 공정과, 상기 절연막 상에 상기 제1반도체층을 덮도록 제2반도체층, 제1도전형의 불순물이 고농도록 도핑된 오믹접촉층과 도전성금속층을 연속적으로 증착하는 공정고, 상기 도전성금속층을 패터닝하여 소오스 및 드레인전극을 형성하고 상기 오믹접촉층과 상기 제2반도체층의 노출된 부분을 제거하여 상기 절연막과 제1반도체층을 노출시키는 공정과, 상기 절연막 및 제1반도체층 상에 상기 소오스 및 드레인전극을 덮도록 패시베이션층을 형성하는 공정과, 상기 패시베이션층에 소오스 또는 드레인전극의 소정 부분이 노출되도록 콘택홀을 형성하는 공정과, 상기 패시베이션층 상에 콘택홀을 통해 상기 드레인전극과 전기적으로 연결되는 화소전극을 형성하는 공정을 구비하는 박막트랜지스터의 제조방법.
- 제1항에 있어서, 상기 제1반도체층을 불순물이 도핑되지 않은 비정실리콘으로 형성하는 박막트랜지스터의 제조방법.
- 제1항에 있어서, 상기 제1반도체층을 형성하는 공정은, 상기 절연막 상에 비정질실리콘을 증착하는 단계와, 상기 비정실리콘 상에 포토레지스트를 도포하고 상기 게이트전극을 마스크로하여 배면 노광하고 현상하는 단계와, 상기 포토레지스트를 마스크를 사용하여 비정실리콘의 노출된 부분을 상기 절연막이 노출되도록 식각하여 제거하는 단계를 구비하는 박막트랜지스터의 제조방법.
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