FR2750796A1 - Procede de fabrication d'un transistor en couche mince - Google Patents
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Abstract
L'invention concerne un procédé d'un transistor en couche mince, dans lequel une couche semi-conductrice (39) et une couche de contact ohmique (41) sont successivement formées de sorte à empêcher la formation d'une couche d'oxyde natif entre ces deux couches, et dans lequel la couche semi-conductrice (39) ainsi que les électrodes (43, 45) de source et de drain sont mises en forme en utilisant un seul masque afin de réduire le nombre d'étapes de masquage. L'invention concerne aussi un transistor en couche mince présentant une structure correspondante.
Description
PROCEDE DE FABRICATION D'UN TRANSISTOR EN COUCHE MINCE
La présente invention concerne un procédé de fabrication d'un transistor en couche mince (TFT) d'un dispositif d'affichage à cristal liquide à matrice active (LCD) ainsi qu'une structure de transistor en couche mince correspondante. Plus particulièrement, la présente invention concerne un procédé de fabrication d'un transistor en couche mince dans lequel une couche semi-conductrice et une couche de contact ohmrnique sont successivement formées de sorte à empêcher la formation d'une
couche d'oxyde natif entre ces deux couches, et dans lequel la couche semi-
conductrice ainsi que les électrodes de source et de drain sont mises en forme en
utilisant un seul masque afin de réduire le nombre d'étapes de masquage.
Un dispositif d'affichage à cristal liquide à matrice active comprend une
matrice de pixels, présentant chacun un élément de commutation formé d'un transis-
tor en couche mince, et une électrode de pixel associée qui est électriquement reliée au transistor en couche mince. Le transistor en couche mince peut présenter soit une structure coplanaire, soit une structure empilée ("staggered"). Le transistor en couche mince du type à empilement ("staggered") utilise comme couche semi-conductrice du silicium amorphe, et peut ainsi être fabriqué à des températures inférieures à 300 C, température qui est plus faible que la température nécessaire pour fabriquer un transistor en couche mince en silicium polycristallin et coplanaire. En conséquence, le transistor en couche mince empilé ("staggered") peut être fabriqué sur un substrat
en verre peu coûteux.
Il existe deux types de transistors en couche mince à empilement: les transis-
tors en couche mince du type à empilement inversé ("reverse staggered"), et les tran-
sistors en couche mince du type à empilement normal ("staggered"). Dans un transis-
tor en couche mince du type à empilement inversé, l'électrode de grille est formée en-
dessous de la couche semi-conductrice; au contraire, une électrode de grille du transistor en couche mince du type à empilement normal est formée au-dessus de la couche semi-conductrice. Le transistor en couche mince du type à empilement inversé est largement utilisée du fait que le silicium amorphe est moins endommagé pendant l'étape de dépôt de la couche au cours du procédé de fabrication de transistor en couche mince, et que la mobilité des électrons de cette couche est relativement élevée.
Il existe encore deux types de transistors en couche mince à empilement inver-
sé; le type BCE ("à canal attaqué par l'arrière, back channel etched") et le type ES (à
couche d'arrêt d'attaque. "etch stopper"). Lors de la fabrication d'un transistor en cou-
che mince du type BCE, lorsque l'on enlève, en utilisant les électrodes de source et de drain comme masque. une couche de contact ohmique en silicium amorphe fortement I]t I Il 1)( ( -N s -JI*lJk'! ? - 1/1 ' dopée. on peuLt endommager la couche semi-conductrice. Par ailleurs, au contraire, le tranlisistor ien couche mince du type ES présente une couche d'arrêt d'attaque de telle
sorte que sa couche de contact ohmique peut facilement être enlevée sans endomma-
ger la surface de la couche semi-conductrice.
Les figures 1A à 1D sont des vues en coupe transversale d'un procédé classique de fabrication d'un transistor en couche mince à couche d'arrêt d'attaque. Comme représenté sur la figure 1A, on dépose un métal sur un substrat isolant transparent 11, par pulvérisation, et on met en forme ce métal par photolithographie classique pour former une électrode de grille 13. Le métal est de préférence choisi dans le groupe formé de l'aluminium (AI), des alliages d'aluminium, du molybdène (Mo), des alliages de molybdène, du titane (Ti), des alliages de titane, du tantale (Ta), des alliages de tantale, du cobalt (Co) et des alliages de cobalt. On dépose ensuite de l'oxyde de silicium et du nitrure de silicium sur la surface de l'électrode de grille 13 et du substrat 11, sur une épaisseur unique ou sur deux épaisseurs, de sorte à former
une couche isolante 15.
Comme le montre la figure lB, on dépose du silicium amorphe non dopé sur la couche d'isolation 15 de sorte à former une couche semi-conductrice 17. De l'oxyde
de silicium ou du nitrure de silicium est ensuite déposé sur la couche semi-conduc-
trice 17 de sorte à former une couche d'arrêt d'attaque 19, puis on dépose une couche
de revêtement photosensible (non représentée). Ensuite, la couche d'agent photo-
sensible est exposée et durcie par l'arrière ou le dessous, et développée en utilisant l'électrode de grille 13 comme masque, de telle sorte que seule une partie de la
couche d'agent photosensible reste, et recouvre la partie de la couche semi-
conductrice 17 correspondant à l'électrode de grille 13. Ensuite, la couche d'arrêt d'attaque 19 est sélectivement attaquée en utilisant l'agent photosensible comme masque, de sorte à découvrir une partie de la couche semi-conductrice 17. On enlève
ensuite l'agent photosensible.
Comme le montre la figure 1C, on dépose une couche de silicium amorphe fortement dopée sur la couche semi-conductrice 17 et sur la couche d'arrêt d'attaque 19. La couche de silicium amorphe fortement dopée est structurée ou mise en forme par photolithographie de sorte à former une couche de contact ohmique 21. La couche semi-conductrice 17 est aussi mise en forme dans cette étape de photolithographie. Un métal conducteur, tel que l'aluminium, est ensuite déposé sur la couche d'isolation 15 et sur la couche de contact ohmique 21, et mis en forme pour former des électrodes de source et de drain 23 et 25. Une partie découverte de la couche de contact ohmique 21 est ensuite attaquée en utilisant les électrodes de source et de drain 23 et 25 comme masque. Dans ce cas, on procède à une attaque trop importante ou excessive afin d'empêcher qu'une couche de contact ohmique 14 DlI l4(.)- 2( < lI1""7 reste au-dessus de la couche d'arrêt d'attaque 19. En conséquence, la couche d'arrêt d'attaque 19 empêche que la surface de la couche semi- conductrice 17 soit
endommagée pendant cette attaque excessive.
Comme le montre la figure 1 D, de l'oxyde de silicium ou du nitrure de silicium est déposé sur le substrat par dépôt chimique en phase vapeur (CVD), de sorte à former une couche de passivation 27. Ensuite, on enlève sélectivement une partie de la couche de passivation 27 afin de former un trou de contact 28 qui découvre une portion prédéterminée d'électrode de drain. Un matériau conducteur transparent est ensuite déposé sur la couche de passivation 27 et est structuré ou mis en forme pour former une électrode de pixel 29, qui est électriquement connmectée à l'électrode de
drain 25 par l'intermédiaire du trou de contact 28.
Dans le procédé classique de fabrication d'un transistor en couche mince décrit ci-dessus, les électrodes de source et de drain sont formées sur une portion de la couche de contact ohmique, qui est autre que la portion correspondant à l'électrode de grille, et on enlève la couche de contact ohmique par une attaque excessive en
utilisant les électrodes de source et de drain comme masque. De la sorte, on mini-
mise l'endommagement de la couche semi-conductrice. Toutefois, du fait que la couche semi-conductrice et les électrodes de source et de drain sont mises en forme
en utilisant des masques différents, le nombre d'étapes de masquage est augmenté.
En outre, la couche semi-conductrice et la couche de contact ohmique ne sont pas formées successivement. En conséquence, il est nécessaire de prévoir une étape additionnmelle pour enlever la couche d'oxyde natif qui est formée entre ces deux couches. La présente invention concerne unl procédé de fabrication d'un transistor en couche mince qui pallie sensiblement un ou plusieurs des problèmes causés par les limitations et les inconvénients du procédé de fabrication de transistors en couche
mince classique qui a été décrit plus haut.
Un des buts de la présente invention est de fournir un procédé de fabrication d'un transistor en couche mince dans lequel une couche semiconductrice et une
couche de contact ohmique sont successivement formées, de sorte à éviter la forma-
tion d'une couche d'oxyde natif entre ces deux couches.
Un autre but de la présente invention est de fournir un procédé de fabrication d'un transistor en couche mince dans lequel une couche semiconductrice ainsi que des électrodes de source et de drain sont mis en forme ou structurés en utilisant un masque unique, de sorte à réduire le nombre total d'étapes de masquage nécessaires
pour fabriquer le transistor en couche mince.
D'autres caractéristiques et avantages de l'invention seront détaillés dans la
description qui suit, et apparaîtront soit de la description, soit pourront être mis en
évidence par la riise en oeuvre de l'invention. Ces buts et d'autres avantages de l'invention peuvent être réalisés et obtenus par la structure décrite en particulier dans
la description écrite et dans les revendications, ainsi que dans les dessins joints.
Pour atteindre ces buts et d'autres avantages en accord avec la présente inven-
tion, l'invention propose un procédé de fabrication d'un transistor en couche mince qui comprend les étapes de: - formation d'une électrode de grille sur une portion prédéterminée d'un substrat isolant transparent; formation d'une couche isolante sur le substrat d'électrode de grille; formation d'une première couche semi- conductrice sur une portion de la couche isolante, la portion correspondant à l'électrode de grille; formation successive d'une seconde couche semi-conductrice, d'une couche de contact ohmique et d'une couche de métal conducteur sur la couche isolante et la première couche semi-conductrice, la couche de contact ohmique étant fortement dopée avec une impureté d'un premier type de conductivité; - mise en forme de la couche de métal conductrice pour former des électrodes de source et de drain; - enlèvement d'une partie exposée de la couche de contact ohmique et de la seconde couche semi-conductrice, de sorte à découvrir des portions de la couche isolante et de la première couche semi-conductrice; - formation d'une couche de passivation sur la couche isolante, et sur la première couche semiconductrice, de sorte à recouvrir les électrodes de source et de drain; formation d'un trou de contact dans une portion de couche de passivation, afin de découvrir une portion prédéterminée d'électrode de drain; et formation d'une électrode de pixel sur la couche de passivation, l'électrode de pixel étant électriquement reliée à l'électrode de drain à travers le trou de contact.
Selon un mode de réalisation de l'invention, la première couche semi-
conductrice de l'invention est formée à partir de silicium amorphe non dopé.
Selon un autre mode de réalisation, l'étape de formation de la première couche semi-conductrice de l'invention comprend les étapes de: - dépôt d'une couche de silicium amorphe sur la couche isolante; - dépôt d'un revêtement d'agent photosensible sur la couche de silicium 3 5 amorphe; exposition par le dessous ou par l'arrière d'agent photosensible, en utilisant ladite électrode de grille comme masque; - développement de l'agent photosensible; et
- enlèvement d'une portion exposée de la couche de silicium amorphe eni utili-
sant l'agent photosensible comme masque. de sorte à découvrir une portion de
la couche isolante.
L'invention propose encore un procédé de fabrication du dispositif selon l'invention qui comprend les étapes de: - dépôt d'une électrode de grille sur la surface d'un substrat; - dépôt d'une couche isolante sur ladite électrode de grille et des portions découvertes de ladite surface dudit substrat; - formation d'une première couche semi- conductrice sensiblement non dopée sur
ladite couche isolante, ladite couche semi-conductrice recouvrant ladite élec-
trode de grille et ladite portion découverte de ladite surface dudit substrat; - enlèvement sélectif de portions de ladite couche semiconductrice, de sorte à
laisser une partie de ladite couche semi-conductrice positionnmlée en correspon-
dance avec ladite électrode de grille; - formation d'une seconde couche semi-conductrice sensiblement non dopée sur' ladite partie de ladite couche semi-conductrice et ladite couche isolante; - formation d'une troisième couche semi-conductrice dopée sur ladite seconde couche semi-conductrice;
- formation d'une couche conductrice sur ladite troisième couche semi-
conductrice; et - attaque de ladite couche conductrice, ainsi que des seconde et troisième couches semi-conductrices recouvrant ladite partie de ladite première couche semi-conductrice. Avantageusement. le procédé selon l'invention peut comprendre aussi les étapes de - formation d'une couche de passivation sur ladite couche conductrice; - enlèvement sélectif d'une portion de ladite couche de passivation, de sorte à découvrir une partie des couches conductrices; et - formation d'une couche conductrice transparente sur ladite couche de
passivation et sur ladite partie exposée de ladite couche conductrice.
Le procédé selon l'invention peut encore, selon un autre mode de réalisation, comprendre après l'étape de formation de ladite couche conductrice, les étapes de: - formation d'une couche photosensible audessus de ladite couche conductrice; - mise en forme de ladite couche photosensible pour découvrir une portion de
ladite couche conductrice au-dessus de ladite partie de ladite première couche semi-
conductrice; et ladite étape d'attaque est réalisée en utilisant ladite couche
photosensible mise en forme en tant que masque.
1,IF) 1- 2i l[} 7 Avantageusement, le procédé comprend. en Outre. après l'étape de formation de ladite couche semi-conductrice. les étapes de: formation d'une couche photosensible sur ladite couche conductrice - mise en forme de ladite couche photosensible pour découvrir une portion de ladite couche conductrice au-dessus de ladite partie de ladite première couche semi- conductrice, et les étapes de: - attaque de ladite couche conductrice en utilisant ladite couche photosensible mise en forme comme masque; - l'enlèvement de ladite couche photosensible mise en forme; et attaque desdites seconde et troisième couches semi-conductrices en utilisant
ladite couche conductrice attaquée en tant que masque.
Avantageusement, les étapes de formation desdites seconde et troisième couches semi-conductrices du procédé sont réalisées dans une seule chambre de réaction. L'invention propose aussi un dispositif semi-conducteur qui comprend: - un substrat; - une électrode formée sur une première portion dudit substrat; - une couche d'isolation formée sur ladite électrode et sur les secondes portions dudit substrat autres que ladite première portion; - une première couche semi-conductrice formée sur ladite couche d'isolation en correspondance avec ladite électrode; - des portions de seconde couche semi-conductrice formées sur ladite couche d'isolation en correspondance auxdites secondes portions dudit substrat; et - des portions de troisième couche semi-conductrice formées sur lesdites
portions de seconde couche semi-conductrice.
De préférence, ladite première couche semi-conductrice et lesdites portions de seconde couche semi-conductrice du dispositif semi- conducteur selon l'invention
sont sensiblement non dopées, et lesdites portions de troisième couche semi-
conductrice sont dopées.
On peut aussi prévoir des portions des couches conductrices formées sur les-
dites portions de troisième couche semi-conductrice.
De préférence, ladite électrode est une électrode de grille, et lesdites portions
de seconde couche conductrice comprennent des électrodes de source et de drain.
Dans un mode de réalisation, le transistor comprend, en outre: - une couche de passivation formée sur lesdites portions de couche conductrice, ladite couche de passivation présentant un trou de contact découvrant une partie d'une desdites portions de couche conductrice; et
- une électrode transparente disposée sur ladite couche de passivation.
ladite électrode transparente étant en contact électrique avec ladite partie découverte
d'une desdites portions de couche conductrice à travers ledit trou de contact.
Avantageusement, le substrat est sensiblement transparent.
Lesdites portions de troisième couche semi-conductrice peuvent constituer des
contacts ohmiques.
Enfin, ladite électrode comprend avantageusement une électrode de grille d'un transistor.
L'invention propose encore un procédé de fabrication d'un dispositif semi-
conducteur comprenant les étapes de: - dépôt d'une première couche semi-conductrice un substrat; - mise en forme de ladite première couche semi-conductrice;
- dépôt d'une seconde couche semi-conductrice sur ladite première couche semi-
conductrice mise en forme;
- dépôt d'une troisième couche semi-conductrice sur ladite seconde couche semi-
conductrice; et
- enlèvement sélectif de portions desdites seconde et troisième couches semi-
conductrices au-dessus de ladite première couche semi-conductrice mise en forme.
De préférence, la première couche semi-conductrice est non dopée.
Avantageusement, ladite seconde couche semi-conductrice est non dopée.
Dans un mode de réalisation, ladite troisième couche semi-conductrice est dopée.
On peut prévoir; avant ladite étape de dépôt de ladite première couche semi-
conductrice, l'étape de dépôt d'une électrode de grille sur ledit substrat.
Avantageusement. ladite première couche semi-conductrice mise en forme est
sensiblement en alignement avec ladite électrode de grille.
Dans un mode de réalisation, le procédé comprend en outre les étapes de: dépôt d'une couche conductrice sur ledit substrat; et - enlèvement sélectif d'une portion desdites couches semi-conductrice au- dessus de ladite première couche semi-conductrice mise en forme afin de former des
première et seconde parties distinctes de ladite couche conductrice.
Il peut aussi comprendre les étapes de: - dépôt d'une couche de passivation sur ledit substrat;
- mise en forme de ladite couche de passivation pour former une ouverture au-
dessus de ladite première partie de ladite couche conductrice; et
- dépôt d'une couche d'électrode conductrice transparente sur ledit substrat.
ladite électrode conductrice transparente étant électriquement reliée à ladite première partie de ladite couche conductrice à travers ladite ouverture; Dans un mode de réalisation, le procédé comprend en outre les étapes de: - dépôt d'une couche conductrice sur ledit substrat; - dépôt d'une couche de passivation sur ladite couche conductrice; - enlèvement sélectif d'une portion de ladite couche de passivation, de sorte à découvrir une partie de ladite couche conductrice; et
- formation d'une couche conductrice transparente sur ladite couche de passiva-
tion et sur ladite partie découverte de ladite couche conductrice.
Dans encore un mode de réalisation, le procédé comprend les étapes de: dépôt d'une couche conductrice sur ledit substrat; - formation d'une couche photosensible sur ladite couche conductrice; - mise en forme de ladite couche photosensible pour découvrir une portion de
ladite couche conductrice au-dessus de ladite première couche semiconduc-
trice mise en forme, caractérisé en ce que ladite étape d'attaque est réalisée en
utilisant ladite couche photosensible mise en forme en tant que masque.
On peut prévoir les étapes de: - dépôt d'une couche conductrice sur ledit substrat; - formation d'une couche photosensible sur ladite couche conductrice; - mise en forme de ladite couche photosensible pour découvrir une portion de
ladite couche conductrice au-dessus de ladite première couche semiconduc-
trice mise en forme; - attaque de ladite couche conductrice en utilisant ladite couche photosensible mise en forme en tant que masque; et élimination de ladite couche photosensible mise en forme, l'étape d'élimination sélective étant réalisée en utilisant ladite couche conductrice attaquée en tant
que masque.
Il est clair que la description générale qui précède ainsi que la description
détaillée qui suit ne sont données qu'à titre d'exemple indicatif et ne constituent que
des explications supplémentaires de l'invention revendiquée.
Les dessins joints, qui fournissent une meilleure compréhension de l'invention,
et qui constituent une partie de la présente description, illustrent des modes de réali-
sation de l'invention, et, en liaison avec la description écrite, servent à expliquer les
principes de l'invention.
Ces dessins montrent - Figures IA à 1D, des vues en coupe transversale d'un transistor en couche mince à différentes étapes d'un procédé de fabrication classique; et R \14.10 144S, i)O( - 2/, Iit 2 '6 7 - _/p)
- Figures 2A à 2D, des vues en coupe transversale montrant un procédé de fabri-
cation d'un transistor en couche mince selon la présente invention.
Il est maintenant fait référence en détail aux modes de réalisation préférés de la
présente invention, dont des exemples sont illustrés dans les dessins joints.
Les figures 2A à 2D sont des vues en coupe transversale d'un transistor en couche mince à différentes étapes d'un procédé de fabrication. Comme le montre la figure 2A, une couche de métal conducteur, typiquement choisi dans le groupe formé de l'aluminium (AI), des alliages d'aluminium, du molybdène (Mo), des alliages de molybdène, du titane (Ti), des alliages de titane. du tantale (Ta), des alliages de tantale, du cobalt (Co) et des alliages de cobalt est déposée en une épaisseur de 2000 à 3000 Angstroems sur un substrat isolant 31, par exemple du verre, par un procédé de pulvérisation. On met en forme ou on structure ensuite la couche de métal conducteur en utilisant des techniques photolithographiques classiques de sorte à former une électrode de grille 33. On dépose ensuite de l'oxyde de silicium ou du nitrure de silicium, en une épaisseur de 3000 à 4000 Angstroems, sur la surface de l'électrode de grille 33 et du substrat 31 en utilisant un procédé de dépôt chimique en phase vapeur, de sorte à former une couche isolante unique 35. De façon alternative, la couche isolante 35 peut comprendre une structure de couche double, formée par le
dépôt successif de deux diélectriques.
Comme représenté sur la figure 2B, on dépose du silicium amorphe non dopé, en une épaisseur de 500 à 1500 Angstroems, sur la couche isolante 35, en utilisant un autre traitement de dépôt chimique en phase vapeur pour former une première
couche semi-conductrice 37. On dépose ensuite un revêtement en agent photo-
sensible 38, sur la première couche semi-conductrice 37, on l'expose par dessous, et on le développe en utilisant l'électrode de grille 33 comme masque, de sorte à ne laisser qu'mune portion de la couche photosensible 38 au-dessus de la première couche semi-conductrice 37, portion qui est positiomnnée en correspondance à l'électrode de
grille 33. Ensuite, on procède à une attaque sèche de la première couche semi-
conductrice 37 en utilisant l'agent photosensible 38 comme masque, de sorte à découvrir une portion de la couche isolante 35. Ensuite, on enlève l'agent photosensible 38. Des portions de la première couche semiconductrice 37 qui restent après l'attaque sèche sont utilisées comme canal dans le dispositif une fois terminé. Comme représenté sur la figure 2C, on dépose ensuite successivement sur la couche isolante 35 et sur la première couche semi-conductrice 37 une seconde couche semi- conductrice en silicium amorphe non dopé 39, et une couche de contact ohmique 41 en silicium amorphe de type N fortement dopé. Typiquement, on dépose la couche de silicium amorphe en une épaisseur de 1500 à 2000 Angstroems, et on dépose la couche de silicium amorphe fortement dopée en une épaisseur de 500 à
1000 Angstroems.
En général on dépose successivement la seconde couche semi-conductrice 39
et la couche de contact ohmique 41 à l'intérieur d'une seule chambre de réaction.
Selon un aspect de la présente invention, on peut former le silicium amorphe non dopé 39 en faisant circuler des gaz appropriés dans la chambre de réaction, et on peut ensuite former le silicium amorphe dopé 41 en introduisant un gaz dopant dans la chambre, sans interrompre le flux de gaz. Ainsi, on ne forme pas de couche
d'oxyde natif entre les deux couches.
Ensuite, on dépose un métal conducteur tel que de l'aluminium ou du chrome
en une épaisseur de 2000 à 3000 Angstroems, sur la couche de contact ohmique 41.
Un agent photosensible 46 est ensuite déposé sur la couche de métal, puis on l'expose et on le développe pour former une structure d'agent photosensible. On
attaque la couche métallique par attaque humide. en utilisant le motif d'agent photo-
sensible 46 comme masque, de sorte à former les électrodes de drain et de source 43 et 45. La couche de contact ohmique 46 et la seconde couche semi-conductrice 39 sont ensuite enlevées en utilisant le même masque de motif d'agent photosensible 46, de sorte à exposer ou découvrir des portions de la couche isolante 35 et de la première couche semiconductrice 37. Ensuite, le motif d'agent photosensible 46 sur les électrodes de source et de drain est enlevé. De façon alternative, le motif de
l'agent photosensible 46 peut être enlevé après l'étape de mise en forme des élec-
trodes de drain et de source 43 et 45. Dans ce cas. les électrodes de drain et de source 43 et 45 peuvent servir de masque. Lorsqu'on enlève la couche de contact ohmique et la seconde couche conductrice 39, on peut utiliser des électrodes de source et de
drain comme masque. Dans ce cas, la première couche semi-conductrice 37 reste.
même si on enlève complètement des parties de la seconde couche semiconductrice 39. En conséquence, la première couche semi-conductrice 39 reste en tant que canal
reliant les électrodes de drain 45 et de source 43.
Comme représenté sur la figure 2D, on dépose de l'oxyde de silicium ou du nitrure de silicium en une épaisseur de 3000 à 4000 Angstroems sur la couche d'isolation 35, l'électrode de source 43, l'électrode de drain 45 et la première couche semi-conductrice 37, en utilisant un traitement de dépôt chimique en phase vapeur de sorte à former une couche de passivation 47. Une partie de la couche de passivation 47 est ensuite sélectivement enlevée de sorte à exposer une portion prédéterminée de l'électrode de drain 45, et à former un trou de contact 49. Ensuite, un matériau conducteur transparent, tel que l'oxyde d'étain et d'indium (ITO) ou du SnO2 est déposé en une épaisseur de 300 à 800 Angstroems sur la couche de passivation 47 en utilisant une technique de pulvérisation cathodique. Ensuite, les portions sélectionnées de la couche de matériau conducteur, au-dessus de l'électrode de grille 33 et de l'électrode de source 43 sont enlevées, en réalisant une étape de photolithographie, suivie d'une attaque humide, de sorte à mettre en forme la couche conductrice pour former une électrode de pixel 51. L'électrode de pixel 51 estélectriquement reliée à l'électrode de drain 45 par l'intermédiaire du trou de contact 49. Le transistor en couche mince terminé selon la présente invention présente ainsi
la structure représentée à la figure 2D.
Comme décrit ci-dessus, dans le procédé de fabrication d'un transistor en couche mince selon la présente invention, la première couche semiconductrice 37, destinée à être utilisée conne canal, est formée sur une portion de la couche isolante , en correspondance avec l'électrode de grille sous-jacente 33. La seconde couche semi-conductrice 34, la couche de contact ohmique 41 et la couche métallique 45
sont ensuite successivement formées sur la couche isolante 35 et sur la couche semi-
conductrice 37. Un motif d'agent photosensible est ensuite formé sur une portion de la couche de contact ohmnique, autre que la portion correspondant à l'électrode de
grille. La couche métallique est mise en forme en utilisant le motif d'agent photo-
sensible pour former des électrodes de source 43 et de drain 45, et la couche de
contact ohlnique 41 et la seconde couche semi-conductrice 39 sont enlevées en utili-
sant le motif d'agent photosensible commne masque, ou en utilisant des électrodes de
source et de drain comme masque, après avoir enlevé le motif d'agent photosensible.
En conséquence, on découvre la couche isolante et la première couche semi-conduc-
trice. Selon la présente invention, du fait que la première couche conductrice 39 est formée sur une portion de la couche isolante 35 correspondant à l'électrode de grille 33, et que l'on forme ensuite successivement la seconde couche semi-conductrice 39 et la couche de contact ohmique 41, il n'y a pas formation d'une couche d'oxyde natif entre la seconde couche semi-conductrice 39 et la couche de contact olunmique 41. En outre, la seconde couche semi-conductrice 39 et les électrodes de source 43 et de drain 45 sont mises en forme en utilisant un seul masque, ce qui réduit le nombre
total de masques nécessaires pour fabriquer le transistor en couche mince.
Il apparaîtra à l'homme du métier que diverses modifications et variations dans le procédé de fabrication de transistor en couche mince selon l'invention peuvent être réalisées, sans s'éloigner de l'esprit et de la portée de l'invention. Par exemple, bien que la présente invention ait été décrite ci-dessus en référence à un transistor en couche mince et au procédé de fabrication correspondant, la présente invention s'applique aussi à tout dispositif semi-conducteur, tels que ceux formés en silicium monocristallin, ainsi qu'aux dispositifs à semi-conducteurs fondés sur les composés
des groupes III à V et d'autres composés semi-conducteurs.
I I'Ró,1) I)) -, 1i 1- 997 -
Claims (24)
1.- Un procédé de fabrication d'un dispositif à semi-conducteur comprenant les étapes de: - formation d'une électrode de grille (33) sur une portion prédéterminée d'un substrat isolant transparent (31); - formation d'une couche isolante (35) sur le substrat d'électrode de grille; - formation d'une première couche semi- conductrice (37) sur une portion de la couche isolante, la portion correspondant à l'électrode de grille; - formation successive d'une seconde couche semi-conductrice (39), d'une couche de contact ohmique (41) et d'une couche de métal conducteur (43) sur la couche isolante et la première couche semi-conductrice, la couche de contact ohmique étant fortement dopée avec une impureté d'un premier type de conductivité; - mise en forme de la couche de métal conductrice pour former des électrodes de source (43) et de drain (45); - enlèvement d'une partie exposée de la couche de contact ohmique et de la seconde couche semi- conductrice, de sorte à découvrir des portions de la couche isolante et de la première couche semi-conductrice; - formation d'une couche de passivation sur la couche isolante, et sur la première couche semiconductrice, de sorte à recouvrir les électrodes de source et de drain; formation d'un trou de contact (49) dans une portion de couche de passivation (47), afin de découvrir une portion prédéterminée d'électrode de drain (45); et - formation d'une électrode de pixel (51) sur la couche de passivation, l'électrode de pixel étant électriquement reliée à l'électrode de drain (45) à travers le trou
de contact.
2.- Le procédé selon la revendication 1, caractérisé en ce que la première
couche semi-conductrice (37) est formée à partir de silicium amorphe non dopée.
3.- Le procédé selon la revendication 1 ou 2, dans lequel l'étape de forma-
tion de la première couche semi-conductrice (37) comprend les étapes de: dépôt d'une couche de silicium amorphe (37) sur la couche isolante; dépôt d'un revêtement d'agent photosensible (38) sur la couche de silicium amorphe; - exposition par le dessous ou par l'arrière d'agent photosensible, en utilisant ladite électrode de grille (33) comme masque 411 11 44X(, I)(( - 2( jle [917 - 12/1't développement de l'agent photosensible; et
enlèvement d'une portion exposée de la couche de silicium amorphe en utili-
sant l'agent photosensible comme masque, de sorte à découvrir une porltion de
la couche isolante.
4.- Procédé de fabrication d'un dispositif semi-conducteur comprenant les étapes de: - dépôt d'une électrode de grille (33) sur la surface d'un substrat (31) - dépôt d'une couche isolante (35) sur ladite électrode de grille et des portions découvertes de ladite surface dudit substrat; formation d'une première couche semi- conductrice sensiblement non dopée (37) sur ladite couche isolante, ladite couche semi-conductrice recouvrant ladite électrode de grille (33) et ladite portion découverte de ladite surface dudit substrat; - enlèvement sélectif de portions de ladite couche semi-conductrice (37), de sorte à laisser une partie de ladite couche semi-conductrice positionnée en correspondance avec ladite électrode de grille ( 33); - formation d'une seconde couche semi-conductrice (39) sensiblement non dopée sur ladite partie de ladite couche semi-conductrice et ladite couche isolante; - formation d'une troisième couche semiconductrice dopée (41) sur ladite seconde couche semi-conductrice;
- formation d'une couche conductrice (43, 45) sur ladite troisième couche semi-
conductrice; et - attaque de ladite couche conductrice, ainsi que des seconde et troisième couches semi-conductrices recouvrant ladite partie (37) de ladite première
couche semi-conductrice.
5.- Le procédé selon la revendication 4, caractérisé en outre par les étapes de: - formation d'une couche de passivation (47) sur ladite couche conductrice; - enlèvement sélectif d'une portion de ladite couche de passivation (47). de sorte à découvrir une partie des couches conductrices; et - formation d'une couche conductrice transparente (51) sur ladite couche de
passivation (47) et sur ladite partie exposée de ladite couche conductrice (45).
6.- Le procédé selon la revendication 4 ou 5, caractérisé en ce qu'il comprend, après l'étape de formation de ladite couche conductrice, les étapes de:
1 1)(- 2()11)7 -
- la formation d'une couche photosensible au-dessus de ladite couche conduc-
trice (37); - mise en forme de ladite couche photosensible pour découvrir une portion de ladite couche conductrice au-dessus de ladite partie de ladite première couche semi-conductrice; et caractérisé en ce que ladite étape d'attaque est réalisée en utilisant ladite couche
photosensible mise en forme en tant que masque.
7.- Le procédé selon la revendication 4 ou 5, caractérisé en ce qu'il comprend, en outre, après l'étape de formation de ladite couche semiconductrice, les étapes de: - formation d'une couche photosensible sur ladite couche conductrice (43, 45); - mise en forme de ladite couche photosensible pour découvrir une portion de ladite couche conductrice au-dessus de ladite partie de ladite première couche semi-conductrice (37), et en ce que ladite étape d'attaque comprend les étapes de - attaque de ladite couche conductrice en utilisant ladite couche photosensible mise en forme comme masque; - l'élimination de ladite couche photosensible mise en forme; et - attaque desdites seconde et troisième couches semi-conductrices en utilisant
ladite couche conductrice attaquée en tant que masque.
8.- Le procédé selon l'une des revendications 4 à 7, caractérisé en ce que
lesdites étapes de formation desdites seconde et troisième couches semiconductrices
sont réalisées dans une seule chambre de réaction.
9.- Un dispositif semi-conducteur comprenant: - un substrat (31); - une électrode (33) formée sur une première portion dudit substrat - une couche d'isolation (35) formée sur ladite électrode (33) et sur les secondes portions dudit substrat autres que ladite première portion; - une première couche semi-conductrice (37) formée sur ladite couche d'isolation en correspondance avec ladite électrode (33); - des portions de seconde couche semi-conductrice (39) formées sur ladite couche d'isolation en correspondance auxdites secondes portions dudit substrat; et - des portions de troisième couche semi-conductrice (41) formées sur lesdites
portions de seconde couche semi-conductrice (39).
R \14-41H1) I.I-, ()( - 2, llill 1997 - 14/1t1 10.- Un dispositif semiconducteur selon la revendication 9, caractérisé en ce que ladite première couche semi-conductrice et lesdites portions de seconde couche semi-conductrice sont sensiblement non dopées, et en ce que lesdites portions de troisième couche semi-conductrice sont dopées. 11.- Le dispositif semi-conducteur selon la revendication 9 ou 10, caractérisé
en ce qu'il comprend en outre des portions des couches conductrices formées sur les-
dites portions de troisième couche semi-conductrice (41).
12.- Le dispositif semi-conducteur selon la revendication 1 1, caractérisé en ce que ladite électrode est une électrode de grille, et en ce que lesdites portions de seconde couche conductrice comprennent des électrodes de source (43) et de drain (45).
13.- Le dispositif semi-conducteur selon la revendication 11 ou 12, caracté-
risé en ce qu'il comprend. en outre: - une couche de passivation (47) formée sur lesdites portions de couche
conductrice, ladite couche de passivation présentant un trou de contact (49) décou-
vrant une partie d'une desdites portions de couche conductrice; et - une électrode transparente (51) disposée sur ladite couche de passivation, ladite électrode transparente étant en contact électrique avec ladite partie découverte
d'une desdites portions de couche conductrice à travers ledit trou de contact.
14.- Le dispositif semi-conducteur selon l'une des revendications 9 à 13,
caractérisé en ce que le substrat est sensiblement transparent.
15.- Le dispositif semi-conducteur selon l'une des revendications 10 à 14,
dans lequel lesdites portions de troisième couche semi-conductrice (41) constituent
des contacts ohmiques.
16.- Le dispositif semi-conducteur selon l'une des revendications 9 à 15, dans
lequel ladite électrode comprend une électrode de grille (33) d'un transistor.
17.- Un procédé de fabrication d'un dispositif semi-conducteur comprenant les étapes de: - dépôt d'une première couche semi- conductrice (37) sur un substrat; - mise en forme de ladite première couche semi-conductrice; 144J' 1J.14M J DO() [;' - '; Icll 1997 - 15/19 - dépôt d'une seconde couche semi-conductrice (39) sur ladite première couche semi-conductrice mise en forme; - dépôt d'une troisième couche semi-conductrice (41) sur ladite seconde couche semi-conductrice; et - enlèvement sélectif de portions desdites seconde et troisième couches semi- conductrices au-dessus de ladite première couche semi- conductrice mise en forme. 18.Le procédé selon la revendication 17, caractérisé en ce que la première
couche semi-conductrice est non dopée.
19.- Le procédé selon la revendication 17 ou 18, caractérisé en ce que ladite
seconde couche semi-conductrice est non dopée.
20.- Le procédé selon l'une des revendications 17 à 19, caractérisé en ce que
ladite troisième couche semi-conductrice est dopée.
21.- Le procédé selon l'une des revendications 17 à 20, caractérisé en ce que,
avant ladite étape de dépôt de ladite première couche semi-conductrice, il comprend
en outre l'étape de dépôt d'une électrode de grille (33) sur ledit substrat.
22.- Le procédé selon la revendication 21, caractérisé en ce que ladite pre-
mière couche semi-conductrice mise en forme est sensiblement en alignement avec
ladite électrode de grille.
23.- Le procédé selon l'une des revendications 17 à 22, caractérisé en ce qu'il
comprend en outre les étapes de: - dépôt d'une couche conductrice sur ledit substrat; et - enlèvement sélectif d'une portion desdites couches semi-conductrice au-dessus de ladite première couche semi-conductrice mise en forme afin de former des
première (45) et seconde (43) parties distinctes de ladite couche conductrice.
24.- Le procédé selon la revendication 23, comprenant en outre les étapes de: - dépôt d'une couche de passivation (47) sur ledit substrat; - mise en forme de ladite couche de passivation (47) pour former une ouverture (49) au-dessus de ladite première partie (45) de ladite couche conductrice; et (I(J\44S t, 1)()' - 2(6 I'l 1 7 - I /l7) dépôt d'une couche d'électrode conductrice transparente sur ledit substrat, ladite électrode conductrice transparente étant électriquement reliée à ladite première partie (45) de ladite couche conductrice à travers ladite ouverture;
25.- Le procédé selon l'une des revendications 17 à 22, caractérisé en ce qu'il
comprend en outre les étapes de: - dépôt d'une couche conductrice sur ledit substrat; - dépôt d'une couche de passivation (47) sur ladite couche conductrice; - enlèvement sélectif d'une portion de ladite couche de passivation, de sorte à découvrir une partie de ladite couche conductrice; et
- formation d'une couche conductrice transparente sur ladite couche de passiva-
tion et sur ladite partie découverte de ladite couche conductrice. i'
26.- Un procédé selon l'une des revendications 17 à 22, comprenant, en outre,
les étapes de: - dépôt d'une couche conductrice (43) sur ledit substrat; formation d'une couche photosensible (46) sur ladite couche conductrice; mise en forme de ladite couche photosensible pour découvrir une portion de
ladite couche conductrice au-dessus de ladite première couche semiconduc-
trice mise en forme. caractérisé en ce que ladite étape d'attaque est réalisée en
utilisant ladite couche photosensible (46) mise en forme en tant que masque.
27.- Un procédé selon l'une des revendications 17 à 22, caractérisé en ce qu'il
comprend les étapes de: - dépôt d'une couche conductrice (43) sur ledit substrat; - formation d'une couche photosensible (46) sur ladite couche conductrice; - mise en forme de ladite couche photosensible pour découvrir une portion de
ladite couche conductrice au-dessus de ladite première couche semiconduc-
trice mise en forme; - attaque de ladite couche conductrice (43) en utilisant ladite couche photosensible mise en forme en tant que masque; et - élimination de ladite couche photosensible mise en forme, l'étape d'élimination sélective étant réalisée en utilisant ladite couche conductrice attaquée en tant
que masque.
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Families Citing this family (31)
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|---|---|---|---|---|
| JP2915397B1 (ja) * | 1998-05-01 | 1999-07-05 | インターナショナル・ビジネス・マシーンズ・コーポレイション | バックチャネル効果を防止する薄膜トランジスタおよびその製造方法 |
| JP3403949B2 (ja) * | 1998-09-03 | 2003-05-06 | シャープ株式会社 | 薄膜トランジスタ及び液晶表示装置、ならびに薄膜トランジスタの製造方法 |
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| TW437096B (en) * | 1999-12-20 | 2001-05-28 | Hannstar Display Corp | Manufacturing method for thin film transistor |
| JP4700160B2 (ja) * | 2000-03-13 | 2011-06-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| TW518442B (en) * | 2000-06-29 | 2003-01-21 | Au Optronics Corp | Thin film transistor liquid crystal display and its manufacture method |
| JP2002141514A (ja) * | 2000-11-07 | 2002-05-17 | Sanyo Electric Co Ltd | ボトムゲート型薄膜トランジスタ及びその製造方法 |
| WO2003050892A1 (fr) * | 2001-11-20 | 2003-06-19 | International Business Machines Corporation | Diodes electroluminescentes organiques a matrice active dotees de transistors en silicium amorphe |
| US7214945B2 (en) * | 2002-06-11 | 2007-05-08 | Canon Kabushiki Kaisha | Radiation detecting apparatus, manufacturing method therefor, and radiation image pickup system |
| ITTO20030145A1 (it) * | 2003-02-28 | 2004-09-01 | Infm Istituto Naz Per La Fisi Ca Della Mater | Procedimento per la fabbricazione di dispositivi ad effetto di campo a film sottile privi di substrato e transistore a film sottile organico ottenibile mediante tale procedimento. |
| TWI399580B (zh) * | 2003-07-14 | 2013-06-21 | Semiconductor Energy Lab | 半導體裝置及顯示裝置 |
| AU2003255127A1 (en) * | 2003-08-21 | 2005-03-10 | Quanta Display Inc. | Thin film transistor array substrate and its manufacturing method |
| KR100500779B1 (ko) * | 2003-10-10 | 2005-07-12 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 어레이 기판의 제조 방법 |
| US7291522B2 (en) * | 2004-10-28 | 2007-11-06 | Hewlett-Packard Development Company, L.P. | Semiconductor devices and methods of making |
| KR20070040145A (ko) * | 2005-10-11 | 2007-04-16 | 삼성전자주식회사 | 가요성 표시 장치용 표시판 및 그 제조 방법 |
| CN100449715C (zh) * | 2006-01-23 | 2009-01-07 | 友达光电股份有限公司 | 薄膜晶体管及其制造方法 |
| TWI297953B (en) * | 2006-02-22 | 2008-06-11 | Au Optronics Corp | Method for manufacturing a bottom substrate of a liquid crystal display device |
| KR101240652B1 (ko) * | 2006-04-24 | 2013-03-08 | 삼성디스플레이 주식회사 | 표시 장치용 박막 트랜지스터 표시판 및 그 제조 방법 |
| JP2008010440A (ja) * | 2006-06-27 | 2008-01-17 | Mitsubishi Electric Corp | アクティブマトリクス型ｔｆｔアレイ基板およびその製造方法 |
| TWI387109B (zh) * | 2008-06-10 | 2013-02-21 | Taiwan Tft Lcd Ass | 薄膜電晶體的製造方法 |
| KR100894538B1 (ko) | 2008-07-08 | 2009-04-24 | 주식회사 코리아파츠 | 다층 구조를 갖는 에어백 |
| KR101084233B1 (ko) | 2009-10-13 | 2011-11-16 | 삼성모바일디스플레이주식회사 | 박막트랜지스터 및 그 제조 방법 |
| KR101174194B1 (ko) * | 2009-10-28 | 2012-08-14 | 이준표 | 이중구조의 완충패널 |
| KR101094280B1 (ko) * | 2009-11-10 | 2011-12-19 | 삼성모바일디스플레이주식회사 | 유기전계발광표시장치 및 그의 제조 방법 |
| KR101125904B1 (ko) | 2010-07-26 | 2012-03-21 | 서울대학교산학협력단 | 박막 트랜지스터 및 박막 트랜지스터의 제조 방법 |
| WO2013009505A2 (fr) * | 2011-07-13 | 2013-01-17 | Applied Materials, Inc. | Procédés de fabrication de dispositifs de transistor à film mince |
| US20140340607A1 (en) * | 2011-11-18 | 2014-11-20 | Sharp Kabushiki Kaisha | Semiconductor device, method for fabricating the semiconductor device and display device |
| CN102738007B (zh) * | 2012-07-02 | 2014-09-03 | 京东方科技集团股份有限公司 | 一种薄膜晶体管的制造方法及阵列基板的制造方法 |
| KR200475940Y1 (ko) * | 2013-06-12 | 2015-01-15 | (주)신아스포츠산업 | 다목적 프레임 |
| CN107634034A (zh) * | 2017-09-15 | 2018-01-26 | 惠科股份有限公司 | 主动阵列开关的制造方法 |
| EP4100661A4 (fr) * | 2020-02-06 | 2024-03-27 | Bruce V. Weeks | Éléments d'absorption d'impact, systèmes et procédés d'utilisation |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0449539A2 (fr) * | 1990-03-27 | 1991-10-02 | Kabushiki Kaisha Toshiba | Contact ohmique pour transistor couche mince |
| EP0473988A1 (fr) * | 1990-08-29 | 1992-03-11 | International Business Machines Corporation | Procédé de fabrication d'un transistor à couche mince avec un sémi-conducteur amorphe/polycristallin dans la région de canal |
| WO1992006505A1 (fr) * | 1990-10-05 | 1992-04-16 | General Electric Company | Structure de transistor a film mince avec contacts ameliores source/drain |
| EP0530834A1 (fr) * | 1991-09-05 | 1993-03-10 | Casio Computer Company Limited | Transistor à couches minces et sa méthode de fabrication |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0196915B1 (fr) * | 1985-03-29 | 1991-08-14 | Matsushita Electric Industrial Co., Ltd. | Réseau de transistors à couches minces et son procédé de fabrication |
| JPS63166236A (ja) * | 1986-12-26 | 1988-07-09 | Toshiba Corp | 電子装置 |
| JPH03141647A (ja) * | 1989-10-27 | 1991-06-17 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
| US5284789A (en) * | 1990-04-25 | 1994-02-08 | Casio Computer Co., Ltd. | Method of forming silicon-based thin film and method of manufacturing thin film transistor using silicon-based thin film |
| DE69115405T2 (de) * | 1990-09-21 | 1996-06-13 | Casio Computer Co Ltd | Dünnfilmtransistor und eine Dünnfilmtransistorpanele, die solche Transistoren verwendet |
| JPH055898A (ja) * | 1991-06-27 | 1993-01-14 | Casio Comput Co Ltd | 薄膜素子形成パネル |
| KR940008227B1 (ko) * | 1991-08-27 | 1994-09-08 | 주식회사 금성사 | 박막 트랜지스터 제조방법 |
| KR950010041B1 (ko) | 1992-03-28 | 1995-09-06 | 현대전자산업주식회사 | 콘택 홀(contact hole) 구조 및 그 제조방법 |
| US5409851A (en) * | 1992-05-04 | 1995-04-25 | Goldstar Co., Ltd. | Method of making a thin film transistor |
| US5614731A (en) * | 1993-03-15 | 1997-03-25 | Kabushiki Kaisha Toshiba | Thin-film transistor element having a structure promoting reduction of light-induced leakage current |
| KR0137156B1 (ko) * | 1994-11-11 | 1998-04-24 | 김경환 | 골판지용 접착제의 제조방법 |
| KR0145899B1 (ko) * | 1995-02-11 | 1998-09-15 | 김광호 | 완전 자기 정렬형 액정 표시 장치용 박막 트랜지스터 기판의 제조방법 |
| JPH08264790A (ja) * | 1995-03-22 | 1996-10-11 | Toshiba Corp | 薄膜電解効果トランジスタ及び液晶表示装置 |
| US5641974A (en) * | 1995-06-06 | 1997-06-24 | Ois Optical Imaging Systems, Inc. | LCD with bus lines overlapped by pixel electrodes and photo-imageable insulating layer therebetween |
| KR100232677B1 (ko) * | 1996-04-09 | 1999-12-01 | 구본준 | 박막 트랜지스터의 제조방법 및 그 방법에 의해 제조되는 박막 트랜지스터의 구조 |
| KR100223153B1 (ko) * | 1996-05-23 | 1999-10-15 | 구자홍 | 액티브 매트릭스 액정표시장치의 제조방법 및 액티브매트릭스액정표시장치 |
| US5874745A (en) * | 1997-08-05 | 1999-02-23 | International Business Machines Corporation | Thin film transistor with carbonaceous gate dielectric |
-
1996
- 1996-07-02 KR KR1019960026676A patent/KR100225098B1/ko not_active IP Right Cessation
- 1996-08-19 KR KR1019960034123A patent/KR100394511B1/ko not_active IP Right Cessation
-
1997
- 1997-04-11 US US08/832,692 patent/US6107640A/en not_active Expired - Lifetime
- 1997-06-05 JP JP9148318A patent/JPH1093102A/ja active Pending
- 1997-06-23 GB GB9713223A patent/GB2314969B/en not_active Expired - Lifetime
- 1997-06-26 DE DE19727212A patent/DE19727212C2/de not_active Expired - Lifetime
- 1997-06-26 FR FR9708019A patent/FR2750796B1/fr not_active Expired - Lifetime
-
2000
- 2000-06-22 US US09/598,649 patent/US6605494B1/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0449539A2 (fr) * | 1990-03-27 | 1991-10-02 | Kabushiki Kaisha Toshiba | Contact ohmique pour transistor couche mince |
| EP0473988A1 (fr) * | 1990-08-29 | 1992-03-11 | International Business Machines Corporation | Procédé de fabrication d'un transistor à couche mince avec un sémi-conducteur amorphe/polycristallin dans la région de canal |
| WO1992006505A1 (fr) * | 1990-10-05 | 1992-04-16 | General Electric Company | Structure de transistor a film mince avec contacts ameliores source/drain |
| EP0530834A1 (fr) * | 1991-09-05 | 1993-03-10 | Casio Computer Company Limited | Transistor à couches minces et sa méthode de fabrication |
Also Published As
| Publication number | Publication date |
|---|---|
| GB9713223D0 (en) | 1997-08-27 |
| KR100225098B1 (ko) | 1999-10-15 |
| JPH1093102A (ja) | 1998-04-10 |
| FR2750796B1 (fr) | 1999-08-27 |
| US6605494B1 (en) | 2003-08-12 |
| US6107640A (en) | 2000-08-22 |
| DE19727212A1 (de) | 1998-01-08 |
| GB2314969B (en) | 1998-12-02 |
| KR100394511B1 (ko) | 2003-11-28 |
| DE19727212C2 (de) | 2003-10-16 |
| KR980012071A (ko) | 1998-04-30 |
| KR970010426A (ko) | 1997-03-27 |
| GB2314969A (en) | 1998-01-14 |
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