FR2747237A1 - Dispositif d'affichage a cristal liquide et son procede de fabrication - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 238000000034 method Methods 0.000 title claims description 31
- 239000004973 liquid crystal related substance Substances 0.000 title abstract description 16
- 239000004065 semiconductor Substances 0.000 claims abstract description 122
- 238000002161 passivation Methods 0.000 claims abstract description 58
- 229910052751 metal Inorganic materials 0.000 claims abstract description 43
- 239000002184 metal Substances 0.000 claims abstract description 43
- 239000011159 matrix material Substances 0.000 claims abstract description 18
- 238000005530 etching Methods 0.000 claims abstract description 17
- 239000010409 thin film Substances 0.000 claims abstract description 7
- 238000000151 deposition Methods 0.000 claims description 44
- 239000000758 substrate Substances 0.000 claims description 35
- 239000004020 conductor Substances 0.000 claims description 17
- 239000012535 impurity Substances 0.000 claims description 13
- 230000008021 deposition Effects 0.000 claims description 5
- 239000013078 crystal Substances 0.000 claims description 4
- 238000009413 insulation Methods 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 abstract description 237
- 230000000873 masking effect Effects 0.000 abstract description 4
- 239000011521 glass Substances 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910004205 SiNX Inorganic materials 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 3
- 229910018125 Al-Si Inorganic materials 0.000 description 2
- 229910018520 Al—Si Inorganic materials 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 2
- 229910018594 Si-Cu Inorganic materials 0.000 description 2
- 229910008465 Si—Cu Inorganic materials 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- MRNHPUHPBOKKQT-UHFFFAOYSA-N indium;tin;hydrate Chemical compound O.[In].[Sn] MRNHPUHPBOKKQT-UHFFFAOYSA-N 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- QGZKDVFQNNGYKY-UHFFFAOYSA-O Ammonium Chemical compound [NH4+] QGZKDVFQNNGYKY-UHFFFAOYSA-O 0.000 description 1
- 229910008332 Si-Ti Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910006749 Si—Ti Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000007743 anodising Methods 0.000 description 1
- 238000005234 chemical deposition Methods 0.000 description 1
- 239000011247 coating layer Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003292 diminished effect Effects 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 1
- 229910001887 tin oxide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78663—Amorphous silicon transistors
- H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
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- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
L'invention a pour objet un dispositif semi-conducteur, ainsi que son procédé de fabrication. Elle propose de structurer en même temps la couche métallique des électrodes de source (143a) et de drain (143b), ainsi que les couches semi-conductrices dopée (139) et non-dopée (137), par attaque dans une seule étape d'attaque. Elle propose aussi d'utiliser une couche de passivation isolante (145) comme masque pour former les électrodes de drain et de source. Le nombre d'étapes de masquage nécessaire pour fabriquer un transistor en couche mince dans un dispositif d'affichage à cristal liquide à matrice active est réduit. Ceci permet de réduire les coûts et d'augmenter le rendement.
Description
DISPOSITIF D'AFFICHAGE A CRISTAL LIQUIDE ET SON PROCEDE DE
FABRICATION
La présente invention concerne un procédé de fabrication de dispositifs d'affichage à cristal liquide à matrice active (AMLCD) et concerne aussi la structure
de dispositifs d'affichage à cristal liquide à matrice active fabriqués selon ce procédé.
Les dispositifs d'affichage à cristal liquide à matrice active comprennent des éléments actifs, tels que des transistors à couche mince (TFT) utilisés comme dispositifs de commutation, pour piloter et contrôler chaque pixel du dispositif
1 0 d'affichage.
Comme représenté sur la figure IA. dans un dispositif d'affichage à cristal liquide à matrice active classique 11. comprenant une matrice de transistor en couche mince, les électrodes de pixel 47 sensiblement rectangulaires sont disposées sous forme de rangées et de colonnes sur un substrat en verre transparent. Les lignes de bus de grilles 13 (lignes d'adresse) sont tformées au voisinage des rangées d'électrodes de pixels 47, et des lignes de bus de source 14 (lignes de données) sont
formées au voisinage des colonnes d'électrodes de pixels 47.
En référence à la figure 1 B. qui représente une vue de dessus à plus grande échelle d'un pixel du dispositif d'affichage à cristal liquide à matrice active de la figure 1A, les lignes de bus de grilles 13 présentant des extensions formant les électrodes de grille 33 sont formées sur un substrat en verre transparent 31 (voir aussi figure 2A). Une couche isolante 35 (voir figure 2B) recouvre les lignes de bus de grille 13 et les électrodes de grille 33. et une pluralité de lignes de bus de source parallèles 14 sont disposées sur la couche isolante, perpendiculairement aux lignes de bus de grille 13. Au voisinage de chaque intersection entre une ligne de bus de grille 13 et une ligne de bus de source 14. une couche semi-conductrice 37 (figure 2B) est formée sur la couche isolante recouvrant de bus de grille et les électrodes de grille. Des électrodes de source 43a et de drain 43b (voir aussi figure 2D), sont formées l'une tface à l'autre sur la couche semi-conductrice. De cette façon, on forme
les éléments actifs constitués de transistors en couche mince.
Un procédé de fabrication d'un dispositif d'affichage à cristal liquide à matrice active est maintenant décrit en référence aux figures 2A à 2E, qui montrent des vues en coupe transversale le long de la ligne 2-2 de la figure I B. Une électrode de grille 33 (formée par une extension d'une ligne de bus de grille 13) est formée sur un substrat en verre transparent 31 en déposant et en structurant une première couche métallique. comme représenté sur la figure 2A. Une première couche isolante 35. ou couche d'isolation de grille. constituée de SiNx. une couche semi-conductrice 37 constituée de silicium amorphe. et une seconde couche isolante constituée de SiNx sont ensuite successivement déposées sur toute la surface
du substrat.
Comme représenté sur la figure 2B, on forme des moyens d'arrêt d'attaque 4() en structurant la seconde couche isolante. et une couche conductrice dopée par des impuretés 39. comprenant un silicium amorphe dopé n+ est ensuite déposé sur
l'ensemble du substrat. et est structurée en même temps que la couche semni-
conductrice 37. comme représenté sur la figure 2C.
Une seconde couche métallique est ensuite déposée sur toute la surface du substrat, puis est structurée de sorte à former une ligne de bus de source. une électrode de source 43a en saillie par rapport à la ligne de bus de source. et une électrode de drain 43b. Ensuite. la partie découverte de la couche semi-conductrice dopée aux impuretés 39 est attaquée en utilisant comme masque les électrodes de
drain et de source, comme représenté sur la figure 2D.
Une couche de passivation isolante 45 est ensuite formée en déposant une autre couche de SiNx sur la première couche isolante et sur les électrodes de drain et (ie source. Ensuite. un trou de contact est formé en attaquant la couche de passivation isolante 45. Une couche d'oxyde d'étain et d'indium est déposée par pulvérisation SUlI' la couche de passivation isolante 45. La couche d'oxyde d'étain et d'indium est structurée pour former une électrode de pixel 47, qui est reliée électriquement i
l'électrode de drain 43b par l'intermédiaire d'un trou de contact (figure 2E).
Ce procédé classique de fabrication de transistors en couche mince est très compliqué. En plus, les opérations nécessaires pour structurer les diverses couches du dispositif d'affichage à cristal liquide à matrice active sont très longues. du fait que le masque doit être aligné précisément. que des agents photosensibles doivent être pulvérisés et développés pour chaque étape de masquage. En outre. le
rendement de tfabrication est faible.
Le but de la présente invention est de fournir un procédé de fabrication de dispositif d'affichage à cristal liquide à matrice active, dans lequel le nombre d'étapes de masquage soit réduit. en structurant une seconde couche métallique et une couche semi-conductrice en même temps. En outre. les électrodes de source et de drain sont formées par attaque de portion(s) de la seconde couche métallique, en même temps que de portion(s) de la couche semi-conductrice dopée aux impuretés, en utilisant la
couche de passivation isolante comme masque.
En particulier, le procédé selon la présente invention comprend les étapes suivantes. Une première couche métallique est déposée sur un substrat transparent. et des lignes de bus de grille et des électrodes de grille sont formées en structurant la
première couche métallique. Une première couche isolante. une couche semi-
conductrice, une seconde couche isolante sont déposées successivement sur le substrat sur lequel les lignes de bus de grille et des électrodes de grille ont été formées. Des moyens d'arrêt d'attaque sont formés en structurant la seconde couche isolante; une couche semi-conductrice dopée aux impuretés est déposée sur les moyens d'arrêt d'attaque et sur la couche semi-conductrice. Une seconde couche métallique est déposée sur la couche semi-conductrice dopée aux impuretés. et la seconde couche métallique. la couche semi-conductrice dopée aux impuretés et la couche semi-conductrice sont structurées. Une couche de passivation isolante est déposée sur la seconde couche métallique structurée, et sur la première couche isolante. Un trou de contact est ensuite formé, et une partie de la seconde couche métallique sur les moyens d'arrêt d'attaque est exposée ou découverte en structurant la couche de passivation isolante. Une couche conductrice transparente est déposée sur la couche de passivation isolante. et sur la partie exposée de la seconde couche métallique. Une électrode de pixel est tformée en structurant la couche conductrice transparente de telle sorte que l'électrode de pixel soit reliée électriquement à la seconde couche métallique par l'intermédiaire du trou de contact. Les électrodes de drain et de source sont formées en attaquant une partie de la seconde couche métallique et une partie de la couche semi-conductrice dopée aux impuretés, la
couche de passivation isolante étant utilisée comme masque.
Un dispositif d'affichage à cristal liquide à matrice active selon la présente invention comprend uin substrat en verre transparent. des lignes de bus de grille et des électrodes de grille formées sur le substrat en verre transparent, une couche isolante de grille formée sur le substrat en verre transparent sur lequel les lignes de bus grille et les électrodes de grille ont été formées, une couche semi-conductrice formée sur la couche isolante de grille. des moyens d'arrêt d'attaque formés sur une portion de la couche semi-conductrice, une couche semi- conductrice dopée aux
impuretés formée sur la couche semi-conductrice et séparée en deux parties au-
dessus des moyens d'arrêt d'attaque. des électrodes de source et de drain formées sur chaque partie de la couche semi-conductrice dopée aux impuretés. et une couche de passivation isolante formée sur les électrode de drain et de source et présentant un trou de contact. et une électrode de pixel formée sur une portion de la couche de passivation isolante. l'électrode de pixel étant reliée électriquement à l'électrode de
drain à travers le trou de contact.
Plus précisément. l'invention propose un procédé de fabrication d'un dispositif semi-conducteur comprenant les étapes de: - dépôt d'une première couche semi-conductrice sur un substrat:
- dépôt d'une seconde couche semi-conductrice sur ladite première couche semi-
conductrice: - dépôt d'une couche conductrice sur ladite seconde couche semi-conductrice; - dépôt d'une couche de passivation sur ladite couche conductrice; - formation d'une structure dans ladite couche de passivation: et
- attaque de portions de ladite couche conductrice et de ladite seconde couche semi-
conductrice. en utilisant ladite couche de passivation structurée comme S masque. Dans un mode de réalisation. on prévoit en outre une étape de dépôt d'une couche résistante à l'attaque sur ladite première couche semi-conductrice avant
l'étape de dépôt de ladite seconde couche semi-conductrice.
Dans ce cas. il est possible que ladite couche résistante à l'attaque reste
sensiblement entière après l'étape d'attaque desdites couches conductrice et semi-
conductrice.
Ladite couche conductrice est de préférence une seconde couche conductrice.
et le procédé comprend. avant l'étape de dépôt de la première couche semi-
conductrice les étapes de: - dépôt d'une première couche conductrice sur le substrat: - formation d'une structure dans ladite couche conductrice pour former une électrode de grille: et
- dépôt d'une couche isolante sur ledit électrode de grille.
La seconde couche semi-conductrice est avantageusement dopée.
L'étape de dépôt de ladite couche résistante à l'attaque peutit comprendre les étapes de: - dépôt d'une couche isolante sur ladite couche semi-conductrice: et - formation d'une structure dans ladite couche isolante. pour former ladite couche
résistante à l'attaque.
L'étape de formation d'une structure peut comprendre l'étape de formation d'une première ouverture et d'une seconde ouverture dans ladite couche de passivation. lesdites portions de ladite couche conductrice et de ladite seconde couche semi-conductrice étant attaquée à travers la première ouverture, ledit procédé comprenant en outre l'étape de: - dépôt d'une couche d'électrode sur ladite couche de passivation dans ladite seconde ouverture, de telle sorte que la couche d'électrode soit électriquement reliée à
la couche conductrice.
La couche d'électrode peut aussi comprendre un matériau conducteur transparent.
La couche d'électrode est de préférence une électrode de pixel.
L'invention propose aussi un procédé de tfabrication d'un dispositif semi-
conducteur comprenant les étapes de: - formation d'une couche semiconductrice sur la surface d'un substrat;
R14.;)(
- formation d'une première couche conductrice sur la couche semiconductrice; - formation d'une couche de passivation sur ladite première couche conductrice; - formation d'une structure dans ladite couche de passivation afin de fournir des première et seconde ouvertures dans ladite couche de passivation pour exposer *5 des première et seconde portions de ladite première couche conductrice; - formation d'une seconde couche conductrice sur ladite couche de passivation qui s'étend à travers la première ouverture, de sorte à entrer en contact avec la première couche conductrice; et - attaque de ladite seconde portion de ladite première couche conductrice et d'une I 0 portion de ladite couche semi-conductrice en-dessous de la seconde portion de ladite couche conductrice. en utilisant ladite couche de passivation structurée
en tant que masque.
Dans ce procédé. l'étape d'attaque forme des régions de source et de drain dudit
dispositif semi-conducteur.
I 5 Avant l'étape de formation de ladite couche semi-conductrice. le procédé peut comprendre les étapes de: - formation d'une couche isolante sur ledit substrat; et - formation d'une structure dans ladite couche isolante pour former une couche
d'arrêt d'attaque.
L'étape de formation d'une structure dans ladite couche de passivation inclut de préférence l'étape de formation de ladite deuxième ouverture sensiblement en
alignement avec ladite couche d'arrêt d'attaque.
La seconde couche conductrice peut comprendre une couche conductrice transparente
Le dispositif semi-conducteur est par exemple un transistor en couche mince.
L'invention propose encore un dispositif semi-conducteur comprenant: - un substrat; - une couche semi-conductrice dopée présentant une portion de bord disposée sur le substrat; - une couche conductrice disposée sur ladite couche semi-conductrice dopée, une portion de bord de ladite couche conductrice étant sensiblement aligné avec ladite portion de bord de ladite couche semi-conductrice dopée; et - une couche de passivation présentant une ouverture, une paroi latérale de ladite ouverture étant sensiblement alignée avec ladite portion de bord de ladite
couche conductrice.
Ce dispositif semi-conducteur peut comprendre en outre une couche semi-
conductrice sensiblement non-dopée disposée entre ladite semi- conductrice dopée et ledit substrat. ladite couche semi-conductrice sensiblement non-dopée présentant une portion de bord sensiblement alignée avec les autres portions de bord desdites
couches conductrices et semi-conductrices dopées.
On peut en outre v ménager: - une électrode de grille formée sur ledit substrat: et - une couche isolante tformée sur ladite électrode de grille, ladite couche semi- conductrice non-dopée et ladite couche semiconductrice dopée étant formées
sur ladite couche isolante.
La couche semi-conductrice dopée comprend de préférence des première et seconde portions distinctes, ledit dispositif semi-conducteur comprenant en outre: - une couche d'arrêt d'attaque disposée sur ladite couche semi-conductrice sensiblement non-dopée entre lesdites première et seconde portions de ladite
couche semi-conductrice dopée.
L'ouverture de ladite couche de passivation est avantageusement sensiblement
alignée avec ladite couche d'arrêt d'attaque.
Dans un mode de réalisation. la couche conductrice comprend des première et seconde portions distinctes, ledit dispositif semi-conducteur comprenant en outre: - une couche d'électrode disposée sur une partie sélectionnée de ladite couche de passivation structurée, ladite couche de passivation structurée comprenant uni trou de contact exposant une partie de ladite première portion de la couche conductrice, ladite couche d'électrode étant électriquement reliée à ladite
première portion de ladite couche conductrice à travers ledit trou de contact.
La couche d'électrode comprend de préférence un matériau conducteur transparent. Enfin. l'invention propose un procédé de fabrication d'un dispositif d'affichage à cristaux à matrice active. comprenant les étapes de: - dépôt d'une première couche métallique sur un substrat: - formation d'une structure dans ladite première couche métallique pour former une électrode de grille: - dépôt d'une couche isolante de grille sur ledit substrat et sur ladite électrode de grille - dépôt d'une première couche semi-conductrice sur ladite couche isolante de grille:
- dépôt d'une couche résistante à l'attaque sur ladite première couche semi-
conductrice; - formation d'une structure dans ladite couche semiconductrice pour former une portion d'arrêt d'attaque; - dépôt d'une seconde couche semi-conductrice contenant des impuretés sur ladite portion d'arrêt d'attaque. et sur ladite première couche semi- conductrice: dépôt d'une seconde couche métallique sur ladite couche contenant des impuretés: - formation d'une structure dans ladite seconde couche métallique, ladite seconde couche semi-conductrice contenant des impuretés. et dans ladite première couche semi-conductrice. en une seule étape; - dépôt d'une couche de passivation sur ladite seconde couche métallique et ladite couche d'isolation de grille: - formation d'une structure dans ladite couche de passivation pour tformer une
ouverture au-dessus de ladite portion d'arrêt d'attaque et un trou de contact au-
dessus d'une partie de ladite seconde couche métallique structurée: dépôt d'une couche conductrice transparente au-dessus de ladite couche de passivation structurée, et dans ledit trou de contact: - formation d'une structure dans ladite couche conductrice transparente pour former une électrode de pixel électriquement reliée à ladite partie de ladite seconde couche métallique structurée: et - attaque de la seconde couche métallique. de la seconde couche semi-conductrice contenant des impuretés en utilisant ladite couche de passivation structurée
comme masque. afin de former des électrodes de source et de drain.
D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de
la description qui suit du mode de réalisation qui suit. donné à titre d'exemple et en
référence aux figures qui montrent: - figure IA une vue de dessus d'un dispositif d'affichage à cristal liquide classique: - figure lB une vue de dessus à plus grande échelle d'un élément d'affichage du dispositif d'affichage à cristal liquide classique de la figure 1A: - figures 2A à 2E des vues en coupe transversale d'un dispositif d'affichage à cristal liquide à matrice active. à différentes étapes de son procédé de fabrication classique: et - figures 3A à 3I des vues en coupe transversale d'un dispositif d'affichage à matrice active selon la présente invention. à diverses étapes de son procédé de
fabrication selon la présente invention.
Le procédé de tfabrication de dispositifs d'affichage à cristal liquide à matrice
active selon la présente invention est maintenant décrit. en référence aux dessins.
Une première couche métallique d'aluminium. ou d'un alliage d'aluminium, par exemple un alliage choisi parmi AI-Pd, Al-Si, Al-Si-Ti, Al-Si-Cu. est déposé de préférence par pulvérisation sur un substrat en verre transparent 131. Une électrode de grille 133 est ensuite formée en attaquant sélectivement la première couche métallique, en utilisant une technique de photolithographie. comme représenté sur la
figure 3A.
Si nécessaire. une couche anodisée peut être formée sur l'électrode de grille 133. en anodisant cette électrode afin d'améliorer la résistance chimique. la résistance à la chaleur et sa capacité d'adhésion à une couche isolante de grille formée ensuite. La couche anodisée sert aussi de couche isolante. en même temps que la couche isolante de grille en nitrure de silicium. et améliore donc l'isolation
électrique entre l'électrode de grille 133 et une ligne de signal voisine.
Comme représenté sur la figure 3B. une première couche isolante 135 (couche
isolante de grille), une couche semi-conductrice en silicium amorphe non dopé 137.
et une seconde couche isolante 140 de nitrure de silicium sont ensuite
successivement déposées sur le substrat en verre transparent 131.
Comme représenté sur la figure 3C. on forme ensuite des moyens d'arrêt d'attaque 140 en structurant la seconde couche isolante. puis on dépose une couche semi-conductrice dopée n+ 139 sur les moyens d'arrêt d'attaque 140 et sur la couche semi-conductrice 137. par dépôt chimique en phase plasma sous atmosphère
d'hydrogène et de phosphine gazeux (comme représenté à la figuLre 3D).
Ensuite. comme représenté à la figure 3E. une seconde couche métallique 143.
comprenant un métal ou alliage par exemple choisi parmi Pd. AI-Si. Al-SiTi. et AI-
Si-Cu. est déposé par pulvérisation, à la suite de quoi on dépose une couche d'un agent photosensible. La couche d'un agent photosensible (non représentée) est ensuite exposée et développée pour découvrir des portions sélectionnées de la seconde couche métallique 143. Ces portions sont ensuite enlevée, en même temps que les portions correspondantes de la couche semi-conductrice dopée n+ 139, et de
la couche semi-conductrice 137. La seconde couche métallique 143, la couche semi-
conductrice dopée n+ 139. et la couche semi-conductrice 137 sont ensuite structurées
pour prendre la forme désirée. comme représenté sur la figure 3F.
Une couche isolante de passivation 145 de nitrure de silicium est ensuite déposée sur la seconde couche métallique structurée 143 et sur la couche isolante de
grille 135. par déposition chimique en phase plasma sous atmosphère d'ammonium.
de silane et d'hydrogène gazeux. Ensuite. comme représenté sur la figure 3G, la couche de passivation isolante est structurée pour former une ouverture au-dessus des moyens d'arrêt d'attaque 140. et un trou de contact découvrant une portion de la
seconde couche métallique 143.
Une couche d'oxyde d'étain et d'indium est déposée sur le trou de contact et sur la couche de passivation isolante 145, et ensuite structurée pour former une électrode de pixel 147. qui est reliée électriquement à la seconde couche métallique 143 par l'intermédiaire du trou de contact. comme on peut le voir sur la figure 3H. Comme représenté sur la figure 31. les électrodes de source et de drain 143a et 143b sont ensuite formées par attaque de la portion exposée de la seconde couche métallique 143 et de la couche semi-conductrice dopée n+ 139 en utilisant la couche de passivation isolante 145 en tant que masque. La raison pour laquelle on forme l'électrode de pixel 147 après avoir attaqué la couche de passivation 145 pour former l'ouverture et le trou de contact, et avant d'attaquer la seconde métallique 143 et la couche semi-conductrice dopée n+ 139. est que l'électrode de pixel 147 protège contre l'attaque la seconde couche métallique 143. qui est découverte ou exposée à travers le trou de contact.
En conséquence. la seconde couche métallique 143 et la couche semi-
conductrice dopée n+ 139 sont attaquées en une seule étape de traitement. A l'inverse, dans la méthode classique décrite plus haut. ces couches qui recouvrent les
moyens d'arrêt d'attaque 140 sont attaquées séparément dans des étapes distinctes.
I0 Le dispositif d'affichage à cristal liquide à matrice active fabriqué par le procédé décrit plus haute a la structure maintenant décrite. Une ligne de bus de grille et une électrode de grille 133 sont formées sur un substrat transparent 131. Une couche d'isolation de grille 135 recouvre le substrat de verre transparent sur lequel la
ligne de bus de grille et l'électrode de grille 133 ont été tformées. Une couche semi-
conductrice 137 est formée sur la couche isolante de grille 135. et un des moyens d'arrêt d'attaque 140 sont disposés sur la couche semi- conductrice 137, alignés avec l'électrode de grille 133. Une couche semi- conductrice dopée n+, comprenant deux portions distinctes, dont chacune recouvre les moyens d'arrêt d'attaque 140 et la couche semi-conductrice 137 est formée. Les deux parties distinctes de la couche semi- conductrice dopée n+ 139 comprennent une partie au-dessus de laquelle une électrode de source est formée. et une autre partie au-dessus de laquelle une électrode de drain 143b est formée. Une couche de passivation isolante 145 recouvre la couche isolante de grille, l'électrode de source 143a et l'électrode de drain 143b, et une électrode de pixel 147 formée sur la couche de passivation isolante 145 est reliée électriquement à l'électrode de drain 143b. par l'intermédiaire d'un trou de contact
formé dans la couche de passivation isolante.
Bien que la seconde couche isolante 140 ne soit pas indispensable, dans ce cas
la couche semi-conductrice 137 est exposée ou découverte à travers l'ouverture.
Ainsi, la couche semi-conductrice 137 n'est pas protégée des matériaux pouvant venir en contact. Du tfait que la seconde couche isolante 140 constituée d'oxyde de silicium ou de nitrure de silicium présente de bonnes propriétés d'adhésion avec la couche semi-conductrice 137, elle sert de moyen d'arrêt d'attaque, et de couche de
passivation de la couche semi-conductrice 137.
Selon la présente invention. le coût de tfabrication est diminué, et le temps de
traitement est réduit. du fait que la seconde couche métallique 143 et la couche semi-
conductrice dopée aux impuretés 139. ainsi que la couche semi- conductrice 137 sont structurées dans la même étape. En outre. comme décrit plus haut, les régions de source et de drain sont formées en une seule étape de traitement, sans étape de
masquage additionnel. Ceci améliore le rendement.
Il apparaîtra à l'homme du métier que diverses modifications et variations peuvent être réalisées dans le dispositif d'affichage à cristaux à matrice active de la présente invention. ainsi que dans la fabrication de ce dispositif. sans sortir de la
portée de l'invention.
D'autres modes de réalisation de l'invention apparaîtront à l'homme de l'art. à
la considération de la description et à la mise en oeuvre de l'invention qui est décrite.
Il est clair que la description et les exemples ne doivent considérés que comme des
exemples. la portée et l'esprit de l'invention étant définies par les revendications qui
suivent.
R421")'4 '[).XC - 1'
Claims (20)
1.- Un procédé de fabrication d'un dispositif semi-conducteur comprenant les étapes de: - dépôt d'une première couche semi- conductrice (137) sur un substrat (131. 133. ); - dépôt d'une seconde couche semi-conductrice (139) sur ladite première couche semi- conductrice (137); - dépôt d'une couche conductrice (143) sur ladite seconde couche semi-conductrice
(139);
- dépôt d'une couche de passivation (145) sur ladite couche conductrice (143): - formation d'une structure dans ladite couche de passivation (145): et - attaque de portions de ladite couche conductrice (143) et de ladite seconde couche semi-conductrice (139). en utilisant ladite couche de passivation structurée
(145) comme masque.
2.- Procédé selon la revendication 1. comprenant en outre une étape de
dépôt d'une couche résistante à l'attaque (140) sur ladite première couche semi-
conductrice (137) avant l'étape de dépôt de ladite seconde couche semiconductrice
(139).
3.- Procédé selon la revendication 2. dans lequel ladite couche résistante à l'attaque (140) reste sensiblement entière après l'étape d'attaque desdites couches
conductrice et semi-conductrice (143. 139).
4.- Procédé selon l'une des revendications 1 à 3. dans lequel ladite couche
conductrice (143) est une seconde couche conductrice. et dans lequel le procédé comprend, avant l'étape de dépôt de la première couche semiconductrice (137) les étapes de: - dépôt d'une première couche conductrice (133) sur le substrat (131); - formation d'une structure dans ladite couche conductrice (133) pour former une électrode de grille (133): et
-dépôt d'une couche isolante (135) sur ledit électrode de grille (133).
5.- Un procédé selon l'une des revendications 1 à 4. dans lequel ladite
seconde couche semi-conductrice (139) est dopée.
6.- Un procédé selon l'une des revendications 2 à 5. dans lequel l'étape de
dépôt de ladite couche résistante à l'attaque comprend les étapes de: dépôt d'une couche isolante sur ladite couche semi-conductrice ( 137); et - formation d'une structure dans ladite couche isolante. pour former ladite couche résistante à l'attaque (140).
7.- Procédé selon l'une des revendications I a 6. dans lequel l'étape de
formation d'une structure comprend l'étape de formation d'une première ouverture et d'une seconde ouverture dans ladite couche de passivation (145). lesdites portions de ladite couche conductrice (143) et de ladite seconde couche semi-conductrice (I 319 étant attaquée à travers la première ouverture, ledit procédé comprenant en outre l'étape de: - dépôt d'une couche d'électrode (147) sur ladite couche de passivation dans ladite seconde ouverture, de telle sorte que la couche d'électrode (147) soit
électriquement reliée à la couche conductrice ( 143 t.
8.- Procédé selon la revendication 7. dans lequel ladite couche d'électrode
comprend un matériau conducteur transparent.
9.- Procédé selon la revendication 7 ou 8. dans lequel ladite couche
d'électrode est une électrode de pixel.
10.- Procédé de fabrication d'un dispositif semi-conducteur comprenant les étapes de: - formation d'une couche semi-conductrice (139) sur la surtface d'un substrat: - formation d'une première couche conductrice (143) sur la couche semi-conductrice
(139);
- formation d'une couche de passivation (145) sur ladite première couche conductrice
(143);
- formation d'une structure dans ladite couche de passivation (145) afin de fournir des première et seconde ouvertures dans ladite couche de passivation pour exposer des première et seconde portions de ladite première couche conductrice (143); - formation d'une seconde couche conductrice (147) sur ladite couche de passivation (145) qui s'étend à travers la première ouverture. de sorte à entrer en contact avec la première couche conductrice ( 143): et - attaque de ladite seconde portion de ladite première couche conductrice (143) et d'une portion de ladite couche semi-conductrice (139) en-dessous de la seconde portion de ladite couche conductrice. en utilisant ladite couche de
passivation (145) structurée en tant que masque.
11.- Procédé selon la revendication 10. dans lequel ladite étape d'attaque forme des régions de source (143a) et de drain (143b) dudit dispositif semi-conducteur. 12.- Procédé selon la revendication 10 ou1 11. dans lequel. avant l'étape de formation de ladite couche semi- conductrice. le procédé comprend les étapes de: - formation d'une couche isolante (140) sur ledit substrat: et 1 - formation d'une structure dans ladite couche isolante pour former une couche
d'arrêt d'attaque.
13.- Procédé selon la revendication 12. dans lequel l'étape de formation d'une structure dans ladite couche de passivation inclut l'étape de formation de ladite I 5 deuxième ouverture sensiblement en alignement avec ladite couche d'arrêt d'attaque
(140).
14.- Procédé selon l'une des revendications 10 à 13. dans lequel ladite seconde
couche conductrice comprend une couche conductrice transparente
15.- Procédé selon l'une des revendications 10 à 14. dans lequel ledit dispositif
semi-conducteur est un transistor en couche mince.
16.- Un dispositif semi-conducteur comprenant: - un substrat: - une couche semi-conductrice dopée (139) présentant une portion de bord disposée sur le substrat: - une couche conductrice (143) disposée sur ladite couche semi-conductrice dopée, une portion de bord de ladite couche conductrice étant sensiblement aligné avec ladite portion de bord de ladite couche semi-conductrice dopée; et - une couche de passivation présentant une ouverture. une paroi latérale de ladite ouverture étant sensiblement alignée avec ladite portion de bord de ladite
couche conductrice.
17.- Dispositif semi-conducteur selon la revendication 16, comprenant en outre une couche semi-conductrice sensiblement non-dopée (137) disposée entre ladite semi-conductrice dopée (139) et ledit substrat. ladite couche semi-conductrice sensiblement non-dopée présentant une portion de bord sensiblement alignée avec les autres portions de bord desdites couches conductrices et semi-conductrices dopées. 18.- Dispositif semi- conducteur selon la revendication 16 ou 17, comprenant en outre: - une électrode de grille (133) formée sur ledit substrat (13 1): et - une couche isolante (135) formée sur ladite électrode de grille (133), ladite couche semi-conductrice non-dopée (137) et ladite couche semi- conductrice dopée
(139) étant formées sur ladite couche isolante (1 35).
I1 19.- Dispositif semi-conducteur selon la revendication 17 ou 18. dans lequel ladite couche semi-conductrice dopée (139) comprend des première et seconde portions distinctes. ledit dispositif semi-conducteur comprenant en outre: - une couche d'arrêt d'attaque (140) disposée sur ladite couche semi-conductrice sensiblement non-dopée (137) entre lesdites première et seconde portions de
ladite couche semi-conductrice dopée (139).
20.- Dispositif semi-conducteur selon la revendication 19. dans lequel ladite ouverture de ladite couche de passivation (145) est sensiblement alignée avec ladite
couche d'arrêt d'attaque (140).
21.- Dispositif semi-conducteur selon l'une des revendications 16 à 20. dans
lequel ladite couche conductrice (143) comprend des première et seconde portions distinctes (143b. 143a). ledit dispositif semi-conducteur comprenant en outre: - une couche d'électrode (147) disposée sur une partie sélectionnée de ladite couche de passivation structurée (145). ladite couche de passivation structurée (145) comprenant un trou de contact exposant une partie de ladite première portion (143b) de la couche conductrice (143). ladite couche d'électrode (147) étant électriquement reliée à ladite première portion (143b) de ladite couche
conductrice (143) à travers ledit trou de contact.
22.- Dispositif semi-conducteur selon la revendication 21. dans lequel ladite
couche d'électrode comprend un matériau conducteur transparent.
23.- Procédé de fabrication d'un dispositif d'affichage à cristaux à matrice active, comprenant les étapes de: - dépôt d'une première couche métallique sur un substrat: - formation d'une structure dans ladite première couche métallique pour former une électrode de grille (133); dépôt d'une couche isolante de grille (135) sur ledit substrat et sur ladite électrode de grille: - dépôt d'une première couche semiconductrice (137) sur ladite couche isolante de grille:
- dépôt d'une couche résistante à l'attaque (140) sur ladite première couche semi-
conductrice: - formation d'une structure dans ladite couche semiconductrice pour former une portion d'arrêt d'attaque: - dépôt d'une seconde couche semi-conductrice contenant des impuretés sur ladite portion d'arrêt d'attaque. et sur ladite première couche semi- conductrice: dépôt d'une seconde couche métallique (143) sur ladite couche contenant des impuretés (139): - formation d'une structure dans ladite seconde couche métallique (143). ladite seconde couche semi- conductrice contenant des impuretés (139). et dans ladite première couche semi-conductrice (137). en une seule étape: - dépôt d'une couche de passivation (145) sur ladite seconde couche métallique (143) et ladite couche d'isolation de grille (135); - formation d'une structure dans ladite couche de passivation (145) pour former une ouverture au-dessus de ladite portion d'arrêt d'attaque (140) et un trou de contact au-dessus d'une partie (143b) de ladite seconde couche métallique (143) structurée: - dépôt d'une couche conductrice transparente (147) au-dessus de ladite couche de passivation structurée. et dans ledit trou de contact: - formation d'une structure dans ladite couche conductrice transparente (147) pour former une électrode de pixel électriquement reliée à ladite partie (143B) de ladite seconde couche métallique structurée (143); et
- attaque de la seconde couche métallique (143), de la seconde couche semi-
conductrice contenant des impuretés (139) en utilisant ladite couche de passivation (145) structurée comme masque, afin de former des électrodes de
source et de drain (143a. 143b).
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960010637A KR100202236B1 (ko) | 1996-04-09 | 1996-04-09 | 액티브 매트릭스 기판의 제조방법 및 그 방법에 의해 제조되는 액티브 매트릭스 기판 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2747237A1 true FR2747237A1 (fr) | 1997-10-10 |
| FR2747237B1 FR2747237B1 (fr) | 1999-04-16 |
Family
ID=19455336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9702841A Expired - Lifetime FR2747237B1 (fr) | 1996-04-09 | 1997-03-11 | Dispositif d'affichage a cristal liquide et son procede de fabrication |
Country Status (5)
| Country | Link |
|---|---|
| JP (2) | JP4034376B2 (fr) |
| KR (1) | KR100202236B1 (fr) |
| DE (1) | DE19714690C2 (fr) |
| FR (1) | FR2747237B1 (fr) |
| GB (1) | GB2312092B (fr) |
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| JPH1039331A (ja) | 1998-02-13 |
| JP4034376B2 (ja) | 2008-01-16 |
| DE19714690C2 (de) | 2003-12-11 |
| JP4117369B2 (ja) | 2008-07-16 |
| KR970072497A (ko) | 1997-11-07 |
| DE19714690A1 (de) | 1997-10-30 |
| GB2312092B (en) | 1998-06-03 |
| GB2312092A (en) | 1997-10-15 |
| FR2747237B1 (fr) | 1999-04-16 |
| JP2007206712A (ja) | 2007-08-16 |
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