CN104022126B - 一种阵列基板、其制作方法及显示装置 - Google Patents

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李成
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Abstract

本发明公开了一种阵列基板、其制作方法及显示装置,由于金属屏蔽层不仅与公共电极电性连接,且用于电性连接金属屏蔽层与公共电极的第一连接部与源漏电极同层设置,并且是通过贯穿第一绝缘层和缓冲层的过孔与金属屏蔽电极电性连接。因此本发明实施例提供的上述阵列基板不仅可以在有源层与金属屏蔽层之间形成存储电容,从而达到增大阵列基板电容的目的,并且在制备时可以通过一次构图工艺形成同层设置的第一连接部与源漏电极,从而可以减少制作流程,简化制作工艺,最终可以达到节省制作成本、缩短制作时间的目的。

Description

一种阵列基板、其制作方法及显示装置

技术领域

[0001] 本发明涉及显示技术领域,尤其涉及一种阵列基板、其制作方法及显示装置。

背景技术

[0002] 由于非晶硅存在因本身自有的缺陷而导致的开态电流低、迀移率低、稳定性差等 问题,使它在很多领域受到了限制,为了弥补非晶硅本身缺陷,扩大在相关领域的应用,低 温多晶娃(Low Temperature Poly-Silicon,LTPS)技术应运而生。

[0003] 随着薄膜晶体管液晶显示技术(Thin Fi lm Transi stor Liquid Crystal Display,TFT-LCD)技术的发展,基于低温多晶硅的显示技术逐渐成为主流。如图1和图2所 示,现有技术中的低温多晶硅薄膜晶体管阵列基板主要包括:衬底基板01、缓冲层02、有源 层03、栅电极06、源电极05、漏电极04、公共电极07、像素电极08、栅绝缘层09、中间介电层 10、平坦层11和钝化层12。进一步地,在薄膜晶体管为顶栅型结构的阵列基板中,如图2所 示,为了避免光线照射到有源层03从而影响薄膜晶体管的性能,在阵列基板中,在缓冲层02 与有源层03之间还设置有避免光线照射到有源层03上的金属屏蔽层13。

[0004] 随着像素技术开发的需求,如何增大存储电容成为一个重要的关注点,现有技术 中为达到增大存储电容的目的,如图2所示,在薄膜晶体管为顶栅型结构的阵列基板中,利 用位于缓冲层02下方的金属屏蔽层13与有源层03形成存储电容来增大存储电容。具体地, 为了在金属屏蔽层13上施加公共电极信号,金属屏蔽层13需要通过位于栅极绝缘层09上的 第一连接部14,以及位于中间介电层10上的第二连接部15与公共电极07电性连接;其中,第 一连接部14通过贯穿栅极绝缘层09和缓冲层02的过孔与金属屏蔽层13电性连接,第二连接 15通过贯穿中间介电层10的过孔与第一连接部14电性连接,公共电极07通过贯穿平坦层11 的过孔与第二连接部15电性连接。

[0005] 上述结构的低温多晶硅薄膜晶体管阵列基板,虽然可以利用金属屏蔽层与有源层 形成存储电容,但为了实现金属屏蔽层13和有源层03形成存储电容的目的,在制备时,为了 使金属屏蔽层13与公共电极07电性连接,需要单独增加一道掩膜(Mask)工艺形成贯穿栅极 绝缘层09和缓冲层02的过孔,使用于电性连接公共电极07和金属屏蔽层13的第一连接部14 通过该过孔与金属屏蔽层13电性连接,从而导致上述低温多晶硅薄膜晶体管阵列基板在制 备时产生制造流程比较繁多,成本比较高,耗时比较长等问题。

发明内容

[0006] 本发明实施例提供的一种阵列基板、其制作方法及显示装置,用以在实现增大阵 列基板存储电容的情况下解决现有技术中的工艺复杂、成本高、耗时长的问题。

[0007] 本发明实施例提供的一种阵列基板,包括衬底基板、依次位于所述衬底基板上的 金属屏蔽层、缓冲层、顶栅型薄膜晶体管和公共电极;其中,所述顶栅型薄膜晶体管的源漏 电极位于有源层的上方、且通过贯穿位于所述源漏电极与所述有源层之间的第一绝缘层的 第一过孔与所述有源层电性连接,还包括:

[0008] 与所述源漏电极同层设置的、用于电性连接所述金属屏蔽层与所述公共电极、且 通过贯穿所述第一绝缘层和所述缓冲层的第二过孔与所述金属屏蔽层电性连接的第一连 接部。

[0009] 本发明实施例提供的上述阵列基板,由于金属屏蔽层不仅与公共电极电性连接, 且用于电性连接金属屏蔽层与公共电极的第一连接部与源漏电极同层设置,并且是通过贯 穿第一绝缘层和缓冲层的过孔与金属屏蔽电极电性连接。因此本发明实施例提供的上述阵 列基板不仅可以在有源层与金属屏蔽层之间形成存储电容,从而达到增大阵列基板电容的 目,并且在制备时可以通过一次构图工艺形成同层设置的第一连接部与源漏电极,从而可 以减少制作流程,简化制作工艺,最终可以达到节省制作成本、缩短制作时间的目的。

[0010] 较佳地,为了便于实施,在本发明实施例提供的上述阵列基板中,还包括:位于所 述源漏电极与所述公共电极之间的第二绝缘层;

[0011] 所述公共电极通过贯穿所述第二绝缘层的第三过孔与所述第一连接部电性连接。

[0012] 较佳地,为了便于实施,在本发明实施例提供的上述阵列基板中,还包括:

[0013] 位于所述公共电极上方的像素电极,位于所述像素电极与所述公共电极之间的第 三绝缘层,以及与所述公共电极同层设置、且用于电性连接所述像素电极与所述源漏电极 中的漏电极的第二连接部;其中,

[0014] 所述第二连接部通过贯穿所述第二绝缘层的第四过孔与所述源漏电极中的漏电 极电性连接;所述像素电极通过贯穿所述第三绝缘层的第五过孔与所述第二连接部电性连 接。

[0015] 较佳地,为了便于实施,在本发明实施例提供的上述阵列基板中,还包括:

[0016] 位于所述源漏电极与所述公共电极之间且与所述公共电极相互绝缘的像素电极, 以及位于所述像素电极与所述源漏电极之间的第二绝缘层;

[0017] 所述像素电极通过贯穿所述第二绝缘层的第六过孔与所述源漏电极中的漏电极 电性连接。

[0018] 较佳地,为了便于实施,在本发明实施例提供的上述阵列基板中,还包括:

[0019] 位于所述像素电极与所述公共电极之间的第三绝缘层,以及与所述像素电极同层 设置、用于电性连接所述公共电极与所述第一连接部的第三连接部;其中,

[0020] 所述第三连接部通过贯穿所述第二绝缘层的第七过孔与所述第一连接部电性连 接;所述公共电极通过贯穿所述第三绝缘层的第八过孔与所述第三连接部电性连接。

[0021] 本发明实施例提供的一种显示装置,包括本发明实施例提供的上述任一种阵列基 板。

[0022] 本发明实施例提供的一种阵列基板的制作方法,包括在衬底基板上依次形成金属 屏蔽层、缓冲层、顶栅型薄膜晶体管和公共电极的图形;其中,所述顶栅型薄膜晶体管的源 漏电极位于有源层的上方、且通过贯穿位于所述源漏电极与所述有源层之间的第一绝缘层 的第一过孔与所述有源层电性连接,还包括:

[0023] 在形成贯穿所述第一绝缘层的所述第一过孔的同时,采用半色调掩模板或灰色调 掩模板形成贯穿所述第一绝缘层和所述缓冲层的第二过孔;

[0024] 在形成所述源漏电极的图形的同时,通过一次构图工艺形成用于电性连接所述金 属屏蔽层与所述公共电极、且通过所述第二过孔与所述金属屏蔽层电性连接的第一连接部 的图形。

[0025] 本发明实施例提供的上述阵列基板的制作方法,由于在形成贯穿第一绝缘层的第 一过孔的同时,采用半色调掩模板或灰色调掩模板形成贯穿第一绝缘层和缓冲层的第二过 孔;在形成源漏电极的图形的同时,通过一次构图工艺形成用于电性连接金属屏蔽层与公 共电极、且通过第二过孔与金属屏蔽层电性连接的第一连接部的图形。因此,与现有技术中 通过第一连接部和位于第一连接部上的第二连接部来实现金属屏蔽层与公共电极的电性 连接相比,本发明实施例提供的上述制作方法可以省去一道用于单独形成第一连接部和金 属屏蔽层电性连接的过孔的Mask工艺。因此,本发明实施例提供的上述制作方法可以减少 制作流程,简化制作工艺,最终可以达到节省制作成本、缩短制作时间的目的。

[0026] 较佳地,为了便于实施,在本发明实施例提供的上述制作方法中,在形成源漏电极 的图形之后,在形成公共电极的图形之前,还包括:

[0027] 在所述源漏电极与将要形成的所述公共电极之间形成第二绝缘层的薄膜;

[0028] 通过构图工艺形成贯穿所述第二绝缘层的薄膜的第三过孔,所述公共电极通过所 述第三过孔与所述第一连接部电性连接。

[0029] 较佳地,为了简化制作工艺,降低生产成本,和缩短生产周期,在本发明实施例提 供的上述制作方法中,还包括:

[0030] 在形成所述第三过孔的同时,通过一次构图工艺形成贯穿所述第二绝缘层的第四 过孔;

[0031] 在形成所述公共电极的图形的同时,通过一次构图工艺形成用于电性连接将要形 成的像素电极与所述源漏电极中的漏电极的第二连接部的图形,所述第二连接通过所述第 四过孔与所述漏电极电性连接;

[0032] 在形成所述公共电极的图形之后,还包括:

[0033] 在所述公共电极上形成第三绝缘层的薄膜;

[0034] 通过构图工艺形成贯穿所述第三绝缘层的薄膜的第五过孔;

[0035] 在所述第三绝缘层上形成像素电极的图形,所述像素电极通过所述第五过孔与所 述第二连接部电性连接。

[0036] 较佳地,为了便于实施,在本发明实施例提供的上述制作方法中,在形成源漏电极 的图形之后,在形成公共电极的图形之前,还包括:

[0037] 在所述源漏电极与将要形成的所述公共电极之间形成第二绝缘层的薄膜;

[0038] 通过构图工艺形成贯穿所述第二绝缘层的薄膜的第六过孔;

[0039] 在形成有所述第六过孔的所述第二绝缘层的薄膜上形成像素电极的图形,所述像 素电极通过所述第六过孔与所述源漏电极中的漏电极电性连接。

[0040] 较佳地,为了简化制作工艺,降低生产成本,和缩短生产周期,在本发明实施例提 供的上述制作方法中,还包括:

[0041] 在形成所述第六过孔的同时,通过一次构图工艺形成贯穿所述第二绝缘层的第七 过孔;

[0042] 在形成所述像素电极的图形的同时,通过一次构图工艺形成用于电性连接将要形 成的公共电极与所述第一连接部的第三连接部的图形,所述第三连接部通过所述第七过孔 与所述第一连接部电性连接;

[0043] 在形成所述像素电极的图形之后,还包括:

[0044] 在所述像素电极与精要形成的所述公共电极之间形成第三绝缘层的薄膜;

[0045] 通过构图工艺形成贯穿所述第三绝缘层的薄膜的第八过孔,将要形成的所述公共 电极通过所述第八过孔与所述第三连接部电性连接。

附图说明

[0046] 图1为现有的低温多晶硅薄膜晶体管阵列基板的结构示意图之一;

[0047] 图2为现有的低温多晶硅薄膜晶体管阵列基板的结构示意图之二;

[0048] 图3a和图3b分别为本发明实施例提供的阵列基板的结构示意图;

[0049] 图4为图3a所示的阵列基板的俯视示意图;

[0050] 图5a至图5k分别为本发明实例一提供的阵列基板的制作方法执行各步骤后的结 构示意图;

[0051] 图6a至图6 c分别为本发明实例二提供的阵列基板的制作方法执行各步骤后的结 构示意图。

具体实施方式

[0052] 下面结合附图,对本发明实施例提供的阵列基板、其制作方法及显示装置的具体 实施方式进行详细地说明。

[0053] 附图中各部件的大小和形状不反映阵列基板的真实比例,目的只是示意说明本发 明内容。

[0054] 本发明实施例提供的一种阵列基板,如图3a、图3b和图4所示(其中图4为图3a所示 阵列基板的俯视示意图),包括衬底基板1〇〇、依次位于衬底基板1〇〇上的金属屏蔽层2〇〇、缓 冲层300、顶栅型薄膜晶体管和公共电极500;其中,顶栅型薄膜晶体管的源漏电极410位于 有源层420的上方、且通过贯穿位于源漏电极410与有源层420之间的第一绝缘层610的第一 过孔VI与有源层420电性连接,还包括:

[0055] 与源漏电极410同层设置的、用于电性连接金属屏蔽层200与公共电极500、且通过 贯穿第一绝缘层610和缓冲层300的第二过孔V2与金属屏蔽层200电性连接的第一连接部 510。

[0056] 本发明实施例提供的上述阵列基板,由于金属屏蔽层不仅与公共电极电性连接, 且用于电性连接金属屏蔽层与公共电极的第一连接部与源漏电极同层设置,并且通过贯穿 第一绝缘层和缓冲层的过孔与金属屏蔽电极电性连接。因此本发明实施例提供的上述阵列 基板不仅可以在有源层与金属屏蔽层之间形成存储电容,从而达到增大阵列基板电容的目 的,并且在制备时可以通过一次构图工艺形成同层设置的第一连接部与源漏电极,从而可 以减少制作流程,简化制作工艺,最终可以达到节省制作成本、缩短制作时间的目的。

[0057] 需要说明的是,在本发明实施例提供的上述阵列基板中,如图3a和图3b所示,为了 在有源层420与金属屏蔽层200之间形成存储电容,金属屏蔽层200在衬底基板1〇〇的正投影 与有源层420在衬底基板100的正投影至少部分重叠。

[0058] 具体地,在具体实施时,在本发明实施例提供的上述阵列基板中,有源层可以采用 低温多晶硅材料,也可以采用氧化物材料,在此不做限定。

[0059] 进一步地,在本发明实施例提供的上述阵列基板中,如图3a和图3b所示,栅电极至 少为一个。在具体实施时,设置两个栅电极4 3〇,栅电极43〇设置为两个,目的是为了起到减 少薄膜晶体管的漏电流的作用。

[0060] 进一步地,在本发明实施例提供的上述阵列基板中,如图3a和图3b所示,在有源层 4加中还可以设置重掺杂区421和轻掺杂区422,重掺杂区421分别位于有源层420与源漏电 极410对应的区域,用于减少源漏电极410与有源层420之间的接触电阻。轻掺杂区422位于 重掺杂区421之间,且分布在两个栅电极430对应的区域的两侧。设置轻掺杂区422能够起到 降低薄膜晶体管的漏电流的作用。图中所示重掺杂区421和轻掺杂区422的设置位置仅为一 种示例,在实际应用时,对于有些薄膜晶体管,也可以不设置重掺杂区或轻掺杂区,也可以 根据需要在不同位置设置多个重掺杂区或轻掺杂区,不限于图中所示。

[0061]具体地,在本发明实施例提供的上述阵列基板中,在顶栅型薄膜晶体管中,栅电极 可以位于源漏电极的上方,也可以位于源漏电极的下方,在此不做限定。下面都是以栅电极 位于源漏电极的下方为例进行说明的。

[0062]具体地,在本发明实施例提供的上述阵列基板中,当栅电极位于源漏电极的下方 时,如图3a和图3b所示,位于源漏电极410与有源层420之间的第一绝缘层610指位于有源层 420和栅电极430之间的栅极绝缘层611和位于栅电极430与源漏电极410之间的层间介电层 612,具体不限于此。

[0063] 较佳地,在本发明实施例提供的上述阵列基板中,如图3a所示,还包括:位于源漏 电极410与公共电极500之间的第二绝缘层620;

[0064] 公共电极500通过贯穿第二绝缘层620的第三过孔V3与第一连接部510电性连接。

[0065] 较佳地,为了便于实施,在本发明实施例提供的上述阵列基板中,如图3a所示,还 包括:位于公共电极500上方的像素电极700,位于像素电极700与公共电极500之间的第三 绝缘层630,以及与公共电极500同层设置、且用于电性连接像素电极700与源漏电极410中 的漏电极的第二连接部710;其中,

[0066] 第二连接部710通过贯穿第二绝缘层620的第四过孔V4与源漏电极410中的漏电极 电性连接;像素电极700通过贯穿第三绝缘层630的第五过孔V5与第二连接部710电性连接。 [0067] 进一步地,在具体实施时,在本发明实施例提供的上述阵列基板中,当像素电极位 于公共电极的上方时,像素电极可以为狭缝状,像素电极的材料可以为氧化铟锡等透明导 电材料;公共电极可以为板状或狭缝状,公共电极的材料可以为氧化铟锡等透明导电材料。 [0068] 或者,较佳地,在本发明实施例提供的上述阵列基板中,如图3b所示,还包括:位于 源漏电极410与公共电极500之间且与公共电极500相互绝缘的像素电极700,以及位于像素 电极700与源漏电极410之间的第二绝缘层620;

[0069] 像素电极700通过贯穿第二绝缘层620的第六过孔V6与源漏电极410中的漏电极电 性连接。

[0070] 较佳地,在本发明实施例提供的上述阵列基板中,如图3b所示,还包括:位于像素 电极700与公共电极500之间的第三绝缘层630,以及与像素电极700同层设置、用于电性连 接公共电极500与第一连接部510的第三连接部520;其中,

[0071] 第三连接部520通过贯穿第二绝缘层620的第七过孔V7与第一连接部510电性连 接;公共电极500通过贯穿第三绝缘层630的第八过孔V8与第三连接部520电性连接。

[0072] 进一步地,在具体实施时,在本发明实施例提供的上述阵列基板中,当公共电极位 于像素电极的上方时,公共电极可以为狭缝状,公共电极的材料可以为氧化铟锡等透明导 电材料;像素电极可以为板状或狭缝状,像素电极的材料可以为氧化铟锡等透明导电材料。

[0073] 需要说明的是,本发明实施例提供的上述阵列基板均以有源层为多晶硅层的顶栅 型TFT为例进行说明,对于有源层为非晶硅层等的顶栅型TFT,本发明实施例同样适用。

[0074] 基于同一发明构思,本发明实施例还提供了一种显示装置,包括本发明实施例提 供的上述阵列基板,该显示装置可以为:手机、平板电脑、电视机、显示器、笔记本电脑、数码 相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成 部分均为本领域的普通技术人员应该理解具有的,在此不做赘述,也不应作为对本发明的 限制。该显示装置的实施可以参见上述阵列基板的实施例,重复之处不再赘述。

[0075] 基于同一发明构思,本发明实施例还提供了一种阵列基板的制作方法,在衬底基 板上依次形成金属屏蔽层、缓冲层、顶栅型薄膜晶体管和公共电极的图形;其中,顶栅型薄 膜晶体管的源漏电极位于有源层的上方、且通过贯穿位于源漏电极与有源层之间的第一绝 缘层的第一过孔与有源层电性连接,还包括:

[0076] 在形成贯穿第一绝缘层的所述第一过孔的同时,采用半色调掩模板或灰色调掩模 板形成贯穿第一绝缘层和缓冲层的第二过孔;

[0077] 在形成源漏电极的图形的同时,通过一次构图工艺形成用于电性连接金属屏蔽层 与公共电极、且通过第二过孔与金属屏蔽层电性连接的第一连接部的图形。

[0078] 本发明实施例提供的上述阵列基板的制作方法,由于在形成贯穿第一绝缘层的第 一过孔的同时,采用半色调掩模板或灰色调掩模板形成贯穿第一绝缘层和缓冲层的第二过 孔;在形成源漏电极的图形的同时,通过一次构图工艺形成用于电性连接金属屏蔽层与公 共电极、且通过第二过孔与金属屏蔽层电性连接的第一连接部的图形。因此,与现有技术中 通过第一连接部和位于第一连接部上的第二连接部来实现金属屏蔽层与公共电极的电性 连接相比,本发明实施例提供的上述制作方法可以省去一道用于单独形成第一连接部和金 属屏蔽层电性连接的过孔的Mask工艺。因此,本发明实施例提供的上述制作方法可以减少 制作流程,简化制作工艺,最终可以达到节省制作成本、缩短制作时间的目的。

[0079] 需要说明的是,在本发明实施例提供的上述阵列基板的制作方法中,构图工艺可 只包括光刻工艺,或,可以包括光刻工艺以及刻蚀步骤,同时还可以包括打印、喷墨等其他 用于形成预定图形的工艺;光刻工艺是指包括成膜、曝光、显影等工艺过程的利用光刻胶、 掩模板、曝光机等形成图形的工艺。在具体实施时,可根据本发明中所形成的结构选择相应 的构图工艺。

[0080] 较佳地,在本发明实施例提供的上述制作方法中,在形成源漏电极的图形之后,在 形成公共电极的图形之前,还包括:在源漏电极与将要形成的公共电极之间形成第二绝缘 层的薄膜;通过构图工艺形成贯穿第二绝缘层的薄膜的第三过孔,公共电极通过第三过孔 与第一连接部电性连接。

[0081] 较佳地,为了简化制作工艺,降低生产成本,和缩短生产周期,在本发明实施例提 供的上述制作方法中,还包括:在形成第三过孔的同时,通过一次构图工艺形成贯穿第二绝 缘层的第四过孔;在形成公共电极的图形的同时,通过一次构图工艺形成用于电性连接将 要形成的像素电极与源漏电极中的漏电极的第二连接部的图形,第二连接部通过第四过孔 与漏电极电性连接;

[0082] 在形成公共电极的图形之后,还包括:在公共电极上形成第三绝缘层的薄膜;通过 构图工艺形成贯穿第三绝缘层的薄膜的第五过孔;在第三绝缘层上形成像素电极的图形, 所述像素电极通过所述第五过孔与所述第二连接部电性连接。

[0083] 或者,较佳地,在本发明实施例提供的上述制作方法中,在形成源漏电极的图形之 后,在形成公共电极的图形之前,还包括:在源漏电极与将要形成的公共电极之间形成第二 绝缘层的薄膜;通过构图工艺形成贯穿第二绝缘层的薄膜的第六过孔;在形成有第六过孔 的第二绝缘层的薄膜上形成像素电极的图形,像素电极通过第六过孔与源漏电极中的漏电 极电性连接。

[0084] 较佳地,为了简化制作工艺,降低生产成本,和缩短生产周期,在本发明实施例提 供的上述制作方法中,还包括:在形成第六过孔的同时,通过一次构图工艺形成贯穿第二绝 缘层的第七过孔;在形成像素电极的图形的同时,通过一次构图工艺形成用于电性连接将 要形成的公共电极与第一连接部的第三连接部的图形,第三连接部通过第七过孔与第一连 接部电性连接;

[0085] 在形成所述像素电极的图形之后,还包括:在像素电极与将要形成的公共电极之 间形成第三绝缘层的薄膜;通过构图工艺形成贯穿第三绝缘层的薄膜的第八过孔,将要形 成的公共电极通过第八过孔与第三连接部电性连接。

[0086] 需要说明的是,以上实施例均是以双栅顶栅型低温多晶硅(LTPS) TFT为例进行说 明,可以理解的是,还可以适用于单栅型TFT,非晶硅TFT,氧化物TFT等顶栅结构的TFT,只要 通过增加有源层与金属屏蔽层的正对面积可以实现增大阵列基板存储电容的方案,都是本 发明的保护范围。

[0087] 具体地,下面分别以图3a和图3b所示的阵列基板为例对阵列基板的制作方法进行 详细的介绍。

[0088] 实例一:

[0089] 如图3a所示,阵列基板中像素电极700位于公共电极500的上方,阵列基板的制作 过程包括以下几个步骤:

[0090] ⑴在衬底基板100上形成金属屏蔽层2〇〇的图形,如图5a所示;

[0091] (2)在金属屏蔽层200上形成缓冲层300,如图5b所示;

[0092]在具体实施时,可以采用等离子体增强化学气相沉积方法沉积缓冲层,缓冲层具 体可以采用二氧化硅或氮化硅材料。

[0093] (3)在缓冲层300上形成有源层420的图形,如图5c所示;

[0094] 在具体实施时,通过等离子体增强化学气相沉积法或其他类似方法,在缓冲层的 上方形成非晶硅薄膜层,然后通过激光退火工艺或固相结晶工艺等工艺过程,使得非晶硅 结晶化,形成多晶硅薄膜层,并通过构图工艺形成包含低温多晶硅有源层的图形。

[0095] ⑷在有源层420上形成栅极绝缘层611,如图5d所示;

[0096] 在具体实施时,栅极绝缘层可以采用氧化硅或氮化桂材料。

[0097] (5)在栅极绝缘层611上形成栅电极430的图形,如图5e所示;

[0098] 在具体实施时,具体地,栅电极的材料可以为钼(Mo)、铝(A1)或镉(Cr)等金属。

[0099] (6)在有源层42〇中形成重掺杂区421和轻掺杂区422,如图5f所示;

[0100]在具体实施时,采用离子注入方式对有源层的相对两侧进行重掺杂,形成重掺杂 区,并对位于重掺杂区之间的部分有源层区域进行轻掺杂,形成轻掺杂区,该轻掺杂区分布 在栅电极对应的区域的两侧。其中,在离子注入时,可以通过设置掩膜板实现在指定区域进 行不同浓度的离子注入,也可以通过栅电极的图形进行遮挡进行离子注入,或者通过在构 图工艺中使用的光刻胶进行遮挡进行离子注入,与现有技术类似,此处不再赘述。

[0101] (7)在栅电极430上形成层间介电层612,并采用半色调掩模板或灰色调掩模板形 成贯穿层间介电层612和栅极绝缘层611的第一过孔VI和贯穿层间介电层612、栅极绝缘层 611和缓冲层300的第二过孔V2,如图5g所示;

[0102] 在具体实施时,半色调掩模板或灰色调掩模板的完全透光区域对应第一过孔的区 域,部分透光区域对应第二过孔的区域。

[0103] 进一步地,在具体实施时,层间介电层可以采用氧化硅或氮化硅材料,在此不做限 定。

[0104] (8)在层间介电层612上形成源漏电极410和第一连接部510的图形,如图511所示;

[0105] 在具体实施时,可以在层间介电层上形成源漏电极薄膜,通过一次构图工艺在该 源漏电极薄膜中形成源漏电极和第一连接部的图形,且源漏电极通过第一过孔与有源层电 性连接,第一连接部通过第二过孔与金属屏蔽层电性连接。

[0106] (9)在源漏电极410上形成第二绝缘层620的薄膜,并通过一次构图工艺形成贯穿 该第二绝缘层620的第三过孔V3和第四过孔V4,如图5i所示;

[0107] (10)在第二绝缘层620上形成公共电极500的薄膜,通过一次构图工艺在公共电极 500的薄膜中形成公共电极500和第二连接部710的图形,如图5j所示;

[0108] 在具体实施时,公共电极可以为板状或狭缝状,公共电极的材料可以为氧化铟锡 等透明导电材料,公共电极通过第三过孔与第一连接部电性连接,第二连接部通过第四过 孔与源漏电极中漏电极电性连接。

[0109] (11)在公共电极500上形成第三绝缘层630,并通过构图工艺形成贯穿第三绝缘层 630的第五过孔V5,如图5k所示;

[0110] (12)在第三绝缘层630上形成像素电极700的图形,如图3&所示。

[0111] 在具体实施时,像素电极可以为狭缝状,像素电极的材料可以为氧化铟锡等透明 导电材料,像素电极通过第五过孔与第二连接部电性连接。

[0112] 具体地,经过上述步骤(1)至(12)之后,得到本发明实施例所提供的阵列基板,具 体地,所得到的阵列基板的结构示意图如图 3a所示。

[0113] 实例二:

[0114] 如图3b所示,阵列基板中公共电极500位于像素电极700的上方,阵列基板的制作 过程除了包括上述步骤⑴至⑶之外,包括以下几个步骤:

[0115] (9)在源漏电极410上形成第二绝缘层620的薄膜,并通过一次构图工艺形成贯穿 该第二绝缘层620的第六过孔V6和第七过孔V7,如图6a所示;

[0116] (10)在第二绝缘层620上形成像素电极700的薄膜,通过一次构图工艺在像素电极 700的薄膜中形成像素电极700和第三连接部520的图形,如图6b所示;

[0117] 在具体实施时,像素电极可以为板状或狭缝状,像素电极的材料可以为氧化铟锡 等透明导电材料,像素电极通过第六过孔与源漏电极中漏电极电性连接,第三连接部通过 第七过孔与第一连接部电性连接。

[0118] (11)在像素电极700上形成第三绝缘层630,并通过构图工艺形成贯穿第三绝缘层 630的第八过孔V8,如图6c所示;

[0119] (12)在第三绝缘层630上形成公共电极500的图形,如图3b所示。

[0120] 在具体实施时,公共电极可以为狭缝状,公共电极的材料可以为氧化铟锡等透明 导电材料,公共电极通过第八过孔与第三连接部电性连接。

[0121] 具体地,经过上述步骤(1)至(12)之后,得到本发明实施例所提供的阵列基板,具 体地,所得到的阵列基板的结构示意图如图3b所示。

[0122] 本发明实施例提供的一种阵列基板、其制作方法及显示装置,由于金属屏蔽层不 仅与公共电极电性连接,且用于电性连接金属屏蔽层与公共电极的第一连接部与源漏电极 同层设置,并且是通过贯穿第一绝缘层和缓冲层的过孔与金属屏蔽电极电性连接。因此本 发明实施例提供的上述阵列基板不仅可以在有源层与金属屏蔽层之间形成存储电容,从而 达到增大阵列基板电容的目,并且在制备时可以通过一次构图工艺形成同层设置的第一连 接部与源漏电极,从而可以减少制作流程,简化制作工艺,最终可以达到节省制作成本、缩 短制作时间的目的。

[0123] 显然,本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精 神和范围。这样,倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围 之内,则本发明也意图包含这些改动和变型在内。

Claims (1)

1. 一种阵列基板的制作方法,包括在衬底基板上依次形成金属屏蔽层、缓冲层、顶栅型 薄膜晶体管和公共电极的图形;其中,所述顶栅型薄膜晶体管的源漏电极位于有源层的上 方、且通过贯穿位于所述源漏电极与所述有源层之间的第一绝缘层的第一过孔与所述有源 层电性连接,其特征在于,还包括: 在形成贯穿所述第一绝缘层的所述第一过孔的同时,采用半色调掩模板或灰色调掩模 板形成贯穿所述第一绝缘层和所述缓冲层的第二过孔; 在形成所述源漏电极的图形的同时,通过一次构图工艺形成用于电性连接所述金属屏 蔽层与所述公共电极、且通过所述第二过孔与所述金属屏蔽层电性连接的第一连接部的图 形; 在形成源漏电极的图形之后,在形成公共电极的图形之前,还包括:在所述源漏电极与 将要形成的所述公共电极之间形成第二绝缘层的薄膜; 通过构图工艺形成贯穿所述第二绝缘层的薄膜的第三过孔和第四过孔,所述公共电极 通过所述第三过孔与所述第一连接部电性连接; 在形成所述公共电极的图形的同时,通过一次构图工艺形成用于电性连接将要形成的 像素电极与所述源漏电极中的漏电极的第二连接部的图形,所述第二连接部通过所述第四 过孔与所述漏电极电性连接; 在形成所述公共电极的图形之后,还包括: 在所述公共电极上形成第三绝缘层的薄膜; 通过构图工艺形成贯穿所述第三绝缘层的薄膜的第五过孔; 在所述第三绝缘层上形成像素电极的图形,所述像素电极通过所述第五过孔与所述第 二连接部电性连接;或者, 在形成源漏电极的图形之后,在形成公共电极的图形之前,还包括:在所述源漏电极与 将要形成的所述公共电极之间形成第二绝缘层的薄膜; 通过构图工艺形成贯穿所述第二绝缘层的薄膜的第六过孔和第七过孔; 在形成有所述第六过孔的所述第二绝缘层的薄膜上形成像素电极的图形,所述像素电 极通过所述第六过孔与所述源漏电极中的漏电极电性连接; 在形成所述像素电极的图形的同时,通过一次构图工艺形成用于电性连接将要形成的 公共电极与所述第一连接部的第三连接部的图形,所述第三连接部通过所述第七过孔与所 述第一连接部电性连接; 在形成所述像素电极的图形之后,还包括: 在所述像素电极与将要形成的所述公共电极之间形成第三绝缘层的薄膜; 通过构图工艺形成贯穿所述第三绝缘层的薄膜的第八过孔,将要形成的所述公共电极 通过所述第八过孔与所述第三连接部电性连接。
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