CN108337905A - 一种阵列基板及其制备方法、液晶显示面板 - Google Patents

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Abstract

一种阵列基板及其制备方法、液晶显示面板，涉及显示技术领域，相对现有技术不会有漏电途径产生，从而可以提高显示均匀性。一种阵列基板，包括多个子像素(10)，每个子像素(10)均包括设置于衬底上的第一薄膜晶体管(30)、像素电极(40)和公共电极(50)；像素电极(40)与所述第一薄膜晶体管(30)的漏极(301)通过过孔(60)电连接；每个子像素(10)还包括设置于过孔(60)处的辅助电极(70)，辅助电极(70)设置于像素电极(40)与第一薄膜晶体管(30)的漏极(301)之间，像素电极(40)通过辅助电极(70)与第一薄膜晶体管(30)的漏极(301)电连接；其中，公共电极(50)设置于像素电极(40)远离衬底(20)一侧；在过孔(60)处，公共电极(50)在衬底(20)上的正投影与像素电极(40)在衬底(20)上的正投影无交叠。

Description

一种阵列基板及其制备方法、液晶显示面板
本申请要求于2016年11月17日提交中国专利局、申请号为201611031257.9、发明名称为“一种FFS LCD”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请涉及显示技术领域，尤其涉及一种阵列基板及其制备方法、液晶显示面板。
背景技术
随着薄膜晶体管(Thin Film Transistor，简称TFT)制作技术的快速进步，具备了轻薄、省电和无辐射线等优点的液晶显示器(Liquid Crystal Display，简称LCD)已大量应用于计算机、个人数字助理(Personal Digital Assistant，简称PDA)、电视、数码相机、手机等各式电子产品。
其中，基于液晶显示器中像素电极和公共电极在阵列基板上的设置位置，液晶显示器可分为边缘场开关(Fringe Field Switching，简称FFS)型和平面转换(In Plane Switching，简称IPS)型。相比于IPS型液晶显示器，FFS型液晶显示器具有透光效率高，在宽视角下实现高的透光效率的优势，因此，FFS技术在液晶显示技术领域受到广泛应用。
在阵列基板上，像素电极需与薄膜晶体管的漏极电连接，通常采用的方式为在形成漏极后，在绝缘层上形成露出漏极的过孔，之后形成像素电极，以使像素电极通过所述过孔与漏极电连接。然而，由于工艺波动，连接像素电极和漏极的过孔往往会有尖角出现，导致后续形成的像素电极和公共电极之间存在漏电途径，出现显示不均匀现象。
发明内容
本发明的实施例提供一种阵列基板及其制备方法、液晶显示面板,相对现有技术不会有漏电途径产生，从而可以提高显示均匀性。
为达到上述目的，本发明的实施例采用如下技术方案：
第一方面，提供一种阵列基板，包括多个子像素，每个子像素均包括设置于衬底上的第一薄膜晶体管、像素电极和公共电极；像素电极与第一薄膜晶体管的漏极通过过孔电连接；每个子像素还包括设置于连接像素电极与第一薄膜晶体管漏极的过孔处的辅助电极，辅助电极设置于像素电极与第一薄膜晶体管的漏极之间，像素电极通过辅助电极与第一薄膜晶体管的漏极电连接。其中，公共电极设置于像素电极远离衬底一侧；在连接像素电极与第一薄膜晶体管的漏极的过孔处，公共电极在衬底上的正投影与像素电极在衬底上的正投影无交叠。一方面，通过将像素电极和公共电极设置于阵列基板上，且使二者层叠设置，当阵列基板用于液晶显示面板时，可使该液晶显示面板 具有高分辨率、高透过率、低功耗、宽视角、高开口率、低色差、无挤压水波纹等优点；另一方面，通过在连接像素电极与第一薄膜晶体管的漏极的过孔处，使公共电极在衬底上的正投影与像素电极在该衬底上的正投影无交叠，这样无论过孔处工艺如何波动，由于在过孔处没有公共电极，因而也就不会有漏电途径产生，从而当阵列基板用于液晶显示面板时，可提高显示均匀性。
在第一方面的第一种可能的实现方式中，第一薄膜晶体管为低温多晶硅薄膜晶体管。这样，可使包括阵列基板的液晶显示面板具有高迁移率、反应速度快、高分辨率、高亮度、高开口率等优点。
结合第一方面的第一种可能的实现方式，在第一方面的第二种可能的实现方式中，每个子像素还包括第二薄膜晶体管，第二薄膜晶体管为低温多晶硅薄膜晶体管；其中，第二薄膜晶体管与第一薄膜晶体管以串联方式连接。通过在每个子像素中设置两个以串联方式连接的低温多晶硅薄膜晶体管来驱动像素电极，可提高每个子像素的驱动性能。
结合第一方面的第二种可能的实现方式，在第一方面的第三种可能的实现方式中，第一薄膜晶体管包括第一有源层，第二薄膜晶体管包括第二有源层；第一有源层和第二有源层均包括源极区、沟道区和漏极区；第一有源层的源极区与第二有源层的漏极区连接；第一薄膜晶体管的漏极与第一有源层的漏极区接触；第二薄膜晶体管的源极与第二有源层的源极区接触，且第二薄膜晶体管的源极与数据线电连接。相较于使第二薄膜晶体管的漏极与第一薄膜晶体管的源极电连接，而第二薄膜晶体管的漏极与第一薄膜晶体管的源极的连接，仅仅是为实现将与第二薄膜晶体管的源极电连接的数据线上的信号传递至第一薄膜晶体管的漏极，通过使第一有源层的源极区与第二有源层的漏极区连接，可不制作第二薄膜晶体管的漏极与第一薄膜晶体管的源极，便可将与第二薄膜晶体管的源极电连接的数据线上的信号，直接通过连接的第一有源层和第二有源层，传递至第一薄膜晶体管的漏极，这样可简化制作工艺，节省成本。
结合第一方面的第三种可能的实现方式，在第一方面的第四种可能的实现方式中，第一薄膜晶体管包括第一栅极，第二薄膜晶体管包括第二栅极；第一栅极和第二栅极电连接。基于此，可实现第二薄膜晶体管和第一薄膜晶体管的同时开启，而且可简化阵列基板上的线路排布以及驱动电路。
结合上述各种可能的实现方式中的任一种，在第一方面的第五种可能的实现方式中，阵列基板还包括触控电极和与触控电极电连接的触控电极引线；触控电极引线与辅助电极同步形成，且辅助电极与触控电极引线相互绝缘。通过在阵列基板上设置触控电极和与该触控电极电连接的触控电极引线，可当阵列基板用于液晶显示面板时，使该液晶显示面板具有触控功能。在此基础上，通过使触控电极引线与辅助电极同步形成，可节省构图工艺次数。
进一步的，触控电极包括驱动电极和感应电极，驱动电极沿第一方向延伸，感应电极沿第二方向延伸，第一方向与第二方向交叉设置；与驱动电极电连接的触控电极引线用于向驱动电极提供触控驱动信号，与感应电极电连 接的触控电极引线用于接收感应电极感应的触控感应信号。这样，可基于互容方式实现对触控位置的识别。
或者，触控电极呈阵列排布；与触控电极电连接的触控电极引线向触控电极提供触控驱动信号，并接收触控电极感应的触控感应信号。这样，可基于自容方式实现对触控位置的识别。
结合第一方面的第五种可能的实现方式，在第一方面的第六种可能的实现方式中，触控电极与公共电极共用。这样，可基于自容方式实现对触控位置的识别，且使制备阵列基板的工艺更简单。
结合上述各种可能的实现方式中的任一种，在第一方面的第七种可能的实现方式中，阵列基板还包括设置于衬底的设置有第一薄膜晶体管、像素电极和公共电极表面的缓冲层。通过先在衬底的表面设置缓冲层，再在缓冲层上设置第一薄膜晶体管，甚至第二薄膜晶体管，一方面，可使第一薄膜晶体管和第二薄膜晶体管与衬底之间的结合更稳固，另一方面，可防止衬底中的有害杂质、离子扩散到第一薄膜晶体管和第二薄膜晶体管，避免影响第一薄膜晶体管和第二薄膜晶体管的性能。
第二方面，提供一种液晶显示面板，包括第一方面的阵列基板，还包括彩膜基板以及设置于阵列基板和彩膜基板之间的液晶层。其具有与第一方面相同的技术效果，在此不再赘述。
第三方面，提供一种阵列基板的制备方法，包括：在每个子像素区域，在衬底上依次形成第一薄膜晶体管、像素电极和公共电极；像素电极与第一薄膜晶体管的漏极通过过孔电连接；阵列基板的制备方法还包括：在每个子像素区域还形成位于连接像素电极与第一薄膜晶体管漏极的过孔处的辅助电极，辅助电极位于像素电极与第一薄膜晶体管的漏极之间，像素电极通过辅助电极与第一薄膜晶体管的漏极电连接；其中，在连接像素电极与第一薄膜晶体管的漏极的过孔处，公共电极在衬底上的正投影与像素电极在衬底上的正投影无交叠。其具有与第一方面的阵列基板相同的技术效果，在此不再赘述。
进一步的，第一薄膜晶体管为低温多晶硅薄膜晶体管。基于此，可使包括阵列基板的液晶显示面板具有高迁移率、反应速度快、高分辨率、高亮度、高开口率等优点。
在第三方面的第一种可能的实现方式中，阵列基板的制备方法还包括在每个子像素区域，在衬底上形成第二薄膜晶体管；其中，第一薄膜晶体管和第二薄膜晶体管均为低温多晶硅薄膜晶体管，且以串联方式连接；第二薄膜晶体管与第一薄膜晶体管同步形成。通过在每个子像素中设置两个以串联方式连接的低温多晶硅薄膜晶体管来驱动像素电极，可提高每个子像素的驱动性能。
结合第三方面的第一种可能的实现方式，在第三方面的第二种可能的实现方式中，第一薄膜晶体管包括第一有源层，第二薄膜晶体管包括第二有源层；第一有源层和第二有源层均包括源极区、沟道区和漏极区；第一有源层 的源极区与第二有源层的漏极区连接；第一薄膜晶体管的漏极与第一有源层的漏极区接触；第二薄膜晶体管的源极与第二有源层的源极区接触，且第二薄膜晶体管的源极与数据线电连接。相较于使第二薄膜晶体管的漏极与第一薄膜晶体管的源极电连接，而第二薄膜晶体管的漏极与第一薄膜晶体管的源极的连接，仅仅是为实现将与第二薄膜晶体管的源极电连接的数据线上的信号传递至第一薄膜晶体管的漏极，通过使第一有源层的源极区与第二有源层的漏极区连接，可不制作第二薄膜晶体管的漏极与第一薄膜晶体管的源极，便可将与第二薄膜晶体管的源极电连接的数据线上的信号，直接通过连接的第一有源层和第二有源层，传递至第一薄膜晶体管的漏极，这样可简化制作工艺，节省成本。
结合第三方面的第二种可能的实现方式，在第三方面的第三种可能的实现方式中，第一薄膜晶体管包括第一栅极，第二薄膜晶体管包括第二栅极；第一栅极和第二栅极电连接。基于此，可实现第二薄膜晶体管和第一薄膜晶体管的同时开启，而且可简化阵列基板上的线路排布以及驱动电路。
结合上述各种可能的实现方式中的任一种，在第三方面的第四种可能的实现方式中，阵列基板的制备方法还包括：形成触控电极和与触控电极电连接的触控电极引线；触控电极引线与辅助电极同步形成，且辅助电极与触控电极引线相互绝缘。通过在阵列基板上形成触控电极和与该触控电极电连接的触控电极引线，可当阵列基板用于液晶显示面板时，使该液晶显示面板具有触控功能。在此基础上，通过使触控电极引线与辅助电极同步形成，可节省构图工艺次数。
进一步的，触控电极包括驱动电极和感应电极，驱动电极沿第一方向延伸，感应电极沿第二方向延伸，第一方向与第二方向交叉设置；与驱动电极电连接的触控电极引线用于向驱动电极提供触控驱动信号，与感应电极电连接的触控电极引线用于接收感应电极感应的触控感应信号。这样，可基于互容方式实现对触控位置的识别。
或者，触控电极呈阵列排布；与触控电极电连接的触控电极引线向触控电极提供触控驱动信号，并接收触控电极感应的触控感应信号。这样，可基于自容方式实现对触控位置的识别。
结合第三方面的第四种可能的实现方式，在第三方面的第五种可能的实现方式中，触控电极与公共电极共用。这样，可基于自容方式实现对触控位置的识别，且使制备阵列基板的工艺更简单。
附图说明
图1为本发明的一个实施例提供的一种阵列基板的俯视示意图一；
图2为图1中AA′向剖视示意图；
图3为当用于电连接像素电极与漏极的过孔处公共电极存在时的示意图；
图4为本发明的一个实施例提供的阵列基板中第一薄膜晶体管的结构示意图一；
图5为本发明的一个实施例提供的阵列基板中第一薄膜晶体管的结构示 意图二；
图6为本发明的一个实施例提供的一种阵列基板的俯视示意图二；
图7为图6中BB′向剖视示意图一；
图8为图7中BB′向剖视示意图二；
图9本发明的一个实施例提供的一种制备阵列基板的流程示意图；
图10a本发明的一个实施例提供制备方法过程中在衬底上形成缓冲层、第一有源层和第二有源层的过程示意图；
图10b为图10a中CC′向剖视示意图；
图11a为在图10a的基础上形成栅绝缘层、第一栅极和第二栅极的过程示意图；
图11b为图11a中DD′向剖视示意图一；
图11c为图11a中DD′向剖视示意图二；
图12a为在图11a的基础上形成层间绝缘层、第二薄膜晶体管的源极、数据线、第一薄膜晶体管的漏极的过程示意图；
图12b为图12a中EE′向剖视示意图；
图13a为在图12a的基础上形成包括第一过孔的第一绝缘层的过程示意图；
图13b为图13a中FF′向剖视示意图；
图14a为在图13a的基础上形成辅助电极的过程示意图；
图14b为图14a中GG′向剖视示意图；
图14c为图14b基础上形成包括第二过孔的第二绝缘层的过程示意图。
附图标记：
10-子像素；20-衬底；30-第一薄膜晶体管；40-像素电极；50-公共电极；60-过孔；70-辅助电极；80-第二薄膜晶体管；90-缓冲层；301-第一薄膜晶体管的漏极；302-第一有源层；303-栅绝缘层；304-第一栅极；305-层间绝缘层；308-第一薄膜晶体管的源极；3021-沟道区；3022-源极区；3023-漏极区；3024-轻掺杂区；3025-重掺杂区；801-第二薄膜晶体管的源极；802-第二有源层；803-数据线；804-第二栅极；805-栅线；200-第一绝缘层；201-第一过孔；202-第二绝缘层；203-第二过孔。
具体实施方式
本发明的一个方面，提供一种阵列基板，如图1和图2所示，包括多个子像素10，每个子像素10均包括设置于衬底20上的第一薄膜晶体管30、像素电极40和公共电极50；像素电极40与第一薄膜晶体管的漏极301通过过孔60电连接；每个子像素10还包括设置于连接像素电极40与第一薄膜晶体管漏极301的过孔60处的辅助电极70，辅助电极70设置于像素电极40与第一薄膜晶体管的漏极301之间，像素电极40通过辅助电极70与第一薄膜晶体管的漏极301电连接。
其中，公共电极50设置于像素电极40远离衬底20一侧；在连接像素电极40与第一薄膜晶体管的漏极301的过孔60处，公共电极50在衬底20上 的正投影与像素电极40在该衬底20上的正投影无交叠。
需要说明的是，对于像素电极40和公共电极50，由于公共电极50设置于像素电极40远离衬底20一侧，因此，公共电极50需设置为包括多个电连接的条形电极，像素电极40可设置为面状电极。
其中，若公共电极50按现有技术中的设置，则在连接像素电极40与第一薄膜晶体管的漏极301的过孔60处的示意图如图3所示，由于图示虚线框处的尖角会导致像素电极40和公共电极50之间存在漏电途径。而本发明的一个方面，通过在连接像素电极40与第一薄膜晶体管的漏极301的过孔60处，使公共电极50在衬底20上的正投影与像素电极40在该衬底20上的正投影无交叠，即，在过孔60处，将公共电极50去掉，可避免存在漏电途径。
本发明的一个方面提供的阵列基板，一方面，通过将像素电极40和公共电极50设置于阵列基板上，且使二者层叠设置，当阵列基板用于液晶显示面板时，可使该液晶显示面板具有高分辨率、高透过率、低功耗、宽视角、高开口率、低色差、无挤压水波纹等优点；另一方面，通过在连接像素电极40与第一薄膜晶体管的漏极301的过孔60处，使公共电极50在衬底20上的正投影与像素电极40在该衬底20上的正投影无交叠，这样无论过孔60处工艺如何波动，由于在过孔60处没有公共电极50，因而也就不会有漏电途径产生，从而当阵列基板用于液晶显示面板时，可提高显示均匀性。
基于上述的阵列基板，对于第一薄膜晶体管30的类型可不做限定，示例的，可以是非晶硅薄膜晶体管、氧化物薄膜晶体管、多晶硅薄膜晶体管等。
具体的，第一薄膜晶体管30的类型由有源层的材料而定，当有源层的材料为非晶硅时，第一薄膜晶体管30为非晶硅薄膜晶体管(参考图1或图2所示)。
当有源层的材料为氧化物半导体时，第一薄膜晶体管30为氧化物薄膜晶体管(参考图1或图2所示)；其中，氧化物半导体材料例如可包括铟镓锌氧化物(Indium Gallium Zinc Oxide，简称IGZO)、铟锌氧化物(Indium Zinc Oxide，简称IZO)、氧化锌(ZnO)、镓锌氧化物(Gallium Zinc Oxide，简称GZO)中的至少一种。此外，根据制备工艺，氧化物薄膜晶体管还可分为背沟道刻蚀型氧化物薄膜晶体管和刻蚀阻挡型氧化物薄膜晶体管，相对背沟道刻蚀型氧化物薄膜晶体管，刻蚀阻挡型氧化物薄膜晶体管额外多一层设置在有源层上方的刻蚀阻挡层。
当有源层的主体材料为多晶硅时，第一薄膜晶体管30为多晶硅薄膜晶体管；其中，根据形成多晶硅的工艺，多晶硅薄膜晶体管可包括低温多晶硅薄膜晶体管。
在此基础上，第一薄膜晶体管30可以是底栅型，也可以是顶栅型。图1和图2以底栅型为例进行示意。
对于像素电极40和公共电极50，可以为透明导电材料。示例的可以是铟锡氧化物(Indium Tin Oxides，简称ITO)或IZO等。
对于辅助电极70，示例的，其可与阵列基板上其他功能图案同步形成(也 可称为同层设置)，即：可在形成阵列基板上其他功能图案时，同时在连接像素电极40与第一薄膜晶体管的漏极301的过孔60处形成辅助电极70，这样可不会导致制备阵列基板的构图工艺次数的增加。在此情况下，为了避免其他功能图案与第一薄膜晶体管30、像素电极40等发生短路，如图2所示，辅助电极70与第一薄膜晶体管的漏极301可通过设置于二者之间的第一绝缘层上的第一过孔电连接，像素电极40与辅助电极70可通过设置于二者之间的第二绝缘层上的第二过孔电连接，第一过孔和第二过孔构成上述用于使像素电极40和第一薄膜晶体管的漏极301电连接的过孔60。
当然，如果不考虑构图工艺次数，且增加辅助电极70可保证过孔60处，像素电极40与第一薄膜晶体管的漏极301电连接的良率，也可单独通过一次构图工艺来形成辅助电极70。
其中，辅助电极70的材料可以是金属导电材料，也可以是透明导电材料，可根据实际情况进行设置。
实施例一，如图4所示，阵列基板中第一薄膜晶体管30为低温多晶硅薄膜晶体管(Low Temperature Poly-Silicon，简称LTPS)。
基于此，可使包括阵列基板的液晶显示面板具有高迁移率、反应速度快、高分辨率、高亮度、高开口率等优点。
示例性的，如图4所示，第一薄膜晶体管30的结构可以为：第一有源层302靠近衬底20设置，第一有源层302可包括沟道区3021、源极区3022和漏极区3023，栅绝缘层303、第一栅极304、层间绝缘层305依次设置于第一有源层302的远离衬底20一侧；第一薄膜晶体管的源极308和漏极301设置于层间绝缘层305上，并通过贯穿层间绝缘层305和栅绝缘层303的第三过孔分别与源极区3022和漏极区3023接触。
在此基础上，为了抑制漏电流，如图5所示，源极区3022和漏极区3023均可包括轻掺杂区3024和重掺杂区3025，轻掺杂区3024位于重掺杂区3025与沟道区3021之间。第一薄膜晶体管的源极308和漏极301分别与沟道区3021两侧的重掺杂区3025接触。
其中，不管是图4所示的第一薄膜晶体管30的结构，还是图5所示的第一薄膜晶体管30的结构，当子像素中仅包括第一薄膜晶体管30时，第一薄膜晶体管的源极308与数据线电连接，第一薄膜晶体管的漏极301通过辅助电极70与像素电极40电连接，第一栅极304与栅线电连接，或者第一栅极304与栅线共用(即第一栅极304为栅线的一部分)。
实施例二，如图6所示，阵列基板中每个子像素还包括第二薄膜晶体管80，第一薄膜晶体管30和第二薄膜晶体管80均为低温多晶硅薄膜晶体管。
其中，第二薄膜晶体管80与第一薄膜晶体管30以串联方式连接。
需要说明的是，第二薄膜晶体管80与第一薄膜晶体管30以串联方式连接时，由于第一薄膜晶体管的漏极301与像素电极40电连接，因而，第二薄膜晶体管的源极801则需与数据线803电连接，这样，数据线803上的信号才能通过以串联方式连接的第二薄膜晶体管80与第一薄膜晶体管30，传输至 第一薄膜晶体管的漏极301，从而经第一薄膜晶体管的漏极301传输到像素电极40上。
基于此，通过在每个子像素10中设置两个以串联方式连接的低温多晶硅薄膜晶体管来驱动像素电极40，可提高每个子像素10的驱动性能。
实施例三，在阵列基板每个子像素10中，第一薄膜晶体管30和第二薄膜晶体管80均为低温多晶硅薄膜晶体管的基础上，如图6和图7所示，第一薄膜晶体管30包括第一有源层302，第二薄膜晶体管80包括第二有源层802；第一有源层302和第二有源层802均包括沟道区3021、源极区3022和漏极区3023；第一有源层302的源极区3022与第二有源层802的漏极区3023连接。
第一薄膜晶体管的漏极301与第一有源层302的漏极区3023接触；第二薄膜晶体管的源极801与第二有源层802的源极区3022接触，且第二薄膜晶体管的源极801与数据线803电连接。
需要说明的是，第一有源层302的源极区3022与第二有源层802的漏极区3023连接，可以是第一有源层302和第二有源层802一体形成，使第一有源层302的源极区3022与第二有源层802的漏极区3023靠近且无缝连接。
在此基础上，为了抑制漏电流，源极区3022和漏极区3023均可包括轻掺杂区3024和重掺杂区3025，基于此，第一有源层302的源极区3022与第二有源层802的漏极区3023连接，可以是第一有源层302的源极区3022的重掺杂区3025，与第二有源层802的漏极区3023的重掺杂区3025连接。
相较于使第二薄膜晶体管80的漏极与第一薄膜晶体管30的源极电连接，而第二薄膜晶体管80的漏极与第一薄膜晶体管30的源极的连接，仅仅是为实现将与第二薄膜晶体管的源极801电连接的数据线803上的信号传递至第一薄膜晶体管的漏极301，实施例三通过使第一有源层302的源极区3022与第二有源层802的漏极区3023连接，可不制作第二薄膜晶体管80的漏极与第一薄膜晶体管30的源极，便可将与第二薄膜晶体管的源极801电连接的数据线803上的信号，直接通过连接的第一有源层302和第二有源层802，传递至第一薄膜晶体管的漏极301，这样可简化制作工艺，节省成本。
在实施例三的基础上，进一步的，考虑到要想将数据线803的信号传递至第一薄膜晶体管的漏极301，则必须保证第二薄膜晶体管80和第一薄膜晶体管30同时开启，因此，如图6所示，当第一薄膜晶体管的第一栅极304和第二晶体管的第二栅极804电连接时，则可实现第二薄膜晶体管80和第一薄膜晶体管30的同时开启，而且可简化阵列基板上的线路排布以及驱动电路。
其中，为了简化工艺，第一栅极304和第二栅极804可同步形成。
在此基础上，位于同一个子像素中的第一栅极304和第二栅极804，可与同一根栅线电连接，且均同步形成。或者，如图6所示，第一栅极304和第二栅极804中，其中一个为栅线805的一部分，一个与栅线805电连接，且均同步形成。
基于上述各种可能的阵列基板的结构，实施例四，阵列基板还包括触控电极和与该触控电极电连接的触控电极引线；触控电极引线与辅助电极70同 步形成，且辅助电极70与触控电极引线相互绝缘。
其中，触控电极引线用于向触控电极提供触控驱动信号和/或接收触控感应信号。
具体的，触控电极可基于互容方式实现对触控位置的识别，基于此，触控电极可包括驱动电极和感应电极，驱动电极沿第一方向延伸，感应电极沿第二方向延伸，第一方向与第二方向交叉设置。通过向驱动电极逐行施加触控驱动信号，感应电极接收触控感应信号，并根据感应电极上信号的变化、以及所施加驱动信号的驱动电极，确定触控位置。
其中，驱动电极和感应电极中的至少一者可设置于阵列基板上。当驱动电极和感应电极中的一者设置于阵列基板上时，另一者可设置于阵列基板所应用的液晶显示面板的彩膜基板上。
触控电极也可基于自容方式实现对触控位置的识别，基于此，触控电极呈阵列排布。通过向触控电极施加触控驱动信号，并接收触控感应信号，由于触控位置处，触控电极上电容的变化，接收的触控感应信号发生变化，从而可确定触控位置。
需要说明的是，不对触控电极的具体设置位置以及设置方式进行限定，当阵列基板用于液晶显示面板时，只要触控电极在能实现触控位置识别的基础上，不影响液晶显示面板的正常显示即可。
考虑到金属导电材料的电阻较小，因此，辅助电极70与触控电极引线的材料可均为金属导电材料。
在实施例四的基础上，进一步的，触控电极可与公共电极50共用。在此情况下，只能基于自容方式实现对触控位置的识别。
其中，公共电极50可以为多个，且呈阵列排布，每个公共电极50设置在多个子像素中，分时用于显示和触控。
实施例四种通过在阵列基板上设置触控电极和与该触控电极电连接的触控电极引线，可当阵列基板用于液晶显示面板时，使该液晶显示面板具有触控功能。在此基础上，通过使触控电极引线与辅助电极70同步形成，可节省构图工艺次数。
基于上述各种可能的阵列基板的结构，实施例五，如图8所示，阵列基板还包括设置于衬底20的设置有第一薄膜晶体管30、像素电极40和公共电极50表面的缓冲层90。
其中，缓冲层90可以为一层或多层结构。
示例的，当缓冲层90为一层结构时，其材料例如可以为氧化硅(SiOx)或氮化硅(SiNx)。当缓冲层90为两层或两层以上结构时，其可以为氧化硅层和氮化硅层的复合膜层。
通过先在衬底20的表面设置缓冲层90，再在缓冲层90上设置第一薄膜晶体管30，甚至第二薄膜晶体管80，一方面，可使第一薄膜晶体管30和第二薄膜晶体管80与衬底20之间的结合更稳固，另一方面，可防止衬底20中的有害杂质、离子扩散到第一薄膜晶体管30和第二薄膜晶体管80，避免影响 第一薄膜晶体管30和第二薄膜晶体管80的性能。
本发明的另一个方面，提供一种液晶显示面板，包括上述任一种结构的阵列基板，还包括彩膜基板、以及设置于阵列基板和彩膜基板之间的液晶层。
其中，彩膜基板上可包括彩色滤光层以及黑矩阵。彩色滤光层可包括第一颜色滤光图案、第二颜色滤光图案、第三颜色滤光图案，第一颜色滤光图案、第二颜色滤光图案、第三颜色滤光图案与阵列基板上一个像素中的三个子像素一一对应；第一颜色、第二颜色和第三颜色互为红色、绿色和蓝色，也可互为青色、品红、黄色。此外，彩色滤光层还可包括白色滤光图案，白色滤光图案可与阵列基板上一个像素中的除上述三个子像素之外的另一个子像素对应。
需要说明的是，彩色滤光层也可设置在阵列基板上。
本发明的另一个方面提供的液晶显示面板，一方面，通过将像素电极40和公共电极50设置于阵列基板上，且使二者层叠设置，可使液晶显示面板具有高分辨率、高透过率、低功耗、宽视角、高开口率、低色差、无挤压水波纹等优点；另一方面，通过在阵列基板的连接像素电极40与第一薄膜晶体管的漏极301的过孔60处，使公共电极50在衬底20上的正投影与像素电极40在该衬底20上的正投影无交叠，这样无论过孔60处工艺如何波动，由于在过孔60处没有公共电极50，因而也就不会有漏电途径产生，从而可提高显示面板的显示均匀性。
本发明的再一个方面，提供一种液晶显示装置，包括上述的液晶显示面板。
该液晶显示装置具体可以为液晶显示器、液晶电视、数码相框、手机、平板电脑等具有任何显示功能的产品或者部件。
本发明的又一个方面，提供一种阵列基板的制备方法，参考图1和图2所示，包括：在每个子像素10的区域，在衬底20上依次形成第一薄膜晶体管30、像素电极40和公共电极50；像素电极40与第一薄膜晶体管的漏极301通过过孔60电连接。上述制备方法还包括：在每个子像素10的区域还形成位于连接像素电极40与第一薄膜晶体管漏极301的过孔60处的辅助电极70，辅助电极70位于像素电极40与第一薄膜晶体管的漏极301之间，像素电极40通过辅助电极70与第一薄膜晶体管的漏极301电连接。
其中，在连接像素电极40与第一薄膜晶体管的漏极301的过孔60处，公共电极50在衬底20上的正投影与像素电极40在该衬底20上的正投影无交叠。
需要说明的是，对于像素电极40和公共电极50，由于公共电极50形成于像素电极40远离衬底20一侧，因此，公共电极50需形成为包括多个电连接的条形电极结构，像素电极40可形成为面状电极。
其中，在使像素电极40和第一薄膜晶体管的漏极301电连接的过孔60处，公共电极50在衬底20上的正投影与像素电极40在该衬底20上的正投影无交叠，即，在形成公共电极50时，将公共电极50位于过孔60的部分去 除。
本发明的又一个方面提供一种阵列基板的制备方法，一方面，通过将像素电极40和公共电极50形成在阵列基板上，且使公共电极50形成于像素电极40远离衬底20一侧，当阵列基板用于液晶显示面板时，可使该液晶显示面板具有高分辨率、高透过率、低功耗、宽视角、高开口率、低色差、无挤压水波纹等优点；另一方面，通过在连接像素电极40与第一薄膜晶体管的漏极301的过孔60处，使公共电极50在衬底20上的正投影与像素电极40在该衬底20上的正投影无交叠，这样无论过孔60处工艺如何波动，由于在过孔60处没有公共电极50，因而也就不会有漏电途径产生，从而当阵列基板用于液晶显示面板时，可提高显示均匀性。
基于上述的阵列基板的制备方法，在形成第一薄膜晶体管30时，可根据需求，形成不同类型的薄膜晶体管，例如非晶硅薄膜晶体管、氧化物薄膜晶体管、多晶硅薄膜晶体管等。在此基础上，第一薄膜晶体管30可以是底栅型，也可以是顶栅型。
对于像素电极40和公共电极50，可以为透明导电材料。示例的可以是ITO或IZO等。
对于辅助电极70，示例的，其可与阵列基板上其他功能图案同步形成，即：可在形成阵列基板上其他功能图案时，同时在使像素电极40和第一薄膜晶体管的漏极301电连接的过孔60处形成辅助电极70，这样可不会导致制备阵列基板的构图工艺次数的增加。在此情况下，为了避免其他功能图案与第一薄膜晶体管30、像素电极40等发生短路，参考如图2所示，辅助电极70与第一薄膜晶体管的漏极301可通过形成在二者之间的第一绝缘层上的第一过孔电连接，像素电极40与辅助电极70可通过形成在二者之间的第二绝缘层上的第二过孔电连接，第一过孔和第二过孔构成上述用于使像素电极40和第一薄膜晶体管的漏极301电连接的过孔60。
其中，辅助电极70的材料可以是金属导电材料，也可以是透明导电材料，可根据实际情况进行设置。
基于上述对阵列基板制备方法的描述，考虑到包括低温多晶硅薄膜晶体管的液晶显示装置具有高迁移率、反应速度快、高分辨率、高亮度、高开口率等优点，因此，第一薄膜晶体管30可以为低温多晶硅薄膜晶体管，且结构可参考图4和图5、及其相关描述，在此不再赘述。
在此基础上，参考图6所示，阵列基板的制备方法还包括在每个子像素区域，在衬底20上形成第二薄膜晶体管80；其中，第一薄膜晶体管30和第二薄膜晶体管80均为低温多晶硅薄膜晶体管，且以串联方式连接；第二薄膜晶体管80与第一薄膜晶体管30同步形成。
需要说明的是，第二薄膜晶体管80与第一薄膜晶体管30以串联方式连接时，由于第一薄膜晶体管的漏极301与像素电极40电连接，因而，第二薄膜晶体管的源极801则需与数据线803电连接，这样，数据线803上的信号才能通过以串联方式连接的第二薄膜晶体管80与第一薄膜晶体管30，传输至 第一薄膜晶体管的漏极301，从而经第一薄膜晶体管的漏极301传输到像素电极40上。
基于此，通过在每个子像素10中形成两个以串联方式连接的低温多晶硅薄膜晶体管来驱动像素电极40，可提高每个子像素10的驱动性能。而且通过使第二薄膜晶体管80与第一薄膜晶体管30同步形成，可不会导致构图工艺次数的增加，因而可节省成本。
进一步的，在第一薄膜晶体管30和第二薄膜晶体管80均为低温多晶硅薄膜晶体管的基础上，参考图6和图7所示，第一薄膜晶体管30包括第一有源层302，第二薄膜晶体管80包括第二有源层802；第一有源层302和第二有源层802均包括沟道区3021、源极区3022和漏极区3023；第一有源层302的源极区3022与第二有源层802的漏极区3023连接。
第一薄膜晶体管的漏极301与第一有源层302的漏极区3023接触；第二薄膜晶体管的源极801与第二有源层802的源极区3022接触，且第二薄膜晶体管的源极801与数据线803电连接。
需要说明的是，第一有源层302的源极区3022与第二有源层802的漏极区3023连接，可以是第一有源层302和第二有源层802一体形成，使第一有源层302的源极区3022与第二有源层802的漏极区3023靠近且无缝连接。
在此基础上，为了抑制漏电流，源极区3022和漏极区3023均可包括轻掺杂区3024和重掺杂区3025，基于此，第一有源层302的源极区3022与第二有源层802的漏极区3023连接，可以是第一有源层302的源极区3022的重掺杂区3025，与第二有源层802的漏极区3023的重掺杂区3025连接。
相较于使第二薄膜晶体管80的漏极与第一薄膜晶体管30的源极电连接，而第二薄膜晶体管80的漏极与第一薄膜晶体管30的源极的连接，仅仅是为实现将与第二薄膜晶体管的源极801电连接的数据线803上的信号传递至第一薄膜晶体管的漏极301，通过使第一有源层302的源极区3022与第二有源层802的漏极区3023连接，可不制作第二薄膜晶体管80的漏极与第一薄膜晶体管30的源极，便可将与第二薄膜晶体管的源极801电连接的数据线803上的信号，直接通过连接的第一有源层302和第二有源层802，传递至第一薄膜晶体管的漏极301，这样可简化制作工艺，节省成本。
进一步的，考虑到要想将数据线803的信号传递至第一薄膜晶体管的漏极301，则必须保证第二薄膜晶体管80和第一薄膜晶体管30同时开启，因此，参考图6所示，当第一薄膜晶体管的第一栅极304和第二晶体管的第二栅极804电连接时，则可实现第二薄膜晶体管80和第一薄膜晶体管30的同时开启，而且可简化阵列基板上的线路排布以及驱动电路。
其中，为了简化工艺，第一栅极304和第二栅极804可同步形成。
在此基础上，位于同一个子像素中的第一栅极304和第二栅极804，可与同一根栅线电连接，且均同步形成。或者，参考图6所示，第一栅极304和第二栅极804中，其中一个为栅线805的一部分，一个与栅线805电连接，且均同步形成。
基于上述各种可能的阵列基板的制备方法，阵列基板的制备方法还可以包括形成触控电极和与该触控电极电连接的触控电极引线；触控电极引线与辅助电极70同步形成，且辅助电极70与触控电极引线相互绝缘。
其中，触控电极引线用于向触控电极提供驱动信号和/或接收触控感应信号。
当触控电极基于互容方式实现对触控位置的识别时，触控电极可包括驱动电极和感应电极；驱动电极沿第一方向延伸，感应电极沿第二方向延伸，第一方向与第二方向交叉。当触控电极基于自容方式实现对触控位置的识别时，触控电极可呈阵列排布。
进一步的，触控电极可与公共电极50共用。在此情况下，只能基于自容方式实现对触控位置的识别
通过将在阵列基板上形成触控电极和与该触控电极电连接的触控电极引线，可当阵列基板用于液晶显示面板时，使该液晶显示面板具有触控功能。在此基础上，通过使触控电极引线与辅助电极70同步形成，可节省构图工艺次数。
基于上述各种可能的阵列基板的制备方法，参考图8所示，阵列基板的制备方法还可以包括在形成第一薄膜晶体管30之前，在衬底20的表面形成缓冲层90，第一薄膜晶体管30形成在缓冲层90远离衬底20一侧。
通过先在衬底20的表面形成缓冲层90，再在缓冲层90上形成第一薄膜晶体管30，甚至第二薄膜晶体管80，一方面，可使第一薄膜晶体管30和第二薄膜晶体管80与衬底20之间的结合更稳固，另一方面，可防止衬底20中的有害杂质、离子扩散到第一薄膜晶体管30和第二薄膜晶体管80，避免影响第一薄膜晶体管30和第二薄膜晶体管80的性能。
下面提供一个具体实施例以对一种阵列基板的制备方法进行详细描述，如图9所示，该阵列基板的制备方法包括如下步骤：
S10、如图10a和图10b所示，在衬底20的表面形成缓冲层90。
缓冲层90可以为一层或多层结构。当缓冲层90为一层结构时，其材料例如可以为氧化硅或氮化硅。当缓冲层90为两层或两层以上结构时，其可以为氧化硅层和氮化硅层的复合膜层。
S20、如图10a和图10b所示，在每个子像素区域，在缓冲层90上形成一体化的第一有源层302和第二有源层802。
具体的，可在形成有缓冲层90的衬底20上沉积硅薄膜，经过多晶化处理形成多晶硅薄膜，并通过一次构图工艺处理形成如图10a和图10b所示的第一有源层302和第二有源层802。其中，构图工艺处理包括掩模、曝光、显影、刻蚀、光刻胶剥离等步骤。
示例的，形成多晶硅薄膜可以为：采用等离子增强化学气相沉积法(Plasma Enhanced Chemical Vapor Deposition，简称PECVD)在缓冲层90上沉积一层非晶硅薄膜，采用高温烤箱对非晶硅薄膜进行脱氢工艺处理，以防止在晶化过程中出现氢爆现象以及降低晶化后薄膜内部的缺陷态密度作 用。脱氢工艺完成后，进行低温多晶硅(Low Temperature Poly-Silicon，简称LTPS)工艺过程，采用激光退火工艺(ELA)、金属诱导结晶工艺(MIC)、固相结晶工艺(SPC)等结晶化手段对非晶硅薄膜进行结晶化处理，在缓冲层90上形成多晶硅薄膜。
或者，可在形成有缓冲层90的衬底20上沉积硅薄膜，先通过一次构图工艺处理在预定区域形成保留图案，之后，对保留图案进行多晶化处理形成如图10a和图10b所示的第一有源层302和第二有源层802。
S30、如图11a、图11b和图11c所示，在S20的基础上形成覆盖衬底20的栅绝缘层303。
其中，栅绝缘层303的材料可以包括氧化硅、氮化硅中的至少一种。
S40、如图11a、图11b和图11c所示，在S30的基础上在每个子像素区域形成分别位于第一有源层302和第二有源层802上方的第一栅极304和第二栅极804，其中，第二栅极804为栅线805的一部分，第一栅极304与栅线805电连接；并在形成第一栅极304和第二栅极804过程中，对第一有源层302和第二有源层802进行离子注入，使第一有源层302和第二有源层802均包括沟道区3021、源极区3022和漏极区3023。
具体的，如图11b所示，当源极区3022和漏极区3023不区分轻掺杂区3024和重掺杂区3025时，可以在形成第一栅极304和第二栅极804后，以第一栅极304和第二栅极804为阻挡，对第一有源层302和第二有源层802进行离子注入，使第一有源层302和第二有源层802均包括沟道区3021、位于沟道区3021两侧的源极区3022和漏极区3023。其中，第一栅极304与第一有源层302的沟道区3021对应，第二栅极804与第二有源层802的沟道区3021对应；第一有源层302的源极区3022与第二有源层802的漏极区3023连为一体。
如图11c所示，当源极区3022和漏极区3023包括轻掺杂区3024和重掺杂区3025时，可以在形成第一栅极304和第二栅极804时，例如可采用半色调掩模板对光刻胶进行曝光，使光刻胶完全保留部分与第一栅极304和第二栅极804对应，使光刻胶半保留部分与第一有源层302和第二有源层802中待形成的轻掺杂区3024对应，这样，当对光刻胶显影后，可以先对露出的第一有源层302和第二有源层802进行离子注入，形成重掺杂区3025；之后进行灰化工艺，将光刻胶半保留部分去除，并对露出的栅金属薄膜进行刻蚀，形成第一栅极304和第二栅极804，之后以第一栅极304和第二栅极804为阻挡，对露出的第一有源层302和第二有源层802进行离子注入，使第一有源层302和第二有源层802除重掺杂区3025以及与第一栅极304和第二栅极804对应的沟道区3021之外，形成轻掺杂区3024。
其中，第一栅极304和第二栅极804的材料例如可以为钼(Mo)、铝(Al)/钼、铜(Cu)等。
S50、如图12a和图12b所示，在S40的基础上形成覆盖衬底20的层间绝缘层305，并在每个子像素域形成第二薄膜晶体管的源极801、与第二薄膜 晶体管的源极电连接的数据线803、第一薄膜晶体管的漏极301；其中，第一薄膜晶体管的漏极301与第一有源层302的漏极区3023接触；第二薄膜晶体管的源极801与第二有源层802的源极区3022接触。
其中，第二薄膜晶体管的源极801、数据线803、第一薄膜晶体管的漏极301材料例如可以为Mo、Al/Mo、Cu等。
当源极区3022和漏极区3023包括轻掺杂区3024和重掺杂区3025时，第一薄膜晶体管的漏极301与第一有源层302的重掺杂区3025接触；第二薄膜晶体管的源极801与第二有源层802的重掺杂区3025接触。
S60、如图13a和图13b所示，在S50的基础上形成第一绝缘层200，第一绝缘层200包括露出第一薄膜晶体管的漏极301的第一过孔201。
S70、如图14a和图14b所示，在S60的基础上，形成位于第一过孔201处的辅助电极70，辅助电极70通过第一过孔201与像素电极40电连接。
S80、如图14c所示，在S70的基础上形成第二绝缘层202，第二绝缘层202包括第二过孔203，第二过孔203与第一过孔201在衬底20的正投影重叠。
其中，第二过孔203与第一过孔201构成前述的过孔60。
S90、参考图6和图8所示，在S80的基础上，在每个子像素域形成像素电极40，像素电极40通过第二过孔203与辅助电极70电连接。
S100、参考图6和图8所示，在S90的基础上，形成覆盖衬底20的第三绝缘层，并形成公共电极50；在第二过孔203与第一过孔201构成的过孔60处，公共电极50在衬底20上的正投影与像素电极40在该衬底20上的正投影无交叠。
其中，当公共电极与触控电极共用时，公共电极与触控电极引线电连接。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何在本发明揭露的技术范围内的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (14)

  1. 一种阵列基板，其特征在于，包括多个子像素，每个子像素均包括设置于衬底上的第一薄膜晶体管、像素电极和公共电极；所述像素电极与所述第一薄膜晶体管的漏极通过过孔电连接；
    每个子像素还包括设置于所述过孔处的辅助电极，所述辅助电极设置于所述像素电极与所述第一薄膜晶体管的漏极之间，所述像素电极通过所述辅助电极与所述第一薄膜晶体管的漏极电连接；
    其中，所述公共电极设置于所述像素电极远离所述衬底一侧；在所述过孔处，所述公共电极在所述衬底上的正投影与所述像素电极在所述衬底上的正投影无交叠。
  2. 根据权利要求1所述的阵列基板，其特征在于，所述第一薄膜晶体管为低温多晶硅薄膜晶体管。
  3. 根据权利要求2所述的阵列基板，其特征在于，每个子像素还包括第二薄膜晶体管，所述第二薄膜晶体管为低温多晶硅薄膜晶体管；
    其中，所述第二薄膜晶体管与所述第一薄膜晶体管以串联方式连接。
  4. 根据权利要求3所述的阵列基板，其特征在于，所述第一薄膜晶体管包括第一有源层，所述第二薄膜晶体管包括第二有源层；
    所述第一有源层和所述第二有源层均包括源极区、沟道区和漏极区；所述第一有源层的源极区与所述第二有源层的漏极区连接；
    所述第一薄膜晶体管的漏极与所述第一有源层的漏极区接触；所述第二薄膜晶体管的源极与所述第二有源层的源极区接触，且所述第二薄膜晶体管的源极与数据线电连接。
  5. 根据权利要求4所述的阵列基板，其特征在于，所述第一薄膜晶体管包括第一栅极，所述第二薄膜晶体管包括第二栅极；
    所述第一栅极和所述第二栅极电连接。
  6. 根据权利要求1-5任一项所述的阵列基板，其特征在于，所述阵列基板还包括触控电极和与所述触控电极电连接的触控电极引线；
    所述触控电极引线与所述辅助电极同步形成，且所述辅助电极与所述触控电极引线相互绝缘。
  7. 根据权利要求6所述的阵列基板，其特征在于，所述触控电极与所述公共电极共用。
  8. 根据权利要求1-7任一项所述的阵列基板，其特征在于，所述阵列基板还包括设置于所述衬底的设置有所述第一薄膜晶体管、所述像素电极和所述公共电极表面的缓冲层。
  9. 一种液晶显示面板，其特征在于，包括权利要求1-8任一项所述的阵列基板，还包括彩膜基板以及设置所述阵列基板和所述彩膜基板之间的液晶层。
  10. 一种阵列基板的制备方法，其特征在于，包括：在每个子像素区域，在衬底上依次形成第一薄膜晶体管、像素电极和公共电极；所述像素电极与所述第一薄膜晶体管的漏极通过过孔电连接；
    所述制备方法还包括：在每个子像素区域还形成位于所述过孔处的辅助电极，所述辅助电极位于所述像素电极与所述第一薄膜晶体管的漏极之间，所述像素电极通过所述辅助电极与所述第一薄膜晶体管的漏极电连接；
    其中，在所述过孔处，所述公共电极在所述衬底上的正投影与所述像素电极在所述衬底上的正投影无交叠。
  11. 根据权利要求10所述的制备方法，其特征在于，所述方法还包括在每个子像素区域，在所述衬底上形成第二薄膜晶体管；
    其中，所述第一薄膜晶体管和所述第二薄膜晶体管均为低温多晶硅薄膜晶体管，且以串联方式连接；所述第二薄膜晶体管与所述第一薄膜晶体管同步形成。
  12. 根据权利要求11所述的制备方法，其特征在于，所述第一薄膜晶体管包括第一有源层，所述第二薄膜晶体管包括第二有源层；
    所述第一有源层和所述第二有源层均包括源极区、沟道区和漏极区；所述第一有源层的源极区与所述第二有源层的漏极区连接；
    所述第一薄膜晶体管的漏极与所述第一有源层的漏极区接触；所述第二薄膜晶体管的源极与所述第二有源层的源极区接触，且所述第二薄膜晶体管的源极与数据线电连接。
  13. 根据权利要求12所述的制备方法，其特征在于，所述第一薄膜晶体管包括第一栅极，所述第二薄膜晶体管包括第二栅极；
    所述第一栅极和所述第二栅极电连接。
  14. 根据权利要求10所述的制备方法，其特征在于，所述方法还包括：形成触控电极和与所述触控电极电连接的触控电极引线；
    所述触控电极引线与所述辅助电极同步形成，且所述辅助电极与所述触控电极引线相互绝缘。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109634467A (zh) * 2019-02-20 2019-04-16 京东方科技集团股份有限公司 一种阵列基板及其制备方法
CN115236907A (zh) * 2022-07-26 2022-10-25 京东方科技集团股份有限公司 一种阵列基板、显示面板、显示装置和制作方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN208521935U (zh) * 2018-08-03 2019-02-19 京东方科技集团股份有限公司 一种薄膜晶体管结构、阵列基板、显示面板及显示装置
CN112635571A (zh) * 2019-09-24 2021-04-09 乐金显示有限公司 薄膜晶体管及其制造方法及包括该薄膜晶体管的显示设备

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102903675A (zh) * 2012-10-12 2013-01-30 京东方科技集团股份有限公司 一种tft阵列基板、制作方法及显示装置
CN103811503A (zh) * 2014-02-19 2014-05-21 合肥鑫晟光电科技有限公司 阵列基板及制备方法、显示面板
CN104022126A (zh) * 2014-05-28 2014-09-03 京东方科技集团股份有限公司 一种阵列基板、其制作方法及显示装置
CN104570524A (zh) * 2013-10-14 2015-04-29 乐金显示有限公司 显示装置及其制造方法
CN105116655A (zh) * 2015-09-22 2015-12-02 深圳市华星光电技术有限公司 液晶显示面板、阵列基板及其制造方法
CN105355630A (zh) * 2015-10-10 2016-02-24 深圳市华星光电技术有限公司 阵列基板和包含其的液晶显示器
CN105655349A (zh) * 2016-01-05 2016-06-08 京东方科技集团股份有限公司 阵列基板及其制作方法、显示面板、显示装置
CN105677106A (zh) * 2016-01-11 2016-06-15 京东方科技集团股份有限公司 触摸基板及其制造方法、触摸面板以及显示装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI260774B (en) * 2005-07-19 2006-08-21 Quanta Display Inc Method for manufacturing liquid crystal display substrates
CN103137616B (zh) * 2011-11-25 2017-04-26 上海天马微电子有限公司 Tft阵列基板及其形成方法、显示面板
CN102929058B (zh) * 2012-11-12 2015-07-08 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置
WO2014084130A1 (ja) * 2012-11-30 2014-06-05 シャープ株式会社 Ｔｆｔ基板
CN103116238B (zh) * 2013-02-05 2015-09-09 北京京东方光电科技有限公司 一种阵列基板及液晶显示面板
WO2017026372A1 (ja) * 2015-08-10 2017-02-16 シャープ株式会社 アクティブマトリクス基板およびその製造方法、および、インセルタッチパネル型表示装置
CN105223745A (zh) * 2015-11-03 2016-01-06 信利半导体有限公司 一种半透半反液晶显示阵列基板、制造方法及显示装置
CN106200168B (zh) * 2016-07-08 2019-11-26 武汉华星光电技术有限公司 阵列基板及其制作方法、以及液晶显示面板

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102903675A (zh) * 2012-10-12 2013-01-30 京东方科技集团股份有限公司 一种tft阵列基板、制作方法及显示装置
CN104570524A (zh) * 2013-10-14 2015-04-29 乐金显示有限公司 显示装置及其制造方法
CN103811503A (zh) * 2014-02-19 2014-05-21 合肥鑫晟光电科技有限公司 阵列基板及制备方法、显示面板
CN104022126A (zh) * 2014-05-28 2014-09-03 京东方科技集团股份有限公司 一种阵列基板、其制作方法及显示装置
CN105116655A (zh) * 2015-09-22 2015-12-02 深圳市华星光电技术有限公司 液晶显示面板、阵列基板及其制造方法
CN105355630A (zh) * 2015-10-10 2016-02-24 深圳市华星光电技术有限公司 阵列基板和包含其的液晶显示器
CN105655349A (zh) * 2016-01-05 2016-06-08 京东方科技集团股份有限公司 阵列基板及其制作方法、显示面板、显示装置
CN105677106A (zh) * 2016-01-11 2016-06-15 京东方科技集团股份有限公司 触摸基板及其制造方法、触摸面板以及显示装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109634467A (zh) * 2019-02-20 2019-04-16 京东方科技集团股份有限公司 一种阵列基板及其制备方法
CN109634467B (zh) * 2019-02-20 2022-05-20 京东方科技集团股份有限公司 一种阵列基板及其制备方法
CN115236907A (zh) * 2022-07-26 2022-10-25 京东方科技集团股份有限公司 一种阵列基板、显示面板、显示装置和制作方法
CN115236907B (zh) * 2022-07-26 2023-11-03 京东方科技集团股份有限公司 一种阵列基板、显示面板、显示装置和制作方法

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Publication number Publication date
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