WO2015161523A1 - 薄膜晶体管及有机发光二极管显示器制备方法 - Google Patents

薄膜晶体管及有机发光二极管显示器制备方法 Download PDF

Info

Publication number
WO2015161523A1
WO2015161523A1 PCT/CN2014/076407 CN2014076407W WO2015161523A1 WO 2015161523 A1 WO2015161523 A1 WO 2015161523A1 CN 2014076407 W CN2014076407 W CN 2014076407W WO 2015161523 A1 WO2015161523 A1 WO 2015161523A1
Authority
WO
WIPO (PCT)
Prior art keywords
film transistor
thin film
layer
photoresist
semiconductor layer
Prior art date
Application number
PCT/CN2014/076407
Other languages
English (en)
French (fr)
Inventor
吕晓文
曾志远
Original Assignee
深圳市华星光电技术有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 深圳市华星光电技术有限公司 filed Critical 深圳市华星光电技术有限公司
Priority to US14/366,866 priority Critical patent/US9401418B2/en
Publication of WO2015161523A1 publication Critical patent/WO2015161523A1/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/20—Changing the shape of the active layer in the devices, e.g. patterning
    • H10K71/231—Changing the shape of the active layer in the devices, e.g. patterning by etching of existing layers
    • H10K71/233—Changing the shape of the active layer in the devices, e.g. patterning by etching of existing layers by photolithographic etching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass

Definitions

  • the present invention relates to the field of liquid crystal display technology; and more particularly, to a method of fabricating a thin film transistor and a method of fabricating an organic light emitting diode display.
  • BACKGROUND OF THE INVENTION Flat panel displays are widely used due to their thin body and low power consumption.
  • the conventional flat panel displays generally include a liquid crystal display (LCD) and an organic light emitting diode display (OLED).
  • An organic light emitting diode display is a self-luminous display device that displays an image by an organic light emitting diode.
  • an organic light emitting diode display Unlike a liquid crystal display (LCD), an organic light emitting diode display emits light by using energy generated by an exciton generated by electron-hole bonding in an organic emission layer from an excited state to a ground state, so that it does not require a separate light source, thereby Has a small thickness and weight.
  • the organic light emitting diode display exhibits high quality characteristics such as low power consumption, high brightness, and short response time, it attracts attention as a next-generation display device of a portable electronic device.
  • a thin film transistor (TFT) is generally used as a driving in an organic light emitting diode display, thereby realizing high-speed, high-brightness, high-contrast display screen information.
  • a metal oxide TFT typified by indium gallium zinc oxide (In-Ga-Zn-O, IGZO) is highly compatible with current a-Si TFTs, and thus is obtained in the production of large-sized OLED panels.
  • IGZO indium gallium zinc oxide
  • a 2Tr-1 Cap structure widely used in OLEDs of the prior art includes an organic light emitting diode 30, two thin film transistors 10 and 20, and a capacitor 40 in each pixel region.
  • the first thin film transistor 10 serves as a switch to provide a switching voltage for the second thin film transistor 20, and the second thin film transistor 20 is configured to supply a driving current to the organic light emitting diode 30.
  • the first gate of the first thin film transistor 10 is connected to the scan line 510; the first source of the first thin film transistor 10 is connected to the data line 520; the first drain of the first thin film transistor 10 and the second thin film transistor 20 The two gates are connected while being connected to the second source of the second thin film transistor 20 through the capacitor 40; the second source of the second thin film transistor 20
  • the second drain of the second thin film transistor 20 is connected to the anode of the organic light emitting diode 30 for supplying a driving current to the organic light emitting diode 30. Referring to FIG.
  • a method for fabricating a thin film transistor provided by the prior art, wherein the step of depositing the second thin film transistor 20 comprises: i) depositing a conductive layer on the substrate 210. A photoresist layer is deposited on the conductive layer while performing exposure and photolithography to form a first gate 121 of the first thin film transistor 10 and a second gate 221 of the second thin film transistor 20.
  • a photoresist layer is deposited over the insulating layer 230 while being exposed and lithographically patterned to form a first connection window 231 over the insulating layer 230 above the second gate 221 .
  • a photoresist layer is deposited over the oxide semiconductor layer 240 while performing exposure and photolithography to form the first active layer 141 of the first thin film transistor 10 and the second active layer 241 of the second thin film transistor 20.
  • an object of the present invention is to provide a method for fabricating a thin film transistor and a method for fabricating an organic light emitting diode display, which reduce the number of times of using the mask, reduce the processing time, and increase the throughput.
  • an object of the present invention is to provide a method of fabricating a thin film transistor, comprising depositing a first thin film transistor and a second thin film transistor, wherein the second thin film transistor is deposited by the following steps: a) forming on a substrate a second gate of the second thin film transistor; b) sequentially depositing an insulating layer and a semiconductor layer over the substrate, wherein the insulating layer and the semiconductor layer are covered Two grids;
  • the exposing the photoresist specifically includes: performing full exposure on the photoresist at the first connection window to be formed; not exposing the photoresist at the second active layer; and remaining on the second thin film transistor The photoresist is half exposed.
  • the etching of the semiconductor layer and the insulating layer is specifically: etching the semiconductor layer and the insulating layer under the full exposure window to form a first connection window; removing the photoresist after the half exposure; and the semiconductor under the half exposure window The layer is etched to form a second active layer; the photoresist layer over the second active layer is removed.
  • the etching of the semiconductor layer and the insulating layer under the full exposure window specifically includes: removing the semiconductor layer under the full exposure window by using a wet etching method; removing the insulating layer under the full exposure window by using a dry etching method . Wherein, the semiconductor layer under the half exposure window is etched by wet etching.
  • the first drain of the first thin film transistor is electrically connected to the second gate through a first connection window.
  • the first thin film transistor and the second thin film transistor are both metal oxide thin film transistors.
  • the thin film transistor and the organic light emitting diode display preparation method provided by the present invention reduce the number of times of using the photomask by directly depositing an insulating layer and a semiconductor layer, and exposing and semi-exposing the photoresist deposited thereon , thereby saving process time, increasing productivity, and saving production costs.
  • DRAWINGS 1 is a schematic diagram of a driving structure of an organic light emitting diode of a 2Tr-1 Cap structure provided by the prior art.
  • 2 is a schematic diagram of a method of fabricating a thin film transistor provided by the prior art.
  • FIG. 3 is a schematic diagram of a method for fabricating a thin film transistor according to Embodiment 1 of the present invention.
  • the present invention provides a method of fabricating a thin film transistor, including depositing a first thin film transistor and a second thin film transistor, wherein the following steps are taken Depositing a second thin film transistor: forming a second gate of the second thin film transistor on the substrate; sequentially depositing an insulating layer and a semiconductor layer over the substrate, wherein the insulating layer and the semiconductor layer cover the second gate; depositing over the semiconductor layer a photoresist layer, and exposing the photoresist layer; etching the semiconductor layer and the insulating layer to form a second active layer of the second thin film transistor and a first connection window disposed above the second gate; A second source and a second drain of the second thin film transistor are deposited over the
  • Embodiment 1 This embodiment is described by taking two pixel transistors having a 2Tr-1 Cap structure as shown in FIG. 1 and a pixel region of a capacitor as an example, wherein the first thin film transistor 10 and the second thin film transistor 20 are both Metal oxide thin film transistor.
  • the first thin film transistor 10 may also be a polysilicon thin film transistor matched with the second thin film transistor 20.
  • the method for fabricating three or more thin film transistors in the pixel region may also adopt the solution disclosed in the embodiment, wherein the remaining thin film transistors and capacitors are used to improve the organic light emitting diode 30.
  • the 2Tr-lCap structure is similar to the prior art and will not be described too much here.
  • the first thin film transistor 10 and the second thin film transistor 20 provided in this embodiment are both back channel etch (BCE), and the preparation method thereof comprises: a) forming on the substrate 210 Conductive layer.
  • a photoresist layer is deposited on the conductive layer while being exposed and lighted to form a first gate 121 of the first thin film transistor 10 and a second gate 221 of the second thin film transistor 20.
  • an insulating layer 230 and a semiconductor layer 240 are sequentially deposited over the substrate, wherein the semiconductor layer 240 covers the insulating layer 230, and the insulating layer 230 covers the first gate 121 and the second gate 221.
  • the material of the insulating layer 230 is silicon oxide
  • the material of the semiconductor layer 240 is IGZO.
  • the material of the insulating layer 230 may also be silicon nitride.
  • the first drain 152 is electrically connected to the second gate 221 through the first connection window 231.
  • the step c) specifically includes: cl) performing full exposure on the photoresist at the first connection window 231 to be formed; and not exposing the photoresist at the first active layer 141 and the second active layer 241 to be formed. ; Half exposure of the rest of the photoresist.
  • the semiconductor layer 240 under the full exposure window is etched by wet etching, and then the insulating layer 230 under the full exposure window is etched by dry etching to form a first connection window 231.
  • the embodiment further provides a method for fabricating an organic light emitting diode display, comprising depositing a thin film transistor on a substrate by the method as described above.
  • the second embodiment of the present invention is different from the first embodiment in that the first thin film transistor 10 and the second thin film transistor 20 are both etch stop layer (ESL) structures.
  • the preparation method specifically includes: a) forming a conductive layer on the substrate 210. Depositing a photoresist layer on the conductive layer while performing exposure and photo-J, thereby forming a first gate 121 of the first thin film transistor 10 and a second of the second thin film transistor 20 Gate 221. b) an insulating layer 230 and a semiconductor layer 240 are sequentially deposited over the substrate, wherein the semiconductor layer 240 covers the insulating layer, and the insulating layer 230 covers the first gate 121 and the second gate 221.
  • the material of the insulating layer 230 is silicon oxide, and the material of the semiconductor layer 240 is IGZO. Of course, in other embodiments, the material of the insulating layer 230 may also be silicon nitride. c) depositing a photoresist layer over the semiconductor layer 240 and exposing the photoresist layer; etching the semiconductor layer 240 and the insulating layer 230 to form a first active layer 141 of the first thin film transistor 10, second The second active layer 241 of the thin film transistor 20 and the first connection window P 231; c3 ) disposed above the second gate 221 are respectively deposited on the first active layer 141 and the second active layer 241 The etch barrier layer 181 and the second etch barrier layer 281, wherein the first etch barrier layer 181 and the second etch barrier layer 281 are smaller in size than the first active layer 141 and the second active layer 241, respectively.
  • the step c) specifically includes: cl) performing full exposure on the photoresist at the first connection window 231 to be formed; and not exposing the photoresist at the first active layer 141 and the second active layer 241 to be formed. ; Half exposure of the rest of the photoresist.
  • the semiconductor layer 240 under the full exposure window is etched by wet etching, and then the insulating layer 230 under the full exposure window is etched by dry etching to form a first connection window 231.
  • the embodiment further provides a method for fabricating an organic light emitting diode display, comprising depositing a thin film transistor on a substrate by the method as described above.
  • the present invention provides a method for fabricating a thin film transistor and an organic light emitting diode display by directly depositing an insulating layer and a semiconductor layer, and exposing and semi-exposing the photoresist deposited thereon to reduce the mask. The number of uses, thereby saving process time, increasing productivity, and saving production costs.

Abstract

提供了一种薄膜晶体管制备方法，包括沉积第一薄膜晶体管（10）和第二薄膜晶体管（20），其中，采用如下步骤沉积第二薄膜晶体管（20）：在衬底（210）上形成第二薄膜晶体管（20）的第二栅极（221）；在衬底（210）上方依次沉积绝缘层（230）和半导体层（240），其中绝缘层（230）和半导体层（240）覆盖第二栅极（221）；在半导体层（240）上方沉积光阻层，并对该光阻层进行曝光；对半导体层（240）和绝缘层（230）进行刻蚀，从而形成第二薄膜晶体管（20）的第二有源层（241）和设于第二栅极（221）上方的第一连接窗口（231）；在绝缘层（230）和第二有源层（241）的上方沉积第二薄膜晶体管（20）的第二源极（251）和第二漏极（252）。同时，本发明还提供了一种有机发光二极管显示器制备方法。该方法减少了光罩的使用次数，从而节省了制程时间、提高了产能、节约了制备成本。

Description

薄膜晶体管及有机发光二极管显示器制备方法 技术领域 本发明属于液晶显示技术领域； 更具体地讲， 涉及一种薄膜晶体管制备方 法及有机发光二极管显示器制备方法。 背景技术 平板显示器由于机身薄， 耗电量小等优点， 被广泛应用， 现有的平板显示 器一般包括液晶显示器 （LCD) 及有机发光二极管显示器 （OLED)。 有机发光二极管显示器是由有机发光二极管显示图像的自发光显示装置。 与液晶显示器 (LCD)不同， 有机发光二极管显示器利用由有机发射层中的电子- 空穴结合产生的激子从激发态降到基态时产生的能量来发射光， 因此其无需单 独光源， 从而可具有较小的厚度和重量。 此外， 由于有机发光二极管显示器呈 现出高质量特性， 例如低功耗、 高亮度和短响应时间， 它作为便携式电子装置 的下一代显示装置而引人关注。 有机发光二极管显示器中一般使用薄膜晶体管（Thin Film Transistor, TFT) 作为驱动， 从而实现高速度、 高亮度、 高对比度的显示屏幕信息。 近年来， 基 于金属氧化物的薄膜晶体管因为其迁移率高、 透光性好、 薄膜结构稳定、 制备 温度低以及成本低等优点受到越来越多的重视。 特别是以铟镓锌氧化物 (In-Ga-Zn-O, IGZO) 为代表的金属氧化物 TFT， 与目前 a-Si TFT制成兼容性 较高， 因而在大尺寸 OLED面板的生产中得到了广泛的应用。 参阅图 1， 为现有技术中 OLED中广泛使用的 2Tr-lCap结构， 在每个像素 区包括一个有机发光二极管 30、两个薄膜晶体管 10和 20以及电容器 40。其中， 第一薄膜晶体管 10作为开关为第二薄膜晶体管 20提供开关电压， 第二薄膜晶 体管 20用于给有机发光二极管 30提供驱动电流。 第一薄膜晶体管 10的第一栅 极与扫描线 510连接； 第一薄膜晶体管 10的第一源极与数据线 520相连； 第一 薄膜晶体管 10的第一漏极与第二薄膜晶体管 20的第二栅极相连， 同时通过电 容器 40连接到第二薄膜晶体管 20的第二源极； 第二薄膜晶体管 20的第二源极 与公共电源线 530相连； 第二薄膜晶体管 20的第二漏极与有机发光二极管 30 的阳极相连， 用于给该有机发光二极管 30提供驱动电流。 参阅图 2， 为现有技术提供的薄膜晶体管的制备方法， 其中， 沉积第二薄膜 晶体管 20的步骤包括： i ) 在衬底 210上沉积导电层。 在导电层上沉积光阻层， 同时进行曝光和 光刻， 从而形成第一薄膜晶体管 10的第一栅极 121和第二薄膜晶体管 20的第 二栅极 221。
ii )在衬底 210上方沉积绝缘层 230， 该绝缘层 230覆盖第一栅极 121和第 二栅极 221。 在绝缘层 230上方沉积光阻层， 同时进行曝光和光刻， 从而在第 二栅极 221的上方的绝缘层 230上形成一第一连接窗口 231。
iii )在绝缘层 230上方沉积氧化物半导体层 240。在氧化物半导体层 240上 方沉积光阻层， 同时进行曝光和光刻， 从而形成第一薄膜晶体管 10 的第一有 源层 141和第二薄膜晶体管 20的第二有源层 241。
iv )在绝缘层 230和第二有源层 241的上方沉积第二薄膜晶体管 20的第二 源极 251和第二漏极 252; 同时在绝缘层 230和第一有源层 141的上方沉积第 一薄膜晶体管 10的第一源极 151和第一漏极 152。其中， 第一漏极 152通过第 一连接窗口 231与第二栅极 221电连。 在上述步骤中需要经过三次黄光机台进行曝光， 这样就增加了制程时间， 降低了产能， 从而增加了制备成本。 发明内容 为解决上述现有技术所存在的问题， 本发明的目的在于提供一种减少光罩 使用次数、 减少制程时间、 提升产能的薄膜晶体管制备方法及有机发光二极管 显示器制备方法。 为了实现上述目的， 本发明的目的之一是提供一种薄膜晶体管制备方法， 包括沉积第一薄膜晶体管和第二薄膜晶体管， 其中， 采用如下步骤沉积第二薄 膜晶体管： a) 在衬底上形成第二薄膜晶体管的第二栅极； b )在衬底上方依次沉积绝缘层和半导体层， 其中绝缘层和半导体层覆盖第 二栅极；
C ) 在半导体层上方沉积光阻层， 并对该光阻层进行曝光； 对半导体层和绝 缘层进行刻蚀， 从而形成第二薄膜晶体管的第二有源层和设于第二栅极上方的 第一连接窗口； d )在绝缘层和第二有源层的上方沉积第二薄膜晶体管的第二源极和第二漏 极。 其中， 对光阻曝光具体包括： 对欲形成第一连接窗口处的光阻进行全曝光； 对欲形成第二有源层处的光阻不进行曝光； 对处于第二薄膜晶体管上方的其余 的光阻进行半曝光。 其中， 对半导体层和绝缘层进行刻蚀具体为： 对全曝光窗口下的半导体层 和绝缘层进行刻蚀， 形成第一连接窗口； 去除半曝光后的光阻； 对半曝光窗口 下的半导体层进行刻蚀， 形成第二有源层； 去除第二有源层上方的光阻层。 其中， 对全曝光窗口下的半导体层和绝缘层进行刻蚀具体包括： 采用湿法 刻蚀的方法去除全曝光窗口下的半导体层； 采用干法刻蚀的方法去除全曝光窗 口下的绝缘层。 其中， 采用湿法刻蚀的方法对半曝光窗口下的半导体层进行刻蚀。 其中， 采用 02灰化的方法去除半曝光后的光阻。 其中， 所述第一薄膜晶体管的第一漏极通过第一连接窗口与第二栅极电连。 其中， 所述第一薄膜晶体管和第二薄膜晶体管均为金属氧化物薄膜晶体管。 其中， 所述第一薄膜晶体管和第二薄膜晶体管为 BCE结构或者 ESL结构。 本发明的另一目的在于提供一种有机发光二极管显示器制备方法， 其中， 采用如上所述的膜晶体管制备方法来制备。 有益效果： 本发明提供的薄膜晶体管及有机发光二极管显示器制备方法， 通过直接沉 积绝缘层和半导体层， 并对沉积在其上的光阻进行曝光和半曝光的方式， 来减 少光罩的使用次数， 从而节省制程时间、 提高产能、 节约制备成本。 附图说明 图 1为现有技术提供的 2Tr-lCap结构的有机发光二极管驱动结构示意图。 图 2为现有技术提供的薄膜晶体管制备方法示意图。 图 3为本发明实施例 1提供的薄膜晶体管制备方法示意图。 图 4为本发明实施例 2提供的薄膜晶体管制备方法示意图。 具体实施方式 如上所述， 为了减少了光罩使用次数、 节省制程时间、 提高产能， 本发明 提供了一种薄膜晶体管制备方法， 包括沉积第一薄膜晶体管和第二薄膜晶体管， 其中， 采用如下步骤沉积第二薄膜晶体管： 在衬底上形成第二薄膜晶体管的第 二栅极； 在衬底上方依次沉积绝缘层和半导体层， 其中绝缘层和半导体层覆盖 第二栅极； 在半导体层上方沉积光阻层， 并对该光阻层进行曝光； 对半导体层 和绝缘层进行刻蚀， 从而形成第二薄膜晶体管的第二有源层和设于第二栅极上 方的第一连接窗口； 在绝缘层和第二有源层的上方沉积第二薄膜晶体管的第二 源极和第二漏极。 为了更好地阐述本发明的技术特点和结构， 以下结合附图对本发明的优选 实施例进行详细描述。 实施例 1 本实施例以具有如图 1所示的 2Tr-lCap结构的两个薄膜晶体管和一个电容 的像素区为例来进行说明， 其中， 第一薄膜晶体管 10和第二薄膜晶体管 20均 为金属氧化物薄膜晶体管。 或者， 在其它实施例中， 第一薄膜晶体管 10也可以 为与第二薄膜晶体管 20相匹配的多晶硅薄膜晶体管。又或者，在其他实施例中， 像素区中包括三个或更多个薄膜晶体管的制备方法也可以采用本实施例中揭示 的方案， 其中， 其余薄膜晶体管和电容作为用于改善有机发光二极管 30均匀性 的补偿电路。 该 2Tr-lCap结构与现有技术相似， 在此就不做过多说明。 如图 3所示， 本实施例提供的第一薄膜晶体管 10和第二薄膜晶体管 20均 为背通道刻蚀结构 （back channel etch, BCE)， 其制备方法包括： a) 在衬底 210上形成导电层。 在导电层上沉积光阻层， 同时进行曝光和光 亥 |J， 从而形成第一薄膜晶体管 10的第一栅极 121和第二薄膜晶体管 20的第二 栅极 221。 b ) 在衬底上方依次沉积绝缘层 230和半导体层 240， 其中半导体层 240覆 盖绝缘层 230， 绝缘层 230覆盖第一栅极 121和第二栅极 221。 在本实施例中， 绝缘层 230材料为氧化硅， 半导体层 240材料为 IGZO。 当然， 在其他实施例 中， 绝缘层 230的材料也可以为氮化硅。 c) 在半导体层 240上方沉积光阻层， 并对该光阻层进行曝光； 对半导体层 240和绝缘层 230进行刻蚀， 从而形成第一薄膜晶体管 10的第一有源层 141、 第二薄膜晶体管 20的第二有源层 241和设于第二栅极 221上方的第一连接窗 P 231； d) 在绝缘层 230和第二有源层 241的上方沉积第二薄膜晶体管 20的第二 源极 251和第二漏极 252; 在绝缘层 230和第一有源层 141的上方沉积第一薄 膜晶体管 10的第一源极 151和第一漏极 152。其中， 第一漏极 152通过第一连 接窗口 231与第二栅极 221电连。 进一步地， 步骤 c)具体包括： cl )对欲形成第一连接窗口 231处的光阻进 行全曝光； 对欲形成第一有源层 141和第二有源层 241处的光阻不进行曝光； 对其余部分的光阻进行半曝光。 采用湿法刻蚀的方法对全曝光窗口下的半导体 层 240进行刻蚀， 之后采用干法刻蚀的方法对全曝光窗口下的绝缘层 230进行 刻蚀， 从而形成第一连接窗口 231。 c2 ) 采用 02灰化的方法去除半曝光后的光 阻， 然后采用湿法刻蚀的方法对半曝光窗口下的半导体层 240进行刻蚀， 从而 形成第一有源层 141和第二有源层 241。最后去除第一有源层 141和第二有源层 241上方的光阻。 在上述步骤中需要经过两次黄光机台进行曝光， 与现有技术相比， 减少了 曝光次数， 从而减少了制程时间， 进而增加了产能， 降低了制备成本。 基于同一发明构思， 本实施例还提供了一种有机发光二极管显示器制备方 法， 包括采用如上所述的方法在基板上沉积薄膜晶体管。 实施例 2 本实施例与实施例 1的不同之处在于， 本实施例提供的第一薄膜晶体管 10 和第二薄膜晶体管 20均为刻蚀阻挡层（etch stop layer, ESL)结构。 参见图 4， 该制备方法具体包括： a) 在衬底 210上形成导电层。 在导电层上沉积光阻层， 同时进行曝光和光 亥 |J， 从而形成第一薄膜晶体管 10的第一栅极 121和第二薄膜晶体管 20的第二 栅极 221。 b ) 在衬底上方依次沉积绝缘层 230和半导体层 240， 其中半导体层 240覆 盖绝缘层， 绝缘层 230覆盖第一栅极 121和第二栅极 221。 在本实施例中， 绝 缘层 230材料为氧化硅， 半导体层 240材料为 IGZO。 当然， 在其他实施例中， 绝缘层 230的材料也可以为氮化硅。 c) 在半导体层 240上方沉积光阻层， 并对该光阻层进行曝光； 对半导体层 240和绝缘层 230进行刻蚀， 从而形成第一薄膜晶体管 10的第一有源层 141、 第二薄膜晶体管 20的第二有源层 241和设于第二栅极 221上方的第一连接窗 P 231； c3 ) 在第一有源层 141和第二有源层 241 的上方分别沉积第一刻蚀阻挡层 181和第二刻蚀阻挡层 281， 其中， 第一刻蚀阻挡层 181和第二刻蚀阻挡层 281 的尺寸分别小于第一有源层 141和第二有源层 241。 d) 在绝缘层 230和第二刻蚀阻挡层 281的上方沉积第二薄膜晶体管 20的 第二源极 251和第二漏极 252， 其中第二源极 251和第二漏极 252与第二有源 层 241电连； 在绝缘层 230和第一刻蚀阻挡层 181的上方沉积第一薄膜晶体管 10的第一源极 151和第一漏极 152， 其中， 第一源极 151和第一漏极 152与第 一有源层 141电连，第一漏极 152通过第一连接窗口 231与第二栅极 221电连。 进一步地， 步骤 c)具体包括： cl )对欲形成第一连接窗口 231处的光阻进 行全曝光； 对欲形成第一有源层 141和第二有源层 241处的光阻不进行曝光； 对其余部分的光阻进行半曝光。 采用湿法刻蚀的方法对全曝光窗口下的半导体 层 240进行刻蚀， 之后采用干法刻蚀的方法对全曝光窗口下的绝缘层 230进行 刻蚀， 从而形成第一连接窗口 231。 c2 ) 采用 02灰化的方法去除半曝光后的光 阻， 然后采用湿法刻蚀的方法对半曝光窗口下的半导体层 240进行刻蚀， 从而 形成第一有源层 141和第二有源层 241。最后去除第一有源层 141和第二有源层 241上方的光阻。 基于同一发明构思， 本实施例还提供了一种有机发光二极管显示器制备方 法， 包括采用如上所述的方法在基板上沉积薄膜晶体管。 综上所述， 本发明提供的薄膜晶体管及有机发光二极管显示器制备方法， 通过直接沉积绝缘层和半导体层， 并对沉积在其上的光阻进行曝光和半曝光的 方式， 来减少光罩的使用次数， 从而节省制程时间、 提高产能、 节约制备成本。 需要说明的是， 在本文中， 诸如第一和第二等之类的关系术语仅仅用来将 一个实体或者操作与另一个实体或操作区分开来， 而不一定要求或者暗示这些 实体或操作之间存在任何这种实际的关系或者顺序。 而且， 术语 "包括"、 "包 含"或者其任何其他变体意在涵盖非排他性的包含， 从而使得包括一系列要素 的过程、 方法、 物品或者设备不仅包括那些要素， 而且还包括没有明确列出的 其他要素， 或者是还包括为这种过程、 方法、 物品或者设备所固有的要素。 在 没有更多限制的情况下， 由语句 "包括一个…… " 限定的要素， 并不排除在包 括所述要素的过程、 方法、 物品或者设备中还存在另外的相同要素。 虽然本发明是参照其示例性的实施例被具体描述和显示的， 但是本领域的 普通技术人员应该理解， 在不脱离由权利要求限定的本发明的精神和范围的情 况下， 可以对其进行形式和细节的各种改变。

Claims

杈 利 要 求 书
1、一种薄膜晶体管制备方法，包括沉积第一薄膜晶体管和第二薄膜晶体管， 其中， 采用如下步骤沉积第二薄膜晶体管： a) 在衬底上形成第二薄膜晶体管的第二栅极； b )在衬底上方依次沉积绝缘层和半导体层， 其中绝缘层和半导体层覆盖第 二栅极； c)在半导体层上方沉积光阻层， 并对该光阻层进行曝光； 对半导体层和绝 缘层进行刻蚀， 从而形成第二薄膜晶体管的第二有源层和设于第二栅极上方的 第一连接窗口； d )在绝缘层和第二有源层的上方沉积第二薄膜晶体管的第二源极和第二漏 极。
2、根据权利要求 1所述的薄膜晶体管制备方法， 其中， 对光阻曝光具体包 括： 对欲形成第一连接窗口处的光阻进行全曝光； 对欲形成第二有源层处的光 阻不进行曝光； 对处于第二薄膜晶体管上方的其余的光阻进行半曝光。
3、根据权利要求 2所述的薄膜晶体管制备方法， 其中， 对半导体层和绝缘 层进行刻蚀具体为： 对全曝光窗口下的半导体层和绝缘层进行刻蚀， 形成第一 连接窗口； 去除半曝光后的光阻； 对半曝光窗口下的半导体层进行刻蚀， 形成 第二有源层； 去除第二有源层上方的光阻层。
4、根据权利要求 3所述的薄膜晶体管制备方法， 其中， 对全曝光窗口下的 半导体层和绝缘层进行刻蚀具体包括： 采用湿法刻蚀的方法去除全曝光窗口下 的半导体层； 采用干法刻蚀的方法去除全曝光窗口下的绝缘层。
5、根据权利要求 3所述的薄膜晶体管制备方法， 其中， 采用湿法刻蚀的方 法对半曝光窗口下的半导体层进行刻蚀。
6、 根据权利要求 3所述的薄膜晶体管制备方法， 其中， 采用 02灰化的方 法去除半曝光后的光阻。
7、根据权利要求 1所述的薄膜晶体管制备方法， 其中， 所述第一薄膜晶体 管的第一漏极通过第一连接窗口与第二栅极电连。
8、根据权利要求 2所述的薄膜晶体管制备方法， 其中， 所述第一薄膜晶体 管的第一漏极通过第一连接窗口与第二栅极电连。
9、根据权利要求 3所述的薄膜晶体管制备方法， 其中， 所述第一薄膜晶体 管的第一漏极通过第一连接窗口与第二栅极电连。
10、 根据权利要求 7所述的薄膜晶体管制备方法， 其中， 所述第一薄膜晶 体管和第二薄膜晶体管均为金属氧化物薄膜晶体管， 所述第一薄膜晶体管和第 二薄膜晶体管为 BCE结构或者 ESL结构。
11、 根据权利要求 8所述的薄膜晶体管制备方法， 其中， 所述第一薄膜晶 体管和第二薄膜晶体管均为金属氧化物薄膜晶体管， 所述第一薄膜晶体管和第 二薄膜晶体管为 BCE结构或者 ESL结构。
12、 根据权利要求 9所述的薄膜晶体管制备方法， 其中， 所述第一薄膜晶 体管和第二薄膜晶体管均为金属氧化物薄膜晶体管， 所述第一薄膜晶体管和第 二薄膜晶体管为 BCE结构或者 ESL结构。
13、一种有机发光二极管显示器制备方法， 包括在基板上沉积薄膜晶体管， 其中， 薄膜晶体管制备方法包括沉积第一薄膜晶体管和第二薄膜晶体管， 沉积 第二薄膜晶体管步骤为： a) 在衬底上形成第二薄膜晶体管的第二栅极； b )在衬底上方依次沉积绝缘层和半导体层， 其中绝缘层和半导体层覆盖第 二栅极； c)在半导体层上方沉积光阻层， 并对该光阻层进行曝光； 对半导体层和绝 缘层进行刻蚀， 从而形成第二薄膜晶体管的第二有源层和设于第二栅极上方的 第一连接窗口； d )在绝缘层和第二有源层的上方沉积第二薄膜晶体管的第二源极和第二漏 极。
14、根据权利要求 13所述的有机发光二极管显示器制备方法， 其中， 对光 阻曝光具体包括： 对欲形成第一连接窗口处的光阻进行全曝光； 对欲形成第二 有源层处的光阻不进行曝光； 对处于第二薄膜晶体管上方的其余的光阻进行半 曝光。
15、根据权利要求 14所述的有机发光二极管显示器制备方法， 其中， 对半 导体层和绝缘层进行刻蚀具体为： 对全曝光窗口下的半导体层和绝缘层进行刻 蚀， 形成第一连接窗口； 去除半曝光后的光阻； 对半曝光窗口下的半导体层进 行刻蚀， 形成第二有源层； 去除第二有源层上方的光阻层。
16、根据权利要求 15所述的有机发光二极管显示器制备方法， 其中， 对全 曝光窗口下的半导体层和绝缘层进行刻蚀具体包括： 采用湿法刻蚀的方法去除 全曝光窗口下的半导体层； 采用干法刻蚀的方法去除全曝光窗口下的绝缘层。
17、根据权利要求 15所述的有机发光二极管显示器制备方法， 其中， 采用 湿法刻蚀的方法对半曝光窗口下的半导体层进行刻蚀。
18、根据权利要求 15所述的有机发光二极管显示器制备方法， 其中， 采用 02灰化的方法去除半曝光后的光阻。
19、根据权利要求 13所述的有机发光二极管显示器制备方法， 其中， 所述 第一薄膜晶体管的第一漏极通过第一连接窗口与第二栅极电连。
20、根据权利要求 19所述的有机发光二极管显示器制备方法， 其中， 所述 第一薄膜晶体管和第二薄膜晶体管均为金属氧化物薄膜晶体管， 所述第一薄膜 晶体管和第二薄膜晶体管为 BCE结构或者 ESL结构。
PCT/CN2014/076407 2014-04-23 2014-04-28 薄膜晶体管及有机发光二极管显示器制备方法 WO2015161523A1 (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US14/366,866 US9401418B2 (en) 2014-04-23 2014-04-28 Method of manufacturing thin film transistor and organic light emitting diode display

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201410165431.3 2014-04-23
CN201410165431.3A CN103928343B (zh) 2014-04-23 2014-04-23 薄膜晶体管及有机发光二极管显示器制备方法

Publications (1)

Publication Number Publication Date
WO2015161523A1 true WO2015161523A1 (zh) 2015-10-29

Family

ID=51146523

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2014/076407 WO2015161523A1 (zh) 2014-04-23 2014-04-28 薄膜晶体管及有机发光二极管显示器制备方法

Country Status (3)

Country Link
US (1) US9401418B2 (zh)
CN (1) CN103928343B (zh)
WO (1) WO2015161523A1 (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103928343B (zh) * 2014-04-23 2017-06-20 深圳市华星光电技术有限公司 薄膜晶体管及有机发光二极管显示器制备方法
CN104157678B (zh) * 2014-09-02 2017-10-13 深圳市华星光电技术有限公司 具有高开口率的像素结构及电路
CN104362127A (zh) * 2014-11-21 2015-02-18 深圳市华星光电技术有限公司 薄膜晶体管基板的制作方法及制造设备
CN104681631B (zh) * 2015-03-24 2019-04-30 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板及显示装置
CN104882449A (zh) * 2015-04-01 2015-09-02 深圳市华星光电技术有限公司 一种阵列基板的制作方法、阵列基板及显示面板
CN107768306A (zh) * 2017-10-12 2018-03-06 惠科股份有限公司 显示面板及其制造方法
CN111106063A (zh) 2020-01-08 2020-05-05 Tcl华星光电技术有限公司 阵列基板及其制作方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1355561A (zh) * 2000-11-24 2002-06-26 达碁科技股份有限公司 薄膜晶体管平面显示器的制作方法
CN1405865A (zh) * 2001-09-20 2003-03-26 友达光电股份有限公司 薄膜晶体管平面显示器的制造方法
CN1477612A (zh) * 2002-08-23 2004-02-25 友达光电股份有限公司 能防止电荷累积的显示器的驱动电路
CN102427061A (zh) * 2011-12-15 2012-04-25 昆山工研院新型平板显示技术中心有限公司 有源矩阵有机发光显示器的阵列基板制造方法
CN102623399A (zh) * 2012-03-25 2012-08-01 昆山工研院新型平板显示技术中心有限公司 有源矩阵有机发光显示器阵列基板制作方法
CN103700707A (zh) * 2013-12-18 2014-04-02 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及其制备方法、显示装置
CN103928343A (zh) * 2014-04-23 2014-07-16 深圳市华星光电技术有限公司 薄膜晶体管及有机发光二极管显示器制备方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101579050B1 (ko) * 2008-10-03 2015-12-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치
CN103715094B (zh) * 2013-12-27 2017-02-01 京东方科技集团股份有限公司 薄膜晶体管及制备方法、阵列基板及制备方法、显示装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1355561A (zh) * 2000-11-24 2002-06-26 达碁科技股份有限公司 薄膜晶体管平面显示器的制作方法
CN1405865A (zh) * 2001-09-20 2003-03-26 友达光电股份有限公司 薄膜晶体管平面显示器的制造方法
CN1477612A (zh) * 2002-08-23 2004-02-25 友达光电股份有限公司 能防止电荷累积的显示器的驱动电路
CN102427061A (zh) * 2011-12-15 2012-04-25 昆山工研院新型平板显示技术中心有限公司 有源矩阵有机发光显示器的阵列基板制造方法
CN102623399A (zh) * 2012-03-25 2012-08-01 昆山工研院新型平板显示技术中心有限公司 有源矩阵有机发光显示器阵列基板制作方法
CN103700707A (zh) * 2013-12-18 2014-04-02 京东方科技集团股份有限公司 薄膜晶体管、阵列基板及其制备方法、显示装置
CN103928343A (zh) * 2014-04-23 2014-07-16 深圳市华星光电技术有限公司 薄膜晶体管及有机发光二极管显示器制备方法

Also Published As

Publication number Publication date
CN103928343B (zh) 2017-06-20
US9401418B2 (en) 2016-07-26
US20150311322A1 (en) 2015-10-29
CN103928343A (zh) 2014-07-16

Similar Documents

Publication Publication Date Title
WO2019185011A1 (zh) 阵列基板及其制备方法、显示装置
WO2018227750A1 (zh) 柔性tft基板的制作方法
CN104362125B (zh) 阵列基板及其制作方法、显示装置
US9768323B2 (en) Manufacture method of dual gate oxide semiconductor TFT substrate and structure thereof
US9368637B2 (en) Thin film transistor and manufacturing method thereof, array substrate and display device
US20160370621A1 (en) Array substrate, manufacturing method thereof and liquid crystal display
JP6460582B2 (ja) Ａｍｏｌｅｄバックパネルの製造方法
US9716119B2 (en) Manufacturing method of dual gate TFT substrate and structure thereof
WO2015161523A1 (zh) 薄膜晶体管及有机发光二极管显示器制备方法
US9799677B2 (en) Structure of dual gate oxide semiconductor TFT substrate
WO2016112663A1 (zh) 制作阵列基板的方法和阵列基板
WO2016041304A1 (zh) 薄膜晶体管及制备方法、阵列基板及制备方法、显示装置
CN109148482B (zh) 显示背板及其制备方法、显示装置
WO2016026246A1 (zh) 薄膜晶体管及其制备方法、阵列基板及其制备方法和显示装置
WO2016023294A1 (zh) 阵列基板及制备方法和显示装置
WO2016173027A1 (zh) 薄膜晶体管阵列基板及其制作方法
WO2015100898A1 (zh) 薄膜晶体管、tft阵列基板及其制造方法和显示装置
WO2014183422A1 (zh) 薄膜晶体管及其制备方法、阵列基板
US20160247828A1 (en) Array substrate manufacturing method
US10615282B2 (en) Thin-film transistor and manufacturing method thereof, array substrate, and display apparatus
WO2015192417A1 (zh) Tft背板的制造方法及tft背板结构
WO2015188594A1 (zh) 多晶硅层及显示基板的制备方法、显示基板
WO2015043082A1 (zh) 薄膜晶体管及其制造方法、阵列基板及显示装置
US10205029B2 (en) Thin film transistor, manufacturing method thereof, and display device
CN105097552A (zh) 薄膜晶体管及阵列基板的制备方法、阵列基板及显示装置

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 14366866

Country of ref document: US

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 14889994

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 14889994

Country of ref document: EP

Kind code of ref document: A1