CN108538860B - 顶栅型非晶硅tft基板的制作方法 - Google Patents
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Abstract
本发明提供一种顶栅型非晶硅TFT基板的制作方法，首先在衬底基板上依次形成遮光层、缓冲层、非晶硅层、绝缘层及栅极金属层，在所述栅极金属层上图案化形成光阻层，然后采用第一道蚀刻工艺去除所述栅极金属层、绝缘层及非晶硅层上未被光阻层覆盖的部分，由所述非晶硅层得到非晶硅有源层，再对光阻层进行灰化处理，使得光阻层的宽度减小，采用第二道蚀刻工艺去除所述栅极金属层与绝缘层上未被光阻层覆盖的部分，形成栅极与栅极绝缘层并露出所述非晶硅有源层的两端，最后以光阻层、栅极及栅极绝缘层遮蔽层，对所述非晶硅有源层进行离子植入，形成位于非晶硅有源层两端的源漏极掺杂区，可以提升非晶硅器件的载流子迁移率，节省了光罩制程及生产成本。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种顶栅型非晶硅TFT基板的制作方法。
背景技术
在显示技术领域，液晶显示器(Liquid Crystal Display，LCD)和有源矩阵驱动式有机电致发光(Active Matrix Organic Light-Emitting Diode，AMOLED)显示器等平板显示装置因具有机身薄、高画质、省电、无辐射等众多优点，得到了广泛的应用，如：移动电话、个人数字助理(PDA)、数字相机、计算机屏幕或笔记本屏幕等。
薄膜晶体管(Thin Film Transistor，TFT)阵列(Array)基板是目前LCD装置和AMOLED装置中的主要组成部件，直接关系到高性能平板显示装置的发展方向，用于向显示器提供驱动电路，通常设置有数条栅极扫描线和数条数据线，该数条栅极扫描线和数条数据线限定出多个像素单元，每个像素单元内设置有薄膜晶体管和像素电极，薄膜晶体管的栅极与相应的栅极扫描线相连，当栅极扫描线上的电压达到开启电压时，薄膜晶体管的源极和漏极导通，从而将数据线上的数据电压输入至像素电极，进而控制相应像素区域的显示。
按照TFT内半导体材料的不同，目前TFT主要分成非晶硅(A-Si)TFT及低温多晶硅(Low Temperature Poly-Silicon，LTPS)TFT。非晶硅TFT相对于LTPS TFT技术分辨率低、功耗高，但其制作周期较短、成本低、易于进行大面积制程，因此是市场中备受青睐的产品，在目前的半导体行业中应用也最为广泛。
传统底栅(Bottom Gate)结构的薄膜晶体管，由于栅极与源漏电极之间重叠面积较大，产生了较大的寄生电容，会导致信号的延迟，且制作出来的薄膜晶体管尺寸较大，因而限制了其应用。而顶栅(Top gate)型薄膜晶体管，由于源漏电极与栅极之间没有重叠，因此具有更低的寄生电容和更好的延展性，能够降低信号传输过程中的延迟，同时采用自对准的制备方法，有利于制备短沟道器件，提高器件特性，顶栅型薄膜晶体管结构就成为目前主要的发展方向。
而在A-Si产品设计中，传统的工艺通常采用底栅结构的制作方法，暂无Top Gate设计来实现其工艺制作。现有技术中，顶栅型薄膜晶体管的正常制程需要较多的光罩数，顶栅型薄膜晶体管包括从下到上依次层叠设置于衬底基板上的遮光层、缓冲层、有源层、栅极绝缘层、栅极、层间介电层以及源漏极，其中源漏极通过层间介电层上设置的过孔与有源层的两端相接触；该顶栅型薄膜晶体管的制作过程中，遮光层的图形化制程、有源层的图形化制程、栅极和栅极绝缘层的图形化制程、有源层的离子掺杂制程、层间介电层的图形化制程以及源漏极的图形化制程分别需要使用一道光罩完成，因此整个顶栅型薄膜晶体管的制程工艺流程复杂，制作成本较高。
发明内容
本发明的目的在于提供一种顶栅型非晶硅TFT基板的制作方法，采用新型TopGate设计制作非晶硅TFT，可以提升器件的载流子迁移率，并采用Re-etch(重复蚀刻)技术通过一道光罩制程完成栅极的制作、非晶硅有源层的制作以及对非晶硅有源层两端的离子注入，节省光罩制程及生产成本。
为实现上述目的，本发明提供一种顶栅型非晶硅TFT基板的制作方法，包括如下步骤：
步骤S1、提供一基板，在所述基板上沉积并图案化形成遮光层，在所述衬底基板及遮光层上依次沉积形成缓冲层、非晶硅层、绝缘层及栅极金属层；
步骤S2、在所述栅极金属层上涂覆一层光阻材料，对该层光阻材料进行曝光显影，得到光阻层；采用第一道蚀刻工艺去除所述栅极金属层、绝缘层及非晶硅层上未被光阻层覆盖的部分，由所述非晶硅层得到非晶硅有源层；
步骤S3、对光阻层进行灰化处理，使得光阻层的宽度减小，采用第二道蚀刻工艺去除所述栅极金属层与绝缘层上未被光阻层覆盖的部分，形成栅极与栅极绝缘层，并露出所述非晶硅有源层的两端；
步骤S4、以所述光阻层、栅极及栅极绝缘层为遮蔽层，对所述非晶硅有源层进行离子植入，形成位于非晶硅有源层两端的源漏极掺杂区以及位于中间的沟道区；
步骤S5、将剩余的光阻层剥离去除，在所述栅极、非晶硅有源层及缓冲层上沉积层间介电层，对该层间介电层进行图案化处理，在所述层间介电层上形成对应于所述源漏极掺杂区上方的过孔；
步骤S6、在所述层间介电层上沉积并图案化形成源漏极，所述源漏极通过所述过孔与所述非晶硅有源层的源漏极掺杂区相接触。
所述步骤S4中对非晶硅有源层植入的离子为N型离子。
所述步骤S4中对非晶硅有源层植入的离子为磷离子。
所述步骤S1中所沉积形成的栅极金属层为钼层。
所述步骤S3中通过氧气对光阻层进行灰化处理。
所述步骤S2中，通过干法蚀刻去除所述栅极金属层、绝缘层及非晶硅层上未被光阻层覆盖的部分，该干法蚀刻过程中，先通过第一种蚀刻气体对栅极金属层进行初步蚀刻，接着通过第二种蚀刻气体对栅极金属层、绝缘层及非晶硅层进行蚀刻，其中，第一种蚀刻气体包含六氟化硫及氧气，第二种蚀刻气体包含氯气及氧气。
所述步骤S3中，通过干法蚀刻去除所述栅极金属层及绝缘层未被光阻层覆盖的部分，该干法蚀刻过程中，先通过第一种蚀刻气体对栅极金属层进行初步蚀刻，接着通过第二种蚀刻气体对栅极金属层、绝缘层及非晶硅层进行蚀刻，其中，第一种蚀刻气体包含六氟化硫及氧气，第二种蚀刻气体包含氯气及氧气。
所述步骤S1中采用化学气象沉积法沉积形成所述非晶硅层。
所述步骤S2中，采用一半透光罩对光阻材料进行曝光显影，得到呈“凸”字形的光阻层，该光阻层包括位于中间的第一光阻段与位于第一光阻段两侧的第二光阻段，所述第一光阻段的厚度大于第二光阻段的厚度；
所述步骤S3中，通过对光阻层进行灰化处理，使得第一光阻段减薄且第二光阻段消除，从而使得光阻层的宽度减小。
所述步骤S2中所采用的半透光罩为灰阶光罩或半色调光罩。
本发明的有益效果：本发明的顶栅型非晶硅TFT基板的制作方法，首先在衬底基板上依次形成遮光层、缓冲层、非晶硅层、绝缘层及栅极金属层，在所述栅极金属层上图案化形成光阻层，然后采用第一道蚀刻工艺去除所述栅极金属层、绝缘层及非晶硅层上未被光阻层覆盖的部分，由所述非晶硅层得到非晶硅有源层，再对光阻层进行灰化处理，使得光阻层的宽度减小，采用第二道蚀刻工艺去除所述栅极金属层与绝缘层上未被光阻层覆盖的部分，形成栅极与栅极绝缘层并露出所述非晶硅有源层的两端，最后以光阻层、栅极及栅极绝缘层遮蔽层，对所述非晶硅有源层进行离子植入，形成位于非晶硅有源层两端的源漏极掺杂区，本发明采用新型Top Gate设计制作非晶硅TFT，可以提升非晶硅器件的载流子迁移率，并在非晶硅层成膜后通过离子注入的方式形成非晶硅有源层两端的源漏极掺杂区，可以在不对常规LTPS产线中的化学气相沉积(CVD)设备进行改造的前提下实现非晶硅层的生产，使常规LTPS产线上同时生产LTPS和非晶硅的顶栅型产品成为可能，提升了工厂的整体产能，同时采用Re-etch技术可通过一道光罩制程完成栅极的制作、非晶硅有源层的制作以及对非晶硅有源层两端的离子注入，节省了光罩制程及生产成本。
附图说明
为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。
附图中，
图1为本发明的顶栅型非晶硅TFT基板的制作方法的流程示意图；
图2为本发明的顶栅型非晶硅TFT基板的制作方法的步骤S1的示意图；
图3-4为本发明的顶栅型非晶硅TFT基板的制作方法的步骤S2的示意图；
图5-6为本发明的顶栅型非晶硅TFT基板的制作方法的步骤S3的示意图；
图7为本发明的顶栅型非晶硅TFT基板的制作方法的步骤S4的示意图；
图8为本发明的顶栅型非晶硅TFT基板的制作方法的步骤S5的示意图；
图9为本发明的顶栅型非晶硅TFT基板的制作方法的步骤S6的示意图。
具体实施方式
为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。
请参阅图1，本发明提供一种顶栅型非晶硅TFT基板的制作方法，包括如下步骤：
步骤S1、如图2所示，提供一基板10，在所述基板10上沉积并图案化形成遮光层15，在所述衬底基板10及遮光层15上依次沉积形成缓冲层20、非晶硅层30、绝缘层40及栅极金属层50。
具体地，所述遮光层15为金属层，例如钼(Mo)层。
具体地，所述栅极金属层50为单层金属层，优选为钼层。
具体地，所述缓冲层20为氮化硅(SiNx)层。
具体地，所述步骤S1中，利用CVD设备采用化学气象沉积法沉积形成所述非晶硅层30。
步骤S2、如图3-4所示，在所述栅极金属层50上涂覆一层光阻材料，采用一半透光罩对光阻材料进行曝光显影，得到呈“凸”字形的光阻层60，该光阻层60包括位于中间的第一光阻段61与位于第一光阻段61两侧的第二光阻段62，所述第一光阻段61的厚度大于第二光阻段62的厚度；采用第一道蚀刻工艺去除所述栅极金属层50、绝缘层40及非晶硅层30上未被光阻层60覆盖的部分，由所述非晶硅层30得到非晶硅有源层35。
具体地，所述步骤S2中所采用的半透光罩为灰阶光罩(Gray Tone Mask，GTM)或半色调光罩(Half Tone Mask，HTM)。
具体地，所述步骤S2中，通过干法蚀刻去除所述栅极金属层50、绝缘层40及非晶硅层30上未被光阻层60覆盖的部分，此次干法蚀刻过程中，先通过第一种蚀刻气体对栅极金属层50进行初步蚀刻，接着通过第二种蚀刻气体对栅极金属层50、绝缘层40及非晶硅层30进行蚀刻，其中，第一种蚀刻气体包含六氟化硫(SF6)及氧气(O2)，六氟化硫与钼层的栅极金属层能够形成易于挥发的氟化钼，从而能够减少蚀刻生成物沉积所带来的影响；第二种蚀刻气体包含氯气(Cl2)及氧气。
步骤S3、如图5-6所示，对光阻层60进行灰化处理，使得第一光阻段61减薄且第二光阻段62消除，从而使得光阻层60的宽度减小，然后采用第二道蚀刻工艺去除所述栅极金属层50与绝缘层40上未被光阻层60覆盖的部分，形成栅极55与栅极绝缘层45，并露出所述非晶硅有源层35的两端。
具体地，所述步骤S3中，通过干法蚀刻去除所述栅极金属层50及绝缘层40未被光阻层60覆盖的部分，此次干法蚀刻与步骤S2中所进行的干法蚀刻一样，先通过第一种蚀刻气体对栅极金属层50进行初步蚀刻，接着通过第二种蚀刻气体对栅极金属层50、绝缘层40及非晶硅层30进行蚀刻，其中，第一种蚀刻气体包含六氟化硫及氧气，第二种蚀刻气体包含氯气及氧气。
具体地，所述步骤S3中通过氧气对光阻层60进行灰化处理。
步骤S4、如图7所示，以所述光阻层60、栅极55及栅极绝缘层45为遮蔽层，对所述非晶硅有源层35进行离子植入，形成位于非晶硅有源层35两端的源漏极掺杂区31以及位于中间的沟道区32。
具体地，所述步骤S4中对非晶硅有源层35植入的离子为N型离子，进一步地，所述步骤S4中对非晶硅有源层35植入的离子为磷离子。
步骤S5、如图8所示，将剩余的光阻层60剥离去除，在所述栅极55、非晶硅有源层35及缓冲层20上沉积层间介电层70，对该层间介电层70进行图案化处理，在所述层间介电层70上形成对应于所述源漏极掺杂区31上方的过孔71。
步骤S6、如图9所示，在所述层间介电层70上沉积并图案化形成源漏极85，所述源漏极85通过所述过孔71与所述非晶硅有源层35的源漏极掺杂区31相接触。
本发明的顶栅型非晶硅TFT基板的制作方法，采用新型Top Gate设计制作非晶硅TFT，可以提升非晶硅器件的载流子迁移率，并在非晶硅层30成膜后通过离子注入的方式形成非晶硅有源层35两端的源漏极掺杂区31，可以在不对常规LTPS产线中的CVD设备进行改造的前提下实现非晶硅层的生产，使常规LTPS产线上同时生产LTPS和非晶硅的顶栅型产品成为可能，提升了工厂的整体产能，同时采用Re-etch技术可通过一道光罩制程完成栅极55的制作、非晶硅有源层35的制作以及对非晶硅有源层35两端的离子注入，节省了光罩制程及生产成本。
综上所述，本发明的顶栅型非晶硅TFT基板的制作方法，本发明的顶栅型非晶硅TFT基板的制作方法，首先在衬底基板上依次形成遮光层、缓冲层、非晶硅层、绝缘层及栅极金属层，在所述栅极金属层上图案化形成光阻层，然后采用第一道蚀刻工艺去除所述栅极金属层、绝缘层及非晶硅层上未被光阻层覆盖的部分，由所述非晶硅层得到非晶硅有源层，再对光阻层进行灰化处理，使得光阻层的宽度减小，采用第二道蚀刻工艺去除所述栅极金属层与绝缘层上未被光阻层覆盖的部分，形成栅极与栅极绝缘层并露出所述非晶硅有源层的两端，最后以光阻层、栅极及栅极绝缘层遮蔽层，对所述非晶硅有源层进行离子植入，形成位于非晶硅有源层两端的源漏极掺杂区，本发明采用新型Top Gate设计制作非晶硅TFT，可以提升非晶硅器件的载流子迁移率，并在非晶硅层成膜后通过离子注入的方式形成非晶硅有源层两端的源漏极掺杂区，可以在不对常规LTPS产线中的化学气相沉积(CVD)设备进行改造的前提下实现非晶硅层的生产，使常规LTPS产线上同时生产LTPS和非晶硅的顶栅型产品成为可能，提升了工厂的整体产能，同时采用Re-etch技术可通过一道光罩制程完成栅极的制作、非晶硅有源层的制作以及对非晶硅有源层两端的离子注入，节省了光罩制程及生产成本。
以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明后附的权利要求的保护范围。
Claims (7)
1.一种顶栅型非晶硅TFT基板的制作方法，其特征在于，包括如下步骤：
步骤S1、提供一基板(10)，在所述基板(10)上沉积并图案化形成遮光层(15)，在所述基板(10)及遮光层(15)上依次沉积形成缓冲层(20)、非晶硅层(30)、绝缘层(40)及栅极金属层(50)；
步骤S2、在所述栅极金属层(50)上涂覆一层光阻材料，对该层光阻材料进行曝光显影，得到光阻层(60)；采用第一道蚀刻工艺去除所述栅极金属层(50)、绝缘层(40)及非晶硅层(30)上未被光阻层(60)覆盖的部分，由所述非晶硅层(30)得到非晶硅有源层(35)；
步骤S3、对光阻层(60)进行灰化处理，使得光阻层(60)的宽度减小，采用第二道蚀刻工艺去除所述栅极金属层(50)与绝缘层(40)上未被光阻层(60)覆盖的部分，形成栅极(55)与栅极绝缘层(45)，并露出所述非晶硅有源层(35)的两端；
步骤S4、以所述光阻层(60)、栅极(55)及栅极绝缘层(45)为遮蔽层，对所述非晶硅有源层(35)进行离子植入，形成位于非晶硅有源层(35)两端的源漏极掺杂区(31)以及位于中间的沟道区(32)；
步骤S5、将剩余的光阻层(60)剥离去除，在所述栅极(55)、非晶硅有源层(35)及缓冲层(20)上沉积层间介电层(70)，对该层间介电层(70)进行图案化处理，在所述层间介电层(70)上形成对应于所述源漏极掺杂区(31)上方的过孔(71)；
步骤S6、在所述层间介电层(70)上沉积并图案化形成源漏极(85)，所述源漏极(85)通过所述过孔(71)与所述非晶硅有源层(35)的源漏极掺杂区(31)相接触；
所述步骤S1中所沉积形成的栅极金属层(50)为钼层；
所述步骤S2中，通过干法蚀刻去除所述栅极金属层(50)、绝缘层(40)及非晶硅层(30)上未被光阻层(60)覆盖的部分，该干法蚀刻过程中，先通过第一种蚀刻气体对栅极金属层(50)进行初步蚀刻，接着通过第二种蚀刻气体对栅极金属层(50)、绝缘层(40)及非晶硅层(30)进行蚀刻，其中，第一种蚀刻气体包含六氟化硫及氧气，第二种蚀刻气体包含氯气及氧气；
所述步骤S3中，通过干法蚀刻去除所述栅极金属层(50)及绝缘层(40)未被光阻层(60)覆盖的部分，该干法蚀刻过程中，先通过第一种蚀刻气体对栅极金属层(50)进行初步蚀刻，接着通过第二种蚀刻气体对栅极金属层(50)、绝缘层(40)及非晶硅层(30)进行蚀刻，其中，第一种蚀刻气体包含六氟化硫及氧气，第二种蚀刻气体包含氯气及氧气。
2.如权利要求1所述的顶栅型非晶硅TFT基板的制作方法，其特征在于，所述步骤S4中对非晶硅有源层(35)植入的离子为N型离子。
3.如权利要求2所述的顶栅型非晶硅TFT基板的制作方法，其特征在于，所述步骤S4中对非晶硅有源层(35)植入的离子为磷离子。
4.如权利要求1所述的顶栅型非晶硅TFT基板的制作方法，其特征在于，所述步骤S3中通过氧气对光阻层(60)进行灰化处理。
5.如权利要求1所述的顶栅型非晶硅TFT基板的制作方法，其特征在于，所述步骤S1中，采用化学气象沉积法沉积形成所述非晶硅层(30)。
6.如权利要求1所述的顶栅型非晶硅TFT基板的制作方法，其特征在于，所述步骤S2中，采用一半透光罩对光阻材料进行曝光显影，得到呈“凸”字形的光阻层(60)，该光阻层(60)包括位于中间的第一光阻段(61)与位于第一光阻段(61)两侧的第二光阻段(62)，所述第一光阻段(61)的厚度大于第二光阻段(62)的厚度；
所述步骤S3中，通过对光阻层(60)进行灰化处理，使得第一光阻段(61)减薄且第二光阻段(62)消除，从而使得光阻层(60)的宽度减小。
7.如权利要求6所述的顶栅型非晶硅TFT基板的制作方法，其特征在于，所述步骤S2中所采用的半透光罩为灰阶光罩或半色调光罩。
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|---|---|---|---|---|
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| CN109742102B (zh) * | 2018-12-28 | 2020-12-25 | 深圳市华星光电半导体显示技术有限公司 | 显示面板及其制作方法 |
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| CN110504212A (zh) * | 2019-08-12 | 2019-11-26 | 深圳市华星光电半导体显示技术有限公司 | 一种阵列基板及其制作方法 |
| CN110600424B (zh) * | 2019-08-20 | 2023-08-01 | 武汉华星光电技术有限公司 | 阵列基板的制备方法及阵列基板 |
| CN110854134B (zh) * | 2019-10-29 | 2022-04-26 | Tcl华星光电技术有限公司 | 阵列基板的制作方法、阵列基板及显示装置 |
| CN110993619B (zh) * | 2019-12-04 | 2022-09-02 | 京东方科技集团股份有限公司 | 阵列基板及其制备方法和显示装置 |
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| CN111739841B (zh) * | 2020-05-08 | 2023-10-03 | 福建华佳彩有限公司 | 一种顶栅结构的In-cell触控面板及制作方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1725448A (zh) * | 2004-06-17 | 2006-01-25 | 三星电子株式会社 | 半导体器件的制造方法、半导体器件和晶体管 |
| CN101148765A (zh) * | 2006-09-19 | 2008-03-26 | 北京北方微电子基地设备工艺研究中心有限责任公司 | 硅片蚀刻方法 |
| CN101740370A (zh) * | 2008-11-26 | 2010-06-16 | 北京北方微电子基地设备工艺研究中心有限责任公司 | 硅栅极的刻蚀方法及提高硅栅极线宽腔室匹配的方法 |
| CN104752343A (zh) * | 2015-04-14 | 2015-07-01 | 深圳市华星光电技术有限公司 | 双栅极氧化物半导体tft基板的制作方法及其结构 |
| CN106098786A (zh) * | 2016-06-13 | 2016-11-09 | 武汉华星光电技术有限公司 | 双栅电极氧化物薄膜晶体管及其制备方法 |
| CN106847743A (zh) * | 2017-02-07 | 2017-06-13 | 武汉华星光电技术有限公司 | Tft基板及其制作方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104952885A (zh) * | 2015-05-18 | 2015-09-30 | 京东方科技集团股份有限公司 | 一种显示基板及其制备方法、显示装置 |
| CN105304641A (zh) * | 2015-09-24 | 2016-02-03 | 武汉华星光电技术有限公司 | 一种低温多晶硅tft阵列基板的制造方法 |
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1725448A (zh) * | 2004-06-17 | 2006-01-25 | 三星电子株式会社 | 半导体器件的制造方法、半导体器件和晶体管 |
| CN101148765A (zh) * | 2006-09-19 | 2008-03-26 | 北京北方微电子基地设备工艺研究中心有限责任公司 | 硅片蚀刻方法 |
| CN101740370A (zh) * | 2008-11-26 | 2010-06-16 | 北京北方微电子基地设备工艺研究中心有限责任公司 | 硅栅极的刻蚀方法及提高硅栅极线宽腔室匹配的方法 |
| CN104752343A (zh) * | 2015-04-14 | 2015-07-01 | 深圳市华星光电技术有限公司 | 双栅极氧化物半导体tft基板的制作方法及其结构 |
| CN106098786A (zh) * | 2016-06-13 | 2016-11-09 | 武汉华星光电技术有限公司 | 双栅电极氧化物薄膜晶体管及其制备方法 |
| CN106847743A (zh) * | 2017-02-07 | 2017-06-13 | 武汉华星光电技术有限公司 | Tft基板及其制作方法 |
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