CN105470197B - 低温多晶硅阵列基板的制作方法 - Google Patents

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Abstract

本发明提供一种低温多晶硅阵列基板的制作方法，采用一道半色调光罩来实现多晶硅层的图形化处理以及NMOS区的多晶硅段的N型重掺杂制程，与现有技术相比，节约一道光罩，从而降低生产成本，且制得的低温多晶硅阵列基板具有良好的电学性能。

Description

低温多晶硅阵列基板的制作方法
技术领域
本发明涉及显示技术领域，尤其涉及一种低温多晶硅阵列基板的制作方法。
背景技术
随着显示技术的发展，液晶显示器(Liquid Crystal Display，LCD)等平面显示装置因具有高画质、省电、机身薄及应用范围广等优点，而被广泛的应用于手机、电视、个人数字助理、数字相机、笔记本电脑、台式计算机等各种消费性电子产品，成为显示装置中的主流。
现有市场上的液晶显示装置大部分为背光型液晶显示器，其包括液晶显示面板及背光模组(backlight module)。液晶显示面板的工作原理是在两片平行的玻璃基板当中放置液晶分子，两片玻璃基板中间有许多垂直和水平的细小电线，通过通电与否来控制液晶分子改变方向，将背光模组的光线折射出来产生画面。
通常液晶显示面板由彩膜(CF，Color Filter)基板、薄膜晶体管(TFT，Thin FilmTransistor)基板、夹于彩膜基板与薄膜晶体管基板之间的液晶(LC，Liquid Crystal)及密封胶框(Sealant)组成，其成型工艺一般包括：前段阵列(Array)制程(薄膜、黄光、蚀刻及剥膜)、中段成盒(Cell)制程(TFT基板与CF基板贴合)及后段模组组装制程(驱动IC与印刷电路板压合)。其中，前段Array制程主要是形成TFT基板，以便于控制液晶分子的运动；中段Cell制程主要是在TFT基板与CF基板之间添加液晶；后段模组组装制程主要是驱动IC压合与印刷电路板的整合，进而驱动液晶分子转动，显示图像。
低温多晶硅(Low Temperature Poly Silicon，LTPS)是广泛用于中小电子产品中的一种液晶显示技术。传统的非晶硅材料的电子迁移率约0.5-1.0cm2/V.S，而低温多晶硅的电子迁移率可达30-300cm2/V.S。因此，低温多晶硅液晶显示器具有高解析度、反应速度快、高开口率等诸多优点。
但是另一方面，由于LTPS半导体器件的体积小、集成度高，所以整个LTPS阵列基板的制备工艺复杂，生产成本较高。
目前的LTPS阵列基板的制作流程中，多晶硅(Poly-si)层的图形化、NMOS(Negative channel Metal Oxide Semiconductor，N型金属氧化物半导体)器件的沟道(channel)掺杂、NMOS器件的N型重掺杂(N+掺杂)各需一道光罩，具体步骤如下：
如图1所示，在多晶硅层上涂布光阻层200，利用第一道光罩对光阻层200进行曝光、显影后，以剩余的光阻层200为遮挡，对多晶硅层进行蚀刻，得到位于NMOS区的第一多晶硅段300、及位于PMOS(Positive channel Metal Oxide Semiconductor，P型金属氧化物半导体)区的第二多晶硅段400；
如图2所示，在所述第一多晶硅段300、及第二多晶硅段400上涂布光阻层500，利用第二道光罩对光阻层500进行曝光、显影后，使PMOS区的第二多晶硅段400被剩余的光阻层500遮挡，对NMOS区的第一多晶硅段300进行沟道掺杂；
如图3所示，在所述第一多晶硅段300、及第二多晶硅段400上涂布光阻层600，利用第三道光罩对光阻层600进行曝光、显影后，使PMOS区的第二多晶硅段400及NMOS区的第一多晶硅段300的中间区域被剩余的光阻层600遮挡，对NMOS区的第一多晶硅段300的两端进行N型重掺杂。
以上制程总共需要三道光罩制程完成，制程繁琐，生产成本高，因此，有必要提供一种低温多晶硅阵列基板的制作方法，以解决该技术问题。
发明内容
本发明的目的在于提供一种低温多晶硅阵列基板的制作方法，采用一道半色调光罩来实现多晶硅层的图形化处理以及NMOS区的多晶硅段的N型重掺杂制程，与现有技术相比，节约一道光罩，从而降低生产成本。
为实现上述目的，本发明提供一种低温多晶硅阵列基板的制作方法，包括如下步骤：
步骤1、提供一基板，在所述基板上定义出NMOS区与PMOS区，在所述基板上沉积第一金属层，对所述第一金属层进行图形化处理，得到位于NMOS区的第一遮光层及位于PMOS区的第二遮光层；
步骤2、在所述第一遮光层、第二遮光层、及基板上形成缓冲层，在所述缓冲层上沉积非晶硅层，采用低温结晶工艺将所述非晶硅层转化为多晶硅层，利用光罩对NMOS区的多晶硅层进行沟道掺杂；
步骤3、在所述多晶硅层上涂布光阻层，采用一道半色调光罩对所述光阻层进行曝光、显影后，得到位于NMOS区的第一光阻层与位于PMOS区的第二光阻层，所述第一光阻层包括中间的厚层区域以及位于厚层区域两侧的薄层区域，所述第二光阻层的厚度均匀，且所述第一光阻层的厚层区域与所述第二光阻层的厚度相同；
以所述第一光阻层与第二光阻层为遮挡，对所述多晶硅层进行蚀刻，分别得到位于NMOS区的第一多晶硅段与位于PMOS区的第二多晶硅段；
采用干蚀刻设备对所述第一光阻层与第二光阻层进行灰化处理，使得所述第一光阻层上位于两侧的薄层区域被完全去除，同时所述第一光阻层上位于中间的厚层区域以及第二光阻层的厚度减薄；以剩余的第一光阻层上的厚层区域与第二光阻层为掩模，对所述第一多晶硅段的两侧进行N型重掺杂，得到两N型重掺杂区。
还包括如下步骤：
步骤4、在所述第一多晶硅段、第二多晶硅段、及缓冲层上沉积栅极绝缘层，在所述栅极绝缘层上沉积第二金属层，对所述第二金属层进行图形化处理，得到分别对应于第一多晶硅段与第二多晶硅段上方的第一栅极与第二栅极；
以所述第一栅极为光罩对所述第一多晶硅段进行N型轻掺杂，得到分别位于两N型重掺杂区内侧的两N型轻掺杂区，所述第一多晶硅段上位于两N型轻掺杂区之间的区域形成第一沟道区；
步骤5、利用光罩对所述第二多晶硅段的两侧进行P型重掺杂，得到两P型重掺杂区，所述第二多晶硅段上位于两P型重掺杂区之间的区域形成第二沟道区；
步骤6、在所述第一栅极、第二栅极、及栅极绝缘层上沉积层间绝缘层，对所述层间绝缘层及栅极绝缘层进行图形化处理，得到位于所述N型重掺杂区上方的第一过孔及位于所述P型重掺杂区上方的第二过孔，之后对所述层间绝缘层进行去氢和活化处理；
步骤7、在所述层间绝缘层上沉积第三金属层，对所述第三金属层进行图形化处理，得到第一源极、第一漏极、第二源极、第二漏极，所述第一源极、第一漏极分别通过第一过孔与N型重掺杂区相接触，所述第二源极、第二漏极分别通过第二过孔与P型重掺杂区相接触；
步骤8、在所述第一源极、第一漏极、第二源极、第二漏极、及层间绝缘层上形成平坦层，对所述平坦层进行图形化处理，得到位于所述第一漏极上方的第三过孔；
步骤9、在所述平坦层上沉积第一透明导电氧化物层，对所述第一透明导电氧化物层进行图形化处理，得到公共电极；
步骤10、在所述公共电极、及平坦层上沉积钝化保护层，所述钝化保护层包覆所述平坦层上的第三过孔，之后对所述钝化保护层进行图形化处理，得到位于所述第三过孔底部的钝化保护层上的第四过孔；
步骤11、在所述钝化保护层上沉积第二透明导电氧化物层，对所述第二透明导电氧化物层进行图形化处理，得到像素电极，所述像素电极通过第四过孔与第一漏极相接触。
所述步骤2中，所述低温结晶工艺为准分子激光退火法或金属诱导横向晶化法。
所述步骤2中，所述沟道掺杂的具体操作为：在所述多晶硅层上涂布光阻层，利用光罩对光阻层进行曝光、显影，去除位于NMOS区的光阻层后，对整个NMOS区的多晶硅层进行P型轻掺杂。
所述步骤6中，采用快速热退火工艺对所述层间绝缘层进行去氢和活化处理。
所述基板为玻璃基板；所述第一金属层、第二金属层、第三金属层的材料为钼、钛、铝、铜中的一种或多种的堆栈组合；所述缓冲层、栅极绝缘层、层间绝缘层、及钝化保护层为氧化硅层、氮化硅层、或者由氧化硅层与氮化硅层叠加构成的复合层；所述平坦层为有机光阻材料。
所述第一透明导电氧化物层、第二透明导电氧化物层的材料为金属氧化物。
所述金属氧化物为铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、或铟锗锌氧化物。
所述N型重掺杂、N型轻掺杂掺入的离子为磷离子或者砷离子。
所述P型重掺杂、P型轻掺杂掺入的离子为硼离子或者镓离子。
本发明的有益效果：本发明提供的一种低温多晶硅阵列基板的制作方法，采用一道半色调光罩来实现多晶硅层的图形化处理以及NMOS区的多晶硅段的N型重掺杂制程，与现有技术相比，节约一道光罩，从而降低生产成本，且制得的低温多晶硅阵列基板具有良好的电学性能。
为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。
附图说明
下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
附图中，
图1为现有的低温多晶硅阵列基板的制程中对多晶硅层进行图形化处理的示意图；
图2为现有的低温多晶硅阵列基板的制程中对NMOS区的多晶硅层进行沟道掺杂的示意图；
图3为现有的低温多晶硅阵列基板的制程中对NMOS区的多晶硅层进行N型重掺杂的示意图；
图4为本发明的低温多晶硅阵列基板的制作方法的步骤1的示意图；
图5为本发明的低温多晶硅阵列基板的制作方法的步骤2的示意图；
图6A-6C为本发明的低温多晶硅阵列基板的制作方法的步骤3的示意图；
图7为本发明的低温多晶硅阵列基板的制作方法的步骤4的示意图；
图8为本发明的低温多晶硅阵列基板的制作方法的步骤5的示意图；
图9为本发明的低温多晶硅阵列基板的制作方法的步骤6的示意图；
图10为本发明的低温多晶硅阵列基板的制作方法的步骤7的示意图；
图11为本发明的低温多晶硅阵列基板的制作方法的步骤8的示意图；
图12为本发明的低温多晶硅阵列基板的制作方法的步骤9的示意图；
图13为本发明的低温多晶硅阵列基板的制作方法的步骤10的示意图；
图14为本发明的低温多晶硅阵列基板的制作方法的步骤11的示意图。
具体实施方式
为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。
请参阅图4-14，本发明提供一种低温多晶硅阵列基板的制作方法，包括如下步骤：
步骤1、如图4所示，提供一基板10，在所述基板10上定义出NMOS区与PMOS区，在所述基板10上沉积第一金属层，对所述第一金属层进行图形化处理，得到位于NMOS区的第一遮光层21及位于PMOS区的第二遮光层22。
步骤2、如图5所示，在所述第一遮光层21、第二遮光层22、及基板10上形成缓冲层30，在所述缓冲层30上沉积非晶硅层，采用低温结晶工艺将所述非晶硅层转化为多晶硅层31，利用光罩对NMOS区的多晶硅层31进行沟道掺杂。
具体的，所述低温结晶工艺可以为准分子激光退火法(Excimer LaserAnnealing,ELA)或金属诱导横向晶化法(Metal Induced lateral Crystallization,MILC)等等。
具体的，所述沟道掺杂的具体操作为：在所述多晶硅层31上涂布光阻层32，利用光罩对光阻层32进行曝光、显影，去除位于NMOS区的的光阻层32后，对整个NMOS区的多晶硅层31进行P型轻掺杂。
步骤3、如图6A所示，在所述多晶硅层31上涂布光阻层，采用一道半色调(Half-Tone)光罩对所述光阻层进行曝光、显影后，得到位于NMOS区的第一光阻层33与位于PMOS区的第二光阻层34，所述第一光阻层33包括中间的厚层区域331以及位于厚层区域331两侧的薄层区域332，所述第二光阻层34的厚度均匀，且所述第一光阻层33的厚层区域331与所述第二光阻层34的厚度相同；
如图6B所示，以所述第一光阻层33与第二光阻层34为遮挡，对所述多晶硅层31进行蚀刻，分别得到位于NMOS区的第一多晶硅段40与位于PMOS区的第二多晶硅段90；
如图6C所示，采用干蚀刻设备对所述第一光阻层33与第二光阻层34进行灰化(ashing)处理，使得所述第一光阻层33上位于两侧的薄层区域332被完全去除，同时所述第一光阻层33上位于中间的厚层区域331以及第二光阻层34的厚度减薄；以剩余的第一光阻层33上的厚层区域331与第二光阻层34为掩模，对所述第一多晶硅段40的两侧进行N型重掺杂，得到两N型重掺杂区41。
具体的，所述步骤3采用一道半色调光罩来实现多晶硅层31的图形化以及第一多晶硅段40的N型重掺杂，与现有技术相比，节约一道光罩，从而降低生产成本。
步骤4、如图7所示，在所述第一多晶硅段40、第二多晶硅段90、及缓冲层30上沉积栅极绝缘层51，在所述栅极绝缘层51上沉积第二金属层，对所述第二金属层进行图形化处理，得到分别对应于第一多晶硅段40与第二多晶硅段90上方的第一栅极52与第二栅极93；
以所述第一栅极52为光罩对所述第一多晶硅段40进行N型轻掺杂，得到分别位于两N型重掺杂区41内侧的两N型轻掺杂区43，所述第一多晶硅段40上位于两N型轻掺杂区43之间的区域形成第一沟道区42。
步骤5、如图8所示，利用光罩对所述第二多晶硅段90的两侧进行P型重掺杂，得到两P型重掺杂区91，所述第二多晶硅段90上位于两P型重掺杂区91之间的区域形成第二沟道区92。
步骤6、如图9所示，在所述第一栅极52、第二栅极93、及栅极绝缘层51上沉积层间绝缘层53，对所述层间绝缘层53及栅极绝缘层51进行图形化处理，得到位于所述N型重掺杂区41上方的第一过孔55及位于所述P型重掺杂区91上方的第二过孔95，之后对所述层间绝缘层53进行去氢和活化处理。
具体的，采用快速热退火工艺(RTA，Rapid Thermal Annealing)对所述层间绝缘层53进行去氢和活化处理。
步骤7、如图10所示，在所述层间绝缘层53上沉积第三金属层，对所述第三金属层进行图形化处理，得到第一源极61、第一漏极62、第二源极96、第二漏极97，所述第一源极61、第一漏极62分别通过第一过孔55与N型重掺杂区41相接触，所述第二源极96、第二漏极97分别通过第二过孔95与P型重掺杂区91相接触。
步骤8、如图11所示，在所述第一源极61、第一漏极62、第二源极96、第二漏极97、及层间绝缘层53上形成平坦层70，对所述平坦层70进行图形化处理，得到位于所述第一漏极62上方的第三过孔71。
步骤9、如图12所示，在所述平坦层70上沉积第一透明导电氧化物层，对所述第一透明导电氧化物层进行图形化处理，得到公共电极80。
步骤10、如图13所示，在所述公共电极80、及平坦层70上沉积钝化保护层81，所述钝化保护层81包覆所述平坦层70上的第三过孔71，之后对所述钝化保护层81进行图形化处理，得到位于所述第三过孔71底部的钝化保护层81上的第四过孔85。
步骤11、如图14所示，在所述钝化保护层81上沉积第二透明导电氧化物层，对所述第二透明导电氧化物层进行图形化处理，得到像素电极82，所述像素电极82通过第四过孔85与第一漏极62相接触。
具体的，所述基板10为透明基板，优选为玻璃基板。
具体的，所述第一金属层、第二金属层、第三金属层的材料为钼(Mo)、钛(Ti)、铝(Al)、铜(Cu)中的一种或多种的堆栈组合。
具体的，所述缓冲层30、栅极绝缘层51、层间绝缘层53、及钝化保护层81为氧化硅(SiOx)层、氮化硅(SiNx)层、或者由氧化硅层与氮化硅层叠加构成的复合层。
具体的，所述平坦层70为有机光阻材料。
具体的，所述第一透明导电氧化物层、第二透明导电氧化物层的材料为金属氧化物，如铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、铟锗锌氧化物、或其它合适的氧化物。
具体的，所述P型重掺杂、P型轻掺杂掺入的离子为硼离子或者镓离子。
具体的，所述N型重掺杂、N型轻掺杂掺入的离子为磷离子或者砷离子。
综上所述，本发明提供的一种低温多晶硅阵列基板的制作方法，采用一道半色调光罩来实现多晶硅层的图形化处理以及NMOS区的多晶硅段的N型重掺杂制程，与现有技术相比，节约一道光罩，从而降低生产成本，且制得的低温多晶硅阵列基板具有良好的电学性能。
以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明权利要求的保护范围。

Claims (9)

1.一种低温多晶硅阵列基板的制作方法，其特征在于，包括如下步骤：
步骤1、提供一基板(10)，在所述基板(10)上定义出NMOS区与PMOS区，在所述基板(10)上沉积第一金属层，对所述第一金属层进行图形化处理，得到位于NMOS区的第一遮光层(21)及位于PMOS区的第二遮光层(22)；
步骤2、在所述第一遮光层(21)、第二遮光层(22)、及基板(10)上形成缓冲层(30)，在所述缓冲层(30)上沉积非晶硅层，采用低温结晶工艺将所述非晶硅层转化为多晶硅层(31)，利用光罩对NMOS区的多晶硅层(31)进行沟道掺杂；
步骤3、在所述多晶硅层(31)上涂布光阻层，采用一道半色调光罩对所述光阻层进行曝光、显影后，得到位于NMOS区的第一光阻层(33)与位于PMOS区的第二光阻层(34)，所述第一光阻层(33)包括中间的厚层区域(331)以及位于厚层区域(331)两侧的薄层区域(332)，所述第二光阻层(34)的厚度均匀，且所述第一光阻层(33)的厚层区域(331)与所述第二光阻层(34)的厚度相同；
以所述第一光阻层(33)与第二光阻层(34)为遮挡，对所述多晶硅层(31)进行蚀刻，分别得到位于NMOS区的第一多晶硅段(40)与位于PMOS区的第二多晶硅段(90)；
采用干蚀刻设备对所述第一光阻层(33)与第二光阻层(34)进行灰化处理，使得所述第一光阻层(33)上位于两侧的薄层区域(332)被完全去除，同时所述第一光阻层(33)上位于中间的厚层区域(331)以及第二光阻层(34)的厚度减薄；以剩余的第一光阻层(33)上的厚层区域(331)与第二光阻层(34)为掩模，对所述第一多晶硅段(40)的两侧进行N型重掺杂，得到两N型重掺杂区(41)；
步骤4、在所述第一多晶硅段(40)、第二多晶硅段(90)、及缓冲层(30)上沉积栅极绝缘层(51)，在所述栅极绝缘层(51)上沉积第二金属层，对所述第二金属层进行图形化处理，得到分别对应于第一多晶硅段(40)与第二多晶硅段(90)上方的第一栅极(52)与第二栅极(93)；
以所述第一栅极(52)为光罩对所述第一多晶硅段(40)进行N型轻掺杂，得到分别位于两N型重掺杂区(41)内侧的两N型轻掺杂区(43)，所述第一多晶硅段(40)上位于两N型轻掺杂区(43)之间的区域形成第一沟道区(42)；
步骤5、利用光罩对所述第二多晶硅段(90)的两侧进行P型重掺杂，得到两P型重掺杂区(91)，所述第二多晶硅段(90)上位于两P型重掺杂区(91)之间的区域形成第二沟道区(92)；
步骤6、在所述第一栅极(52)、第二栅极(93)、及栅极绝缘层(51)上沉积层间绝缘层(53)，对所述层间绝缘层(53)及栅极绝缘层(51)进行图形化处理，得到位于所述N型重掺杂区(41)上方的第一过孔(55)及位于所述P型重掺杂区(91)上方的第二过孔(95)，之后对所述层间绝缘层(53)进行去氢和活化处理；
步骤7、在所述层间绝缘层(53)上沉积第三金属层，对所述第三金属层进行图形化处理，得到第一源极(61)、第一漏极(62)、第二源极(96)、第二漏极(97)，所述第一源极(61)、第一漏极(62)分别通过第一过孔(55)与N型重掺杂区(41)相接触，所述第二源极(96)、第二漏极(97)分别通过第二过孔(95)与P型重掺杂区(91)相接触；
步骤8、在所述第一源极(61)、第一漏极(62)、第二源极(96)、第二漏极(97)、及层间绝缘层(53)上形成平坦层(70)，对所述平坦层(70)进行图形化处理，得到位于所述第一漏极(62)上方的第三过孔(71)；
步骤9、在所述平坦层(70)上沉积第一透明导电氧化物层，对所述第一透明导电氧化物层进行图形化处理，得到公共电极(80)；
步骤10、在所述公共电极(80)、及平坦层(70)上沉积钝化保护层(81)，所述钝化保护层(81)包覆所述平坦层(70)上的第三过孔(71)，之后对所述钝化保护层(81)进行图形化处理，得到位于所述第三过孔(71)底部的钝化保护层(81)上的第四过孔(85)；
步骤11、在所述钝化保护层(81)上沉积第二透明导电氧化物层，对所述第二透明导电氧化物层进行图形化处理，得到像素电极(82)，所述像素电极(82)通过第四过孔(85)与第一漏极(62)相接触。
2.如权利要求1所述的低温多晶硅阵列基板的制作方法，其特征在于，所述步骤2中，所述低温结晶工艺为准分子激光退火法或金属诱导横向晶化法。
3.如权利要求1所述的低温多晶硅阵列基板的制作方法，其特征在于，所述步骤2中，所述沟道掺杂的具体操作为：在所述多晶硅层(31)上涂布光阻层(32)，利用光罩对光阻层(32)进行曝光、显影，去除位于NMOS区的光阻层(32)后，对整个NMOS区的多晶硅层(31)进行P型轻掺杂。
4.如权利要求1所述的低温多晶硅阵列基板的制作方法，其特征在于，所述步骤6中，采用快速热退火工艺对所述层间绝缘层(53)进行去氢和活化处理。
5.如权利要求1所述的低温多晶硅阵列基板的制作方法，其特征在于，所述基板(10)为玻璃基板；所述第一金属层、第二金属层、第三金属层的材料为钼、钛、铝、铜中的一种或多种的堆栈组合；所述缓冲层(30)、栅极绝缘层(51)、层间绝缘层(53)、及钝化保护层(81)为氧化硅层、氮化硅层、或者由氧化硅层与氮化硅层叠加构成的复合层；所述平坦层(70)为有机光阻材料。
6.如权利要求1所述的低温多晶硅阵列基板的制作方法，其特征在于，所述第一透明导电氧化物层、第二透明导电氧化物层的材料为金属氧化物。
7.如权利要求6所述的低温多晶硅阵列基板的制作方法，其特征在于，所述金属氧化物为铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、或铟锗锌氧化物。
8.如权利要求1所述的低温多晶硅阵列基板的制作方法，其特征在于，所述N型重掺杂、N型轻掺杂掺入的离子为磷离子或者砷离子。
9.如权利要求3所述的低温多晶硅阵列基板的制作方法，其特征在于，所述P型重掺杂、P型轻掺杂掺入的离子为硼离子或者镓离子。
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US15/111,822 US10101620B2 (en) 2016-01-28 2016-05-20 Manufacture method of low temperature poly-silicon array substrate
GB1812015.4A GB2560685B (en) 2016-01-28 2016-05-20 Manufacture method of low temperature poly-silicon array substrate
JP2018538701A JP6646329B2 (ja) 2016-01-28 2016-05-20 低温ポリシリコンアレイ基板の製造方法
KR1020187021536A KR102049685B1 (ko) 2016-01-28 2016-05-20 저온 폴리실리콘 어레이 기판의 제조방법
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104701254B (zh) * 2015-03-16 2017-10-03 深圳市华星光电技术有限公司 一种低温多晶硅薄膜晶体管阵列基板的制作方法
CN105470197B (zh) * 2016-01-28 2018-03-06 武汉华星光电技术有限公司 低温多晶硅阵列基板的制作方法
CN106252234A (zh) * 2016-08-26 2016-12-21 武汉华星光电技术有限公司 Nmos晶体管及其制作方法、cmos晶体管
CN107170756B (zh) * 2017-05-24 2020-11-06 京东方科技集团股份有限公司 阵列基板、显示装置以及制备阵列基板的方法
KR102446828B1 (ko) * 2017-06-16 2022-09-26 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
TWI655768B (zh) * 2018-04-24 2019-04-01 友達光電股份有限公司 陣列基板
CN108538860B (zh) * 2018-04-27 2021-06-25 武汉华星光电技术有限公司 顶栅型非晶硅tft基板的制作方法
CN108550583B (zh) 2018-05-09 2021-03-23 京东方科技集团股份有限公司 一种显示基板、显示装置及显示基板的制作方法
CN108766935B (zh) * 2018-05-30 2020-11-06 武汉华星光电技术有限公司 阵列基板及其制备方法、显示装置
CN109300947B (zh) * 2018-09-28 2021-09-07 京东方科技集团股份有限公司 柔性显示基板及其制造方法、显示装置
CN110047800B (zh) * 2019-04-18 2021-01-15 武汉华星光电技术有限公司 阵列基板及其制备方法
CN110504212A (zh) * 2019-08-12 2019-11-26 深圳市华星光电半导体显示技术有限公司 一种阵列基板及其制作方法
CN111403338B (zh) * 2020-04-29 2022-09-27 武汉华星光电技术有限公司 阵列基板及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104124206A (zh) * 2013-04-23 2014-10-29 上海和辉光电有限公司 Ltps阵列基板的制造方法
CN105097552A (zh) * 2015-08-14 2015-11-25 京东方科技集团股份有限公司 薄膜晶体管及阵列基板的制备方法、阵列基板及显示装置
CN105161458A (zh) * 2015-08-17 2015-12-16 武汉华星光电技术有限公司 Tft基板的制作方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6197624B1 (en) * 1997-08-29 2001-03-06 Semiconductor Energy Laboratory Co., Ltd. Method of adjusting the threshold voltage in an SOI CMOS
JP4260334B2 (ja) * 1999-03-29 2009-04-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6740938B2 (en) * 2001-04-16 2004-05-25 Semiconductor Energy Laboratory Co., Ltd. Transistor provided with first and second gate electrodes with channel region therebetween
TW554538B (en) * 2002-05-29 2003-09-21 Toppoly Optoelectronics Corp TFT planar display panel structure and process for producing same
TWI257177B (en) * 2005-07-27 2006-06-21 Quanta Display Inc Manufacturing processes for a thin film transistor and a pixel structure
KR101267499B1 (ko) * 2005-08-18 2013-05-31 삼성디스플레이 주식회사 박막 트랜지스터 기판의 제조 방법 및 그에 의해 제조된박막 트랜지스터
KR100796609B1 (ko) * 2006-08-17 2008-01-22 삼성에스디아이 주식회사 Ｃｍｏｓ 박막 트랜지스터의 제조방법
WO2008142873A1 (ja) * 2007-05-21 2008-11-27 Sharp Kabushiki Kaisha 半導体装置及びその製造方法
JP2009170832A (ja) * 2008-01-21 2009-07-30 Seiko Epson Corp レイアウトパターンの演算方法、フォトマスク、半導体装置の製造方法、半導体装置、並びに電子機器
CN102651337A (zh) * 2011-05-13 2012-08-29 京东方科技集团股份有限公司 一种多晶硅tft阵列基板的制造方法
KR20130078666A (ko) * 2011-12-30 2013-07-10 삼성디스플레이 주식회사 박막 트랜지스터 및 그 제조 방법
CN102881657B (zh) * 2012-09-26 2015-01-07 京东方科技集团股份有限公司 一种cmos晶体管及其制造方法
US9704888B2 (en) * 2014-01-08 2017-07-11 Apple Inc. Display circuitry with reduced metal routing resistance
CN104617102B (zh) * 2014-12-31 2017-11-03 深圳市华星光电技术有限公司 阵列基板及阵列基板制造方法
CN105470197B (zh) * 2016-01-28 2018-03-06 武汉华星光电技术有限公司 低温多晶硅阵列基板的制作方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104124206A (zh) * 2013-04-23 2014-10-29 上海和辉光电有限公司 Ltps阵列基板的制造方法
CN105097552A (zh) * 2015-08-14 2015-11-25 京东方科技集团股份有限公司 薄膜晶体管及阵列基板的制备方法、阵列基板及显示装置
CN105161458A (zh) * 2015-08-17 2015-12-16 武汉华星光电技术有限公司 Tft基板的制作方法

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