CN111403338B - 阵列基板及其制备方法 - Google Patents

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Abstract

本申请提供一种阵列基板的制备方法及阵列基板，该制备方法包括依次在基板上形成有源层、层间绝缘层、像素电极层、源漏金属层、钝化层和公共电极层，有源层包括源极区域和漏极区域；其中，图案化层间绝缘层和像素电极层，以在像素电极层形成像素电极，在层间绝缘层形成第一过孔、第二过孔和第一凹槽，第一过孔裸露出漏极区域，第二过孔裸露出源极区域，第一凹槽与第二过孔连通设置；图案化源漏金属层以形成源极和漏极，漏极设置在第一过孔内，源极设置在第二过孔内并延伸入第一凹槽。本申请减少了阵列基板制作时所需要的光罩数量，从而降低了工艺成本，增加了产品的产能。

Description

阵列基板及其制备方法
技术领域
本申请涉及显示技术领域，具体涉及一种阵列基板及其制备方法。
背景技术
薄膜晶体管液晶显示器具有耗电量小、对比度高、节省空间等优点，已成为市场上最主流的显示装置。与传统的非晶硅阵列技术相比，低温多晶硅技术具有更高的载流子迁移率，被广泛用于中小尺寸高分辨率的薄膜晶体管液晶显示面板和有机发光二极管显示面板的制作。
目前，在低温多晶硅阵列技术中，阵列基板制作时所需的光罩数量较多，产品制作周期长，从而在增加工艺成本的同时，降低了产品的产能。
发明内容
本申请提供一种阵列基板及其制备方法，以解决阵列基板制作时所需的光罩数量较多的技术问题。
本申请提供一种阵列基板的制备方法，其包括以下步骤：
提供一基板；
在所述基板上形成有源层，所述有源层包括源极区域和漏极区域；
在所述有源层上依次形成层间绝缘层和像素电极层；
图案化所述层间绝缘层和所述像素电极层，以在所述像素电极层形成像素电极，在所述层间绝缘层形成第一过孔、第二过孔和第一凹槽，所述第一过孔裸露出所述漏极区域，所述第二过孔裸露出所述源极区域，所述第一凹槽与所述第二过孔连通设置；
在所述像素电极层上形成源漏金属层，图案化所述源漏金属层以形成源极和漏极，所述漏极设置在所述第一过孔内，所述源极设置在所述第二过孔内并延伸入所述第一凹槽；
在所述源漏金属层上依次形成图案化的钝化层和图案化的公共电极层。
在本申请所述的阵列基板的制备方法中，所述图案化所述层间绝缘层和所述像素电极层，以在所述层间绝缘层形成第一过孔、第二过孔和第一凹槽的步骤，包括：
在所述像素电极层上形成第一光阻层；
采用半色调光罩对所述第一光阻层进行曝光处理，以形成图案化的第一光阻，图案化的所述第一光阻包括第一部分、第二部分、第三部分和通孔，所述第一部分、所述第二部分和所述第三部分的厚度递减，所述通孔裸露出所述像素电极层且对应于所述漏极区域和所述源极区域的部分；
对所述像素电极层和所述层间绝缘层位于所述漏极区域和所述源极区域的部分进行刻蚀，以分别形成第一开孔和第二开孔，所述第一开孔和所述第二开孔均裸露出所述层间绝缘层；
对图案化的所述第一光阻进行第一灰化处理，以除去所述第三部分并得到第一减薄后的所述第一部分和所述第二部分，且裸露出所述像素电极层对应于待形成的所述第一凹槽的部分；
对所述层间绝缘层的裸露部分以及所述像素电极层和所述层间绝缘层位于待形成的所述第一凹槽的部分进行刻蚀，以形成所述第一过孔、所述第二过孔和所述第一凹槽。
在本申请所述的阵列基板的制备方法中，所述半色调光罩包括第一透光部、第二透光部、第三透光部和第四透光部，所述第一透光部、所述第二透光部、所述第三透光部和所述第四透光部的透过率递增；
所述采用半色调光罩对所述第一光阻层进行曝光处理，以形成图案化的第一光阻的步骤，包括：
将所述第一透光部、所述第二透光部、所述第三透光部和所述第四透光部一一对应于待形成的所述第一部分、所述第二部分、所述第三部分和所述通孔；
对所述第一光阻层进行曝光，以形成所述第一部分、所述第二部分、所述第三部分和所述通孔。
在本申请所述的阵列基板的制备方法中，在所述对所述层间绝缘层的裸露部分以及所述像素电极层和所述层间绝缘层位于待形成的所述第一凹槽的部分进行刻蚀，以形成所述第一过孔、所述第二过孔和所述第一凹槽的步骤之后，还包括：
对所述第一灰化处理后的所述第一光阻进行第二灰化处理，以除去所述第一减薄后的所述第二部分并得到第二减薄后的所述第一部分；
以所述第二减薄后的所述第一部分为掩膜，对所述像素电极层的裸露部分进行刻蚀处理，以形成所述像素电极；
除去所述第二减薄后的所述第一部分。
在本申请所述的阵列基板的制备方法中，对图案化的所述第一光阻进行第一灰化处理，以除去所述第三部分并得到第一减薄后的所述第一部分和所述第二部分，且裸露出所述像素电极层对应于待形成的所述第一凹槽的部分的步骤，包括：
对图案化的所述第一光阻进行第一灰化处理，以除去所述第三部分并得到第一减薄后的所述第一部分和所述第二部分，且裸露出所述像素电极层对应于待形成的所述第一凹槽的部分和对应于待形成的第二凹槽的部分；
所述对所述层间绝缘层的裸露部分以及所述像素电极层和所述层间绝缘层位于待形成的所述第一凹槽的部分进行刻蚀，以形成所述第一过孔、所述第二过孔和所述第一凹槽的步骤，包括：
对所述层间绝缘层的裸露部分以及所述像素电极层和所述层间绝缘层位于待形成的所述第一凹槽的部分和位于待形成的所述第二凹槽的部分进行刻蚀，以形成所述第一过孔、所述第二过孔、所述第一凹槽和所述第二凹槽，所述第二凹槽与所述第一凹槽间隔设置，且所述第二凹槽裸露出所述层间绝缘层。
在本申请所述的阵列基板的制备方法中，所述在所述像素电极层上形成源漏金属层，图案化所述源漏金属层以形成源极和漏极的步骤，包括：
在所述像素电极层上形成源漏金属层，所述源漏金属层覆盖所述第一过孔、所述第二过孔、所述第一凹槽和所述第二凹槽；
在所述源漏金属层上形成第二光阻层，所述第二光阻层包括填充部分和平坦部分，所述填充部分填充于所述第一过孔、所述第二过孔、所述第一凹槽和所述第二凹槽，所述平坦部分覆盖所述源漏金属层；
对所述第二光阻层进行灰化处理，以除去所述平坦部分；
以所述填充部分为掩膜，对所述源漏金属层进行刻蚀处理，以形成所述源极、所述漏极和触控走线，所述触控走线设置在所述第二凹槽内；
剥离所述填充部分。
在本申请所述的阵列基板的制备方法中，所述在所述源漏金属层上依次形成图案化的钝化层和图案化的公共电极层的步骤，包括：
在所述源漏金属层上形成钝化层；
对所述钝化层进行图案化处理，以形成第三过孔和第四过孔，所述第三过孔与所述第一过孔连通设置，且裸露出所述像素电极的部分，所述第四过孔与所述第二凹槽连通设置；
在图案化的所述钝化层上形成公共电极层；
对所述公共电极层进行图案化处理，以形成公共电极，所述公共电极通过所述第四过孔与所述触控走线电性连接。
在本申请所述的阵列基板的制备方法中，所述在所述基板上形成有源层的步骤之后，还包括：
对所述有源层进行刻蚀，以形成图案化的所述有源层；
在所述有源层上依次形成栅极绝缘层和栅极金属层；
对所述栅极金属层进行图案化处理，以形成栅极。
本申请还提供一种阵列基板，其包括：
基板；
缓冲层，所述缓冲层设置在所述基板上；
有源层，所述有源层设置在所述缓冲层上，所述有源层包括源极区域和漏极区域；
栅极绝缘层，所述栅极绝缘层设置在所述有源层上；
栅极金属层，所述栅极金属层设置在所述栅极绝缘层上；
层间绝缘层，所述层间绝缘层设置在所述栅极金属层上，所述层间绝缘层上开设有第一过孔、第二过孔和第一凹槽，所述第一过孔裸露出所述漏极区域，所述第二过孔裸露出所述源极区域，所述第一凹槽与所述第二过孔连通设置；
像素电极层，所述像素电极层设置在所述层间绝缘层上，所述像素电极层包括像素电极；
源漏金属层，所述源漏金属层设置在所述像素电极层上，所述源漏金属层包括源极和漏极，所述漏极设置在所述第一过孔内，所述漏极通过所述第一过孔与所述像素电极电性连接，所述源极设置在所述第二过孔内并延伸入所述第一凹槽；
钝化层，所述钝化层设置在所述源漏金属层上；以及
公共电极层，所述公共电极层设置在所述钝化层上，所述公共电极层包括公共电极。
在本申请所述的阵列基板中，所述层间绝缘层上开设有第二凹槽，所述第二凹槽与所述第一凹槽间隔设置，且裸露出所述层间绝缘层；
所述钝化层上开设有第三过孔和第四过孔，所述第三过孔与所述第一过孔连通设置，且裸露出所述像素电极的部分，所述第四过孔与所述第二凹槽连通设置；
所述第二凹槽内设置有触控走线，所述触控走线通过所述第四过孔与所述公共电极电性连接。
相较于现有技术中的阵列基板的制备方法，本申请提供的阵列基板的制备方法采用一道光罩制作出了层间绝缘层上的过孔、像素电极、源极和漏极。具体的，采用一半色调光罩图案化层间绝缘层和像素电极层，以在像素电极层形成像素电极，在层间绝缘层形成第一过孔、第二过孔和第一凹槽，然后沉积源漏金属层并通过图案化处理形成源极和漏极。本申请通过采用一道光罩制作层间绝缘层上的过孔、像素电极、源极和漏极，减少了阵列基板制作时所需要的光罩数量，从而降低了工艺成本，增加了产品的产能。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的阵列基板的制备方法的流程示意图；
图2A-2F是本申请实施例提供的阵列基板的制备方法中步骤S101至步骤S106依次得到的结构示意图；
图3是本申请实施例提供的阵列基板的制备方法中步骤S104的流程示意图；
图4A-4I是本申请实施例提供的阵列基板的制备方法中步骤S1041至步骤S1048依次得到的结构示意图；
图5是本申请实施例提供的阵列基板的制备方法中步骤S105的流程示意图；
图6A-6E是本申请实施例提供的阵列基板的制备方法中步骤S1051至步骤S1055依次得到的结构示意图；
图7是本申请实施例提供的阵列基板的制备方法中步骤S106的流程示意图；
图8A-8D是本申请实施例提供的阵列基板的制备方法中步骤S1061至步骤S1064依次得到的结构示意图；
图9是本申请实施例提供的阵列基板的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
在本申请中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
请参阅图1，图1为本申请实施例提供的阵列基板的制备方法的流程示意图。
本申请实施例提供一种阵列基板的制备方法，其包括以下步骤：
步骤S101：提供一基板；
步骤S102：在所述基板上形成有源层，所述有源层包括源极区域和漏极区域；
步骤S103：在所述有源层上依次形成层间绝缘层和像素电极层；
步骤S104：图案化所述层间绝缘层和所述像素电极层，以在所述像素电极层形成像素电极，在所述层间绝缘层形成第一过孔、第二过孔和第一凹槽，所述第一过孔裸露出所述漏极区域，所述第二过孔裸露出所述源极区域，所述第一凹槽与所述第二过孔连通设置；
步骤S105：在所述像素电极层上形成源漏金属层，图案化所述源漏金属层以形成源极和漏极，所述漏极设置在所述第一过孔内，所述源极设置在所述第二过孔内并延伸入所述第一凹槽；
步骤S106：在所述像素电极层上依次形成图案化的钝化层和图案化的公共电极层。
由此，本申请实施例提供的阵列基板的制备方法采用一道光罩制作出了层间绝缘层上的过孔、像素电极、源极和漏极。具体的，采用一半色调光罩图案化层间绝缘层和像素电极层，以在像素电极层形成像素电极，在层间绝缘层形成第一过孔、第二过孔和第一凹槽，然后沉积源漏金属层并通过图案化处理形成源极和漏极。本实施例通过采用一道光罩制作层间绝缘层上的过孔、像素电极、源极和漏极，减少了阵列基板制作时所需要的光罩数量，从而降低了工艺成本，增加了产品的产能。
下面对本申请实施例的阵列基板100的制备方法进行详细的阐述。
请参阅图2A至图2F，图2A-2F为本申请实施例提供的阵列基板100的制备方法中步骤S101至步骤S106依次得到的结构示意图。
步骤S101：提供一基板10。
请参阅图2A。基板10可以为玻璃基板、塑料基板或可挠性基板。随后转入步骤S102。
步骤S102：在基板10上形成有源层12。有源层12包括源极区域12A和漏极区域12B。
请参阅图2B。可以理解的是，在形成有源层12之前，还可以在基板10上形成缓冲层11。具体的，采用化学气相沉积法在基板10上形成缓冲层11。
其中，缓冲层11的材料为氧化硅、氮化硅或氮氧化硅中的一种或几种的组合。另外，缓冲层11可以为一层、两层或多层结构，本申请对此不作限定。
接着，在缓冲层11上形成有源层12。具体的，采用物理气相沉积法在缓冲层11上形成有源层12。有源层12包括源极区域12A和漏极区域12B。
其中，有源层12的材料可以为低温多晶硅或铟镓锌氧化物。在本实施例中，有源层12的材料为低温多晶硅。
需要说明的是，本实施例中源极区域12A和漏极区域12B的位置仅为示意，用以方便描述本实施例，源极区域12A和漏极区域12B的具体位置还可以根据实际情况进行设定，本实施例不能理解为对本申请的限制。
在本申请实施例中，阵列基板100中的薄膜晶体管为顶栅型结构，进一步的，在缓冲层11上形成有源层12的步骤之后，还包括以下步骤：
首先，采用刻蚀工艺对有源层12进行刻蚀，以形成图案化的有源层12。
接着，在有源层12上形成栅极绝缘层13。具体的，采用化学气相沉积法在有源层12上形成栅极绝缘层13。栅极绝缘层13的材料为氧化硅、氮化硅或氮氧化硅中的一种或几种的组合。
然后，在栅极绝缘层13上形成栅极金属层14。具体的，采用物理气相沉积法在栅极绝缘层13上形成栅极金属层14。栅极金属层14的材料为铜、铝、钼、钛或钼钛合金中的一种或几种的组合。另外，栅极金属层14可以为单层、双层或多层结构。
最后，采用湿法刻蚀工艺对栅极金属层14进行图案化处理，以形成栅极。可以理解的是，在本申请实施例中，图案化处理后的栅极金属层14还包括金属走线等结构(图中未示出)，在此不再赘述。
在一些实施例中，阵列基板中的薄膜晶体管还可以为底栅型结构。具体的，在底栅型结构的阵列基板制备过程中，在形成缓冲层之后，在缓冲层上依次形成栅极金属层和栅极绝缘层，然后在栅极绝缘层上形成有源层。其中，栅极金属层和栅极绝缘层的具体形成方法及膜层材料可以参见前述顶栅型结构的描述，在此不再赘述。随后转入步骤S103。
步骤S103：在有源层12上依次形成层间绝缘层15和像素电极层16。
请参阅图2C。具体的，首先采用化学气相沉积法在有源层12上形成层间绝缘层15。层间绝缘层15的厚度为500-3000纳米。
其中，层间绝缘层15的材料为氮化硅、氧化硅或氮氧化硅中的一种或几种的组合。在本申请实施例中，层间绝缘层15为氮化硅层和氧化硅层的叠层结构(图中未示出)。在一些实施例中，层间绝缘层15也可以包括一层或多层，在此不再赘述。
接着，采用物理气相沉积法在层间绝缘层15上形成像素电极层16。像素电极层16的厚度为10-100纳米。其中，像素电极层16的材料为氧化铟锡或其他透明导电材料。随后转入步骤S104。
步骤S104：图案化层间绝缘层15和像素电极层16，以在像素电极层16形成像素电极161，在层间绝缘层15形成第一过孔151、第二过孔152和第一凹槽153。第一过孔151裸露出漏极区域12B，第二过孔152裸露出源极区域12A，第一凹槽153与第二过孔152连通设置。如图2D所示。
具体的，请参阅图3和图4A-4I。其中，图3为本申请实施例提供的阵列基板100的制备方法中步骤S104的流程示意图；图4A-4E为本申请实施例提供的阵列基板100的制备方法中步骤S1041至步骤S1048依次得到的结构示意图。步骤S104具体包括以下步骤：
S1041：在像素电极层16上形成第一光阻层17；
S1042：采用半色调光罩10A对第一光阻层17进行曝光处理，以形成图案化的第一光阻17A，图案化的第一光阻17A包括第一部分171、第二部分172、第三部分173和通孔174，第一部分171、第二部分172和第三部分173的厚度递减，通孔174裸露出像素电极层16且对应于漏极区域12B和源极区域12A的部分；
S1043：对像素电极层16和层间绝缘层15位于漏极区域12B和源极区域12A的部分进行刻蚀，以分别形成第一开孔16a和第二开孔16b，第一开孔16a和第二开孔16b均裸露出层间绝缘层15；
S1044：对图案化的第一光阻17A进行第一灰化处理，以除去第三部分173并得到第一减薄后的第一部分171和第二部分172，且裸露出像素电极层16对应于待形成的第一凹槽153的部分；
S1045：对层间绝缘层15的裸露部分以及像素电极层16和层间绝缘层15位于待形成的第一凹槽153的部分进行刻蚀，以形成第一过孔151、第二过孔152和第一凹槽153；
S1046：对第一灰化处理后的第一光阻17A进行第二灰化处理，以除去第一减薄后的第二部分172并得到第二减薄后的第一部分171；
S1047：以第二减薄后的第一部分171为掩膜，对像素电极层16的裸露部分进行刻蚀处理，以形成像素电极161；
S1048：除去第二减薄后的第一部分171。
在步骤S1041中，具体的，在像素电极层16上涂布光阻材料，以形成第一光阻层17，如图4A所示。其中，第一光阻层17的材料为光刻胶。
在步骤S1042中，半色调光罩10A包括第一透光部101、第二透光部102、第三透光部103和第四透光部104，第一透光部101、第二透光部102、第三透光部103和第四透光部104的透过率递增。
进一步的，本实施例中第一透光部101、第二透光部102、第三透光部103和第四透光部104的透过率依次为0-10％、10％-50％、50％-90％、90％-100％。另外，第一透光部101、第二透光部102、第三透光部103和第四透光部104的透过率也可以根据实际情况进行设定，本申请对此不作限定。
具体的，采用半色调光罩10A对第一光阻层17进行曝光处理，以形成图案化的第一光阻17A的步骤，包括：
首先，将第一透光部101、第二透光部102、第三透光部103和第四透光部104一一对应于待形成的第一部分171、第二部分172、第三部分173和通孔174，如图4B所示。
接着，对第一光阻层17进行曝光，以形成图案化的第一光阻17A。图案化的第一光阻17A包括第一部分171、第二部分172、第三部分173和通孔174。其中，第一部分171、第二部分172和第三部分173的厚度递减。通孔174裸露出像素电极层16且对应于漏极区域12B和源极区域12A的部分，如图4C所示。
可以理解的是，在透过率为90％-100％的第四透光部104的作用下，通过控制曝光机的曝光量，可以完全除去第四透光部104所对应的光阻部分，从而裸露出像素电极层16且对应于漏极区域12B和源极区域12A的部分。
在步骤S1043中，首先，采用湿法刻蚀工艺对像素电极层16位于漏极区域12B和源极区域12A的部分进行刻蚀。
接着，采用干法刻蚀工艺对层间绝缘层15位于漏极区域12B和源极区域12A的部分进行刻蚀，并通过控制干法刻蚀的时间，使该位置处的层间绝缘层15被部分刻蚀，进而形成第一开孔16a和第二开孔16b。其中，第一开孔16a和第二开孔16b均自像素电极层16贯穿至层间绝缘层15，并裸露出层间绝缘层15，如图4D所示。
需要说明的是，湿法刻蚀及干法刻蚀工艺的具体方法均可以参照现有技术，在此不再赘述。
在步骤S1044中，采用氧化性气体对图案化的第一光阻17A进行第一灰化处理。
具体的，由于第三部分173的厚度最小，第二部分172的厚度大于第三部分173的厚度，第一部分171的厚度最大，通过第一灰化处理使得第三部分173被灰化掉，第一部分171和第二部分172的厚度均减薄，从而得到第一减薄后的第一部分171和第二部分172，并裸露出像素电极层16对应于待形成的第一凹槽153的部分和对应于待形成的第二凹槽154的部分，如图4E所示。
需要说明的是，第一灰化处理的具体方法可以参照现有技术，本申请对此不作限定。
在步骤S1045中，采用刻蚀工艺对层间绝缘层15的裸露部分以及像素电极层16和层间绝缘层15位于待形成的第一凹槽153的部分和位于待形成的第二凹槽154的部分进行刻蚀，以形成第一过孔151、第二过孔152、第一凹槽153和第二凹槽154。其中，第二凹槽154与第一凹槽153间隔设置，且第二凹槽154裸露出层间绝缘层15，如图4F所示。
具体的，首先采用湿法刻蚀工艺对像素电极层16位于待形成的第一凹槽153的部分和位于待形成的第二凹槽154的部分进行刻蚀。
接着，采用干法刻蚀工艺对层间绝缘层15的裸露部分以及层间绝缘层15位于待形成的第一凹槽153的部分和位于待形成的第二凹槽154的部分进行刻蚀，并通过控制干法刻蚀的时间，使得层间绝缘层15恰好裸露出有源层12上的源极区域12A和漏极区域12B，进而形成第一过孔151、第二过孔152和第一凹槽153。
另外，由于本实施例中的触控走线183与源极181和漏极182为同层设置，因此，上述设置在形成第一凹槽153的同时，也形成了第二凹槽154，以容置触控走线183。
需要说明的是，第二凹槽154的具体位置及所在膜层均可以根据实际情况进行设定，本申请对此不作限定。
在步骤S1046中，采用氧化性气体对第一灰化处理后的第一光阻17A进行第二灰化处理。
具体的，由于经第一灰化处理后，第一减薄后的第二部分172的厚度仍小于第一部分171的厚度，通过第二灰化处理使得第一减薄后的第二部分172被灰化掉，第一减薄后的第一部分171的厚度再次减薄，从而得到第二减薄后的第一部分171，并裸露出像素电极层16的部分，如图4G所示。
需要说明的是，第二灰化处理的具体方法可以参照现有技术，本申请对此不作限定。
在步骤S1047中，以第二减薄后的第一部分171为掩膜，采用湿法刻蚀工艺对像素电极层16的裸露部分进行刻蚀，进而形成像素电极161，如图4H所示。
在步骤S1048中，采用光阻剥离工艺剥离第二减薄后的第一部分171，以裸露出像素电极161，如图4I所示。随后转入步骤S105。
步骤S105：在像素电极层16上形成源漏金属层18。图案化源漏金属层18以形成源极181和漏极182。漏极182设置在第一过孔151内。源极181设置在第二过孔152内并延伸入第一凹槽153。如图2E所示。
具体的，请参阅图5和图6A-6E。其中，图5为本申请实施例提供的阵列基板100的制备方法中步骤S105的流程示意图；图6为本申请实施例提供的阵列基板100的制备方法中步骤S1051至步骤S1055依次得到的结构示意图。步骤S105具体包括以下步骤：
S1051：在像素电极层16上形成源漏金属层18，源漏金属层18覆盖第一过孔151、第二过孔152、第一凹槽153和第二凹槽154；
S1052：在源漏金属层18上形成第二光阻层19，第二光阻层19包括填充部分191和平坦部分192，填充部分191填充于第一过孔151、第二过孔152、第一凹槽153和第二凹槽154，平坦部分192覆盖源漏金属层18；
S1053：对第二光阻层19进行灰化处理，以除去平坦部分192；
S1054：以填充部分191为掩膜，对源漏金属层18进行刻蚀处理，以形成源极181、漏极182和触控走线183，触控走线183设置在第二凹槽154内；
S1055：剥离填充部分191。
在步骤S1051中，采用物理气相沉积法在像素电极层16上形成源漏金属层18。源漏金属层18覆盖并部分填充于第一过孔151、第二过孔152、第一凹槽153和第二凹槽154，如图6A所示。
具体的，源漏金属层18的材料为铜、铝、钼、钛或钼钛合金中的一种或几种的组合。另外，源漏金属层18可以为单层、双层或多层结构。
在步骤S1052中，具体的，在源漏金属层18上涂布光阻材料，以形成第二光阻层19，如图6B所示。第二光阻层19包括填充部分191和平坦部分192。平坦部分192的厚度为0.2-0.5纳米。其中，第二光阻层19的材料为光刻胶。
可以理解的是，由于光阻材料具有流动性，使得填充部分191填充于第一过孔151、第二过孔152、第一凹槽153和第二凹槽154，平坦部分192完全覆盖被填充后的源漏金属层18。
在步骤S1053中，采用氧化性气体对第二光阻层19进行灰化处理，以使得平坦部分192恰好被灰化掉，进而保留填充部分191，如图6C所示。
在步骤S1054中，以填充部分191为掩膜，采用湿法刻蚀工艺对源漏金属层18进行刻蚀，使得源漏金属层18位于第一过孔151、第二过孔152、第一凹槽153和第二凹槽154内的部分被部分保留，进而形成源极181、漏极182和触控走线183，如图6D所示。
在步骤S1055中，采用光阻剥离工艺剥离填充部分191，以完全裸露出源极181、漏极182和触控走线183，如图6E所示。随后转入步骤S106。
步骤S106：在源漏金属层18上依次形成图案化的钝化层20和图案化的公共电极层21。如图2F所示。
具体的，请参阅图7和图8A-8D。其中，图7为本申请实施例提供的阵列基板100的制备方法中步骤S106的流程示意图；图8为本申请实施例提供的阵列基板100的制备方法中步骤S1061至步骤S1064依次得到的结构示意图。步骤S106具体包括以下步骤：
步骤S1061：在源漏金属层18上形成钝化层20；
步骤S1062：对钝化层20进行图案化处理，以形成第三过孔201和第四过孔202，第三过孔201与第一过孔151连通设置，且裸露出像素电极161的部分，第四过孔202与第二凹槽154连通设置；
步骤S1063：在图案化的钝化层20上形成公共电极层21；
步骤S1064：对公共电极层21进行图案化处理，以形成公共电极211，公共电极211通过第四过孔202与触控走线183电性连接。
在步骤S1061中，采用化学气相沉积法在源漏金属层18上形成钝化层20，如图8A所示。其中，钝化层20的材料为氧化硅、氮化硅或氮氧化硅中的一种或几种的组合。
在步骤S1062中，采用干法刻蚀工艺对钝化层20进行图案化处理，以形成第三过孔201和第四过孔202。其中，第三过孔201连通于第一过孔151，且裸露出像素电极161的部分，第四过孔202连通于第二凹槽154，如图8B所示。
在步骤S1063中，采用物理气相沉积法在钝化层20上形成公共电极层21，如图8C所示。其中，公共电极层21的材料为氧化铟锡或其他透明导电材料。公共电极层21的材料与像素电极层16的材料可以相同，也可以不同。在本实施例中，公共电极层21的材料与像素电极层16的材料相同。
在步骤S1064中，采用湿法刻蚀工艺对公共电极层21进行图案化处理，以形成公共电极211，如图8D所示。
可以理解的是，在沉积公共电极材料的过程中，公共电极材料会经由第一过孔151的孔壁流入第一过孔151内。在形成公共电极211后，由于第一过孔151的孔壁上会残留有少量公共电极材料，从而使得漏极182通过第一过孔151孔壁上的电极材料与第一过孔151外侧的像素电极161电性连接。
在本实施例中，由于钝化层20上设置有第三过孔201，且第三过孔201裸露出像素电极161的部分，进而在沉积公共电极材料的过程中，公共电极材料会沿第三过孔201的孔壁经由裸露的像素电极161部分流入第一过孔151内，从而增加了第一过孔151孔壁上的电极材料厚度。在形成公共电极211后，第一过孔151孔壁上残留的公共电极材料的厚度增大，从而增强了漏极182与像素电极161之间的电性连接，有利于提高薄膜晶体管的导电性能。
进一步的，在本实施例中，由于在沉积公共电极材料的过程中，公共电极材料会沿第四过孔202的孔壁流入第二凹槽154内，进而在对第四过孔202及第二凹槽154内的公共电极层21部分进行刻蚀之后，第二凹槽154内的触控走线183通过第四过孔202孔壁上的电极材料与第四过孔202外侧的公共电极211电性连接。
可以理解的是，当由阵列基板100形成的显示面板进行触控操作时，公共电极211可以复用为触控电极，在此不再赘述。
这样便完成了本申请实施例提供的阵列基板100的制备方法。
本申请实施例提供的阵列基板100的制备方法采用一道光罩制作出了层间绝缘层15上的过孔、像素电极161、源极181和漏极182。具体的，采用一半色调光罩10A图案化层间绝缘层15和像素电极层16，以在像素电极层16形成像素电极161，在层间绝缘层15形成第一过孔151、第二过孔152、第一凹槽153和第二凹槽154，然后沉积源漏金属层18并通过图案化处理形成源极181和漏极182。本实施例通过采用一道光罩制作层间绝缘层15上的过孔、像素电极161、源极181、漏极182和触控走线183，减少了阵列基板制作时所需要的光罩数量，从而降低了工艺成本，增加了产品的产能。
请参阅图9，图9为本申请实施例提供的阵列基板200的结构示意图。
本申请实施例提供的阵列基板200包括依次设置的基板20、缓冲层21、有源层22、栅极绝缘层23，栅极金属层24、层间绝缘层25、像素电极层26、源漏金属层27、钝化层28和公共电极层29。
具体的，基板20可以为玻璃基板、塑料基板或可挠性基板。
有源层22包括源极区域22A和漏极区域22B。
层间绝缘层25上开设有第一过孔251、第二过孔252和第一凹槽253。第一过孔251裸露出漏极区域22B。第二过孔252裸露出源极区域22A。第一凹槽253与第二过孔252连通设置。
像素电极层26包括像素电极261。
源漏金属层27包括源极271和漏极272。漏极272设置在第一过孔251内。漏极252通过第一过孔251与像素电极261电性连接。源极271设置在第二过孔252内并延伸入第一凹槽253。
公共电极层29包括公共电极291。
由此，本实施例提供的阵列基板通过采用一道光罩制备出层间绝缘层上的过孔、像素电极、源极和漏极。具体的，采用一半色调光罩图案化层间绝缘层和像素电极层，以在像素电极层形成像素电极，在层间绝缘层形成第一过孔、第二过孔和第一凹槽，然后沉积源漏金属层并通过图案化处理形成源极和漏极。本实施例通过采用一道光罩制作层间绝缘层上的过孔、像素电极、源极和漏极，减少了阵列基板制作时所需要的光罩数量，从而降低了工艺成本，增加了产品的产能。
进一步的，在本实施例中，层间绝缘层25上还开设有第二凹槽254。第二凹槽254与第一凹槽253间隔设置，且裸露出层间绝缘层25。第二凹槽254内设置有触控走线273。触控走线273通过第四过孔282与公共电极291电性连接。
钝化层28上开设有第三过孔281和第四过孔282。第三过孔281与第一过孔251连通设置，且裸露出像素电极261的部分。第四过孔282与第二凹槽254连通设置。
需要说明的是，本实施例中的阵列基板200是通过前述实施例中阵列基板100的制备方法制备得到，因此，阵列基板200的具体制备方法可以参见前述实施例的描述，在此不再赘述。
相较于现有技术中的阵列基板的制备方法，本申请提供的阵列基板的制备方法采用一道光罩制作出了层间绝缘层上的过孔、像素电极、源极和漏极。具体的，采用一半色调光罩图案化层间绝缘层和像素电极层，以在像素电极层形成像素电极，在层间绝缘层形成第一过孔、第二过孔和第一凹槽，然后沉积源漏金属层并通过图案化处理形成源极和漏极。本申请通过采用一道光罩制作层间绝缘层上的过孔、像素电极、源极和漏极，减少了阵列基板制作时所需要的光罩数量，从而降低了工艺成本，增加了产品的产能。
以上对本申请实施方式提供了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施方式的说明只是用于帮助理解本申请。同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (10)

1.一种阵列基板的制备方法，其特征在于，包括以下步骤：
提供一基板；
在所述基板上形成有源层，所述有源层包括源极区域和漏极区域；
在所述有源层上依次形成层间绝缘层和像素电极层；
图案化所述层间绝缘层和所述像素电极层，以在所述像素电极层形成像素电极，在所述层间绝缘层形成第一过孔、第二过孔和第一凹槽，所述第一过孔裸露出所述漏极区域，所述第二过孔裸露出所述源极区域，所述第一凹槽与所述第二过孔连通设置；
在所述像素电极层上形成源漏金属层，图案化所述源漏金属层以形成源极和漏极，所述漏极设置在所述第一过孔内，所述源极设置在所述第二过孔内并延伸入所述第一凹槽；
在所述源漏金属层上依次形成图案化的钝化层和图案化的公共电极层。
2.根据权利要求1所述的阵列基板的制备方法，其特征在于，所述图案化所述层间绝缘层和所述像素电极层，以在所述层间绝缘层形成第一过孔、第二过孔和第一凹槽的步骤，包括：
在所述像素电极层上形成第一光阻层；
采用半色调光罩对所述第一光阻层进行曝光处理，以形成图案化的第一光阻，图案化的所述第一光阻包括第一部分、第二部分、第三部分和通孔，所述第一部分、所述第二部分和所述第三部分的厚度递减，所述通孔裸露出所述像素电极层且对应于所述漏极区域和所述源极区域的部分；
对所述像素电极层和所述层间绝缘层位于所述漏极区域和所述源极区域的部分进行刻蚀，以分别形成第一开孔和第二开孔，所述第一开孔和所述第二开孔均裸露出所述层间绝缘层；
对图案化的所述第一光阻进行第一灰化处理，以除去所述第三部分并得到第一减薄后的所述第一部分和所述第二部分，且裸露出所述像素电极层对应于待形成的所述第一凹槽的部分；
对所述层间绝缘层的裸露部分以及所述像素电极层和所述层间绝缘层位于待形成的所述第一凹槽的部分进行刻蚀，以形成所述第一过孔、所述第二过孔和所述第一凹槽。
3.根据权利要求2所述的阵列基板的制备方法，其特征在于，所述半色调光罩包括第一透光部、第二透光部、第三透光部和第四透光部，所述第一透光部、所述第二透光部、所述第三透光部和所述第四透光部的透过率递增；
所述采用半色调光罩对所述第一光阻层进行曝光处理，以形成图案化的第一光阻的步骤，包括：
将所述第一透光部、所述第二透光部、所述第三透光部和所述第四透光部一一对应于待形成的所述第一部分、所述第二部分、所述第三部分和所述通孔；
对所述第一光阻层进行曝光，以形成所述第一部分、所述第二部分、所述第三部分和所述通孔。
4.根据权利要求2所述的阵列基板的制备方法，其特征在于，在所述对所述层间绝缘层的裸露部分以及所述像素电极层和所述层间绝缘层位于待形成的所述第一凹槽的部分进行刻蚀，以形成所述第一过孔、所述第二过孔和所述第一凹槽的步骤之后，还包括：
对所述第一灰化处理后的所述第一光阻进行第二灰化处理，以除去所述第一减薄后的所述第二部分并得到第二减薄后的所述第一部分；
以所述第二减薄后的所述第一部分为掩膜，对所述像素电极层的裸露部分进行刻蚀处理，以形成所述像素电极；
除去所述第二减薄后的所述第一部分。
5.根据权利要求2所述的阵列基板的制备方法，其特征在于，对图案化的所述第一光阻进行第一灰化处理，以除去所述第三部分并得到第一减薄后的所述第一部分和所述第二部分，且裸露出所述像素电极层对应于待形成的所述第一凹槽的部分的步骤，包括：
对图案化的所述第一光阻进行第一灰化处理，以除去所述第三部分并得到第一减薄后的所述第一部分和所述第二部分，且裸露出所述像素电极层对应于待形成的所述第一凹槽的部分和对应于待形成的第二凹槽的部分；
所述对所述层间绝缘层的裸露部分以及所述像素电极层和所述层间绝缘层位于待形成的所述第一凹槽的部分进行刻蚀，以形成所述第一过孔、所述第二过孔和所述第一凹槽的步骤，包括：
对所述层间绝缘层的裸露部分以及所述像素电极层和所述层间绝缘层位于待形成的所述第一凹槽的部分和位于待形成的所述第二凹槽的部分进行刻蚀，以形成所述第一过孔、所述第二过孔、所述第一凹槽和所述第二凹槽，所述第二凹槽与所述第一凹槽间隔设置，且所述第二凹槽裸露出所述层间绝缘层。
6.根据权利要求5所述的阵列基板的制备方法，其特征在于，所述在所述像素电极层上形成源漏金属层，图案化所述源漏金属层以形成源极和漏极的步骤，包括：
在所述像素电极层上形成源漏金属层，所述源漏金属层覆盖所述第一过孔、所述第二过孔、所述第一凹槽和所述第二凹槽；
在所述源漏金属层上形成第二光阻层，所述第二光阻层包括填充部分和平坦部分，所述填充部分填充于所述第一过孔、所述第二过孔、所述第一凹槽和所述第二凹槽，所述平坦部分覆盖所述源漏金属层；
对所述第二光阻层进行灰化处理，以除去所述平坦部分；
以所述填充部分为掩膜，对所述源漏金属层进行刻蚀处理，以形成所述源极、所述漏极和触控走线，所述触控走线设置在所述第二凹槽内；
剥离所述填充部分。
7.根据权利要求6所述的阵列基板的制备方法，其特征在于，所述在所述源漏金属层上依次形成图案化的钝化层和图案化的公共电极层的步骤，包括：
在所述源漏金属层上形成钝化层；
对所述钝化层进行图案化处理，以形成第三过孔和第四过孔，所述第三过孔与所述第一过孔连通设置，且裸露出所述像素电极的部分，所述第四过孔与所述第二凹槽连通设置；
在图案化的所述钝化层上形成公共电极层；
对所述公共电极层进行图案化处理，以形成公共电极，所述公共电极通过所述第四过孔与所述触控走线电性连接。
8.根据权利要求1所述的阵列基板的制备方法，其特征在于，所述在所述基板上形成有源层的步骤之后，还包括：
对所述有源层进行刻蚀，以形成图案化的所述有源层；
在所述有源层上依次形成栅极绝缘层和栅极金属层；
对所述栅极金属层进行图案化处理，以形成栅极。
9.一种阵列基板，其特征在于，包括：
基板；
缓冲层，所述缓冲层设置在所述基板上；
有源层，所述有源层设置在所述缓冲层上，所述有源层包括源极区域和漏极区域；
栅极绝缘层，所述栅极绝缘层设置在所述有源层上；
栅极金属层，所述栅极金属层设置在所述栅极绝缘层上；
层间绝缘层，所述层间绝缘层设置在所述栅极金属层上，所述层间绝缘层上开设有第一过孔、第二过孔和第一凹槽，所述第一过孔裸露出所述漏极区域，所述第二过孔裸露出所述源极区域，所述第一凹槽与所述第二过孔连通设置；
像素电极层，所述像素电极层设置在所述层间绝缘层上，所述像素电极层包括像素电极；
源漏金属层，所述源漏金属层设置在所述像素电极层上，所述源漏金属层包括源极和漏极，所述漏极设置在所述第一过孔内，所述漏极通过所述第一过孔与所述像素电极电性连接，所述源极设置在所述第二过孔内并延伸入所述第一凹槽；
钝化层，所述钝化层设置在所述源漏金属层上；以及
公共电极层，所述公共电极层设置在所述钝化层上，所述公共电极层包括公共电极。
10.根据权利要求9所述的阵列基板，其特征在于，所述层间绝缘层上开设有第二凹槽，所述第二凹槽与所述第一凹槽间隔设置，且裸露出所述层间绝缘层；
所述钝化层上开设有第三过孔和第四过孔，所述第三过孔与所述第一过孔连通设置，且裸露出所述像素电极的部分，所述第四过孔与所述第二凹槽连通设置；
所述第二凹槽内设置有触控走线，所述触控走线通过所述第四过孔与所述公共电极电性连接。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105470197A (zh) * 2016-01-28 2016-04-06 武汉华星光电技术有限公司 低温多晶硅阵列基板的制作方法
CN108598172A (zh) * 2018-04-28 2018-09-28 武汉华星光电技术有限公司 一种低温多晶硅薄膜晶体管及其制作方法
CN208111444U (zh) * 2018-04-12 2018-11-16 昆山龙腾光电有限公司 薄膜晶体管阵列基板及显示装置
CN110600425A (zh) * 2019-08-20 2019-12-20 武汉华星光电技术有限公司 阵列基板的制备方法及阵列基板
CN110993645A (zh) * 2019-11-06 2020-04-10 深圳市华星光电半导体显示技术有限公司 显示面板及其制备方法、显示装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105470197A (zh) * 2016-01-28 2016-04-06 武汉华星光电技术有限公司 低温多晶硅阵列基板的制作方法
CN208111444U (zh) * 2018-04-12 2018-11-16 昆山龙腾光电有限公司 薄膜晶体管阵列基板及显示装置
CN108598172A (zh) * 2018-04-28 2018-09-28 武汉华星光电技术有限公司 一种低温多晶硅薄膜晶体管及其制作方法
CN110600425A (zh) * 2019-08-20 2019-12-20 武汉华星光电技术有限公司 阵列基板的制备方法及阵列基板
CN110993645A (zh) * 2019-11-06 2020-04-10 深圳市华星光电半导体显示技术有限公司 显示面板及其制备方法、显示装置

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