KR101118150B1 - Ｔｆｔ－ｌｃｄ 어레이 기판 및 이를 제조하는 방법 - Google Patents
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Abstract
본 발명은 TFT-LCD의 어레이 기판을 제조하는 방법에 관한 것이다. 상기 방법은 다음의 단계들을 포함한다. 제 1 단계에서, 게이트 금속 박막은 기판 상에 증착되고 제 1 패터닝 공정에 의해 게이트 전극들 및 게이트 라인들로 패터닝된다. 제 2 단계에서, 게이트 절연층, 반도체층 및 배리어층은 제 1 단계에서 생성된 구조물 상에 순차적으로 증착되고 제 2 패터닝 공정에 의해 게이트 절연층 패턴, 반도체층 패턴 및 배리어층 패턴으로 패터닝되며, 배리어층은 TFT 채널에서 반도체층이 식각되는 것을 방지하기위해 사용된다. 제 3 단계에서, 오믹 콘택층, 투명 도전층, 소스 드레인 금속층 및 패시베이션층은 제 2 단계에서 생성된 구조물 상에 순차적으로 증착되고 패터닝 공정에서 오믹 콘택층 패턴, 픽셀 전극들, 데이터 라인들, 소스 전극들, 드레인 전극들 및 패시베이션층 패턴으로 패터닝된다.
Description
본 발명의 실시예들은 박막 트랜지스터 액정 디스플레이(TFT-LCD)에 관한 것이며, 더욱 구체적으로는 박막 트랜지스터 액정 디스플레이의 어레이 기판 및 이를 제조하는 방법에 관한 것이다.
TFT-LCD는 작은 부피, 낮은 전력 소모 및 무방사(free of radiation)와 같은 우수한 특성으로 인하여 현재 평판 디스플레이 시장에서 중요한 역할을 담당하고 있다. TFT-LCD에서, 어레이 기판과 이의 제조 공정은 디스플레이 제품의 성능, 수율 및 가격에 상당한 영향을 끼친다.
효과적으로 TFT-LCD의 가격을 낮추고 생산 수율을 증가시키기 위해, TFT-LCD 어레이 기판의 제조 공정은 슬릿(slit) 포토리소그래피 기술을 기초로 기존 7 마스크 공정에서 현재 4 마스크 공정으로 점점 단순해진다.
종래 4 마스크 공정에서, 활성층, 데이터 라인들, 소스 전극들, 드레인 전극들 및 TFT 채널 영역들의 제조를 단일 패터닝 공정으로 달성하기 위해 그레이(gray) 또는 하프톤(halftone) 마스크가 사용된다. 더욱 자세한 공정은 다음에 설명된다. 우선, 게이트 라인들 및 게이트 전극들이 제 1 패터닝 공정에서 형성된다. 다음으로, 게이트 절연층, 반도체층, 도핑된 반도체층(오믹 콘택층) 및 소스 드레인 금속층이 상부에 게이트 라인들과 게이트 전극들이 형성된 기판 상에 순차적으로 증착된다. 다음으로, 데이터 라인들, 활성층, 소스 드레인 전극들 및 TFT 채널 영역들이 슬릿 포토리소그래피를 이용하는 제 2 패터닝 공정에서 습식 식각 및 다단계 식각 공정(반도체층의 식각 → 애싱(ashing) → 건식 식각 → 도핑된 반도체층의 식각)을 통해 그레이 또는 하프톤 마스크를 이용하여 패터닝된다. 다음으로, 패시베이션층이 증착되고 내부에 스루 홀들을 형성하기 위해 제 3 패터닝 공정에서 패터닝된다. 마지막으로, 투명 도전층이 증착되고 제 4 패터닝 공정에서 픽셀 전극들로 패터닝된다.
상술한 종래 방법에서, 증착된 박막의 균일도와 식각 균일도에 대한 요구조건들을 만족하면서 건식 식각으로 TFT 채널 영역에서 오믹 콘택층을 완전히 제거하기 위해서, 하부의 반도체층들의 일부분을 제거하는 과도 식각을 수행하는 것이 종종 필요하다. 따라서, 반도체층은 100-300 ㎚의 두께로 두껍게 만들어져야 한다. TFT의 오프상태 전류는 다음과 같이 계산될 수 있다: 
, 여기서, q는 전자 전하이며, n은 전자 밀도이고, p는 홀 밀도이며, μ e 는 전자 이동도이고, μ p는 홀 이동도이며, W는 TFT 채널 폭이고, L은 TFT 채널 길이이며, ds는 TFT 채널에서 활성층의 두께이고, Vds는 소스 전 극과 드레인 전극 간의 전위차이다. 상기 식에 따라서, 활성층의 두께가 두꺼워질수록 TFT의 오프상태 전류는 증가하며, 따라서 픽셀 전극에서 전하의 머무름 시간(retention time)을 감소시키고, TFT 성능에 직접적인 영향을 끼친다. 더구나, 활성 반도체층이 두꺼워질수록 오믹 콘택층과 TFT 채널 사이의 콘택 저항은 증가하며, 그에 따라 전도도를 감소시킨다.
본 발명이 해결하고자 하는 일 과제는 TFT 성능을 향상시킬 수 있는 TFT-LCD의 어레이 기판을 제조하는 방법을 제공하는 것이다.
일 측면에서, 본 발명의 실시예는 게이트 라인들 및 데이터 라인들을 포함하는 TFT-LCD 어레이 기판을 제공한다. 픽셀 전극들 및 박막 트랜지스터들은 상기 게이트 라인들 및 상기 데이터 라인들에 의해 정의되는 픽셀 영역들 내에 형성된다. 배리어층은 반도체층이 식각되는 것을 방지하기 위해 반도체층과 오믹 콘택층 사이에 배치된다. 배리어층의 크기는 오믹 콘택층이 반도체층과 접촉할 수 있도록 반도체층의 크기보다 작다.
다른 측면에서, 본 발명의 실시예는 다음의 단계들을 포함하는 TFT-LCD 어레이 기판을 제조하는 방법을 제공한다.
제 1 단계에서, 게이트 금속 박막이 기판 상에 증착되고 제 1 패터닝 공정에서 게이트 전극들 및 게이트 라인들로 패터닝된다.
제 2 단계에서, 게이트 절연층, 반도체층 및 배리어층은 제 1 단계에서 생성된 구조물 상에 순차적으로 증착되고 제 2 패터닝 공정에서 게이트 절연층 패턴, 반도체층 패턴 및 배리어층 패턴으로 패터닝되며, 배리어층은 TFT 채널에서 반도체층이 식각되는 것을 방지하기 위해 사용된다.
제 3 단계에서, 오믹 콘택층, 투명 도전층, 소스 드레인 금속층 및 패시베이 션층 제 2 단계에서 생성된 구조물 상에 순차적으로 증착되고 제 3 패터닝 공정에서 오믹 콘택층 패턴, 픽셀 전극들, 데이터 라인들, 소스 전극들, 드레인 전극들 및 패시베이션층 패턴으로 패터닝된다.
본 발명의 실시예들에 따르는 4번의 패터닝 공정에서, 배리어층은 반도체층과 오믹 콘택층 사이에 배치된다. 배리어층의 크기는 반도체층의 크기보다 작기 때문에, 배리어층은 오믹 콘택층과 반도체층 사이의 콘택에 영향을 주지 않을 것이다. 배리어층은 식각 중에 TFT 채널에서 반도체층이 식각되는 것을 방지할 수 있으며, 그에 따라 반도체층의 두께 및 오프상태 전류를 감소시키고 픽셀 전극에서 전하의 머무름 시간을 증가시키며, 그에 따라 TFT 성능을 향상시킨다.
본 발명이 적용될 수 있는 추가 범위는 후술되는 상세한 설명을 통해 명백해질 것이다. 그러나, 본 발명의 사상 및 범위 내에 속하는 다양한 변형예들 및 수정예들이 후술하는 상세한 설명으로부터 본 기술분야에 속하는 당업자들에게 명백해질 것이기 때문에, 본 발명의 바람직한 실시예들을 나타내는 상세한 설명과 특정 예들은 오로지 예시적인 목적으로서만 제공된다는 것을 이해하여야 한다.
도 1은 본 발명의 실시예에 따라서 TFT-LCD의 어레이 기판을 제조하는 방법의 흐름도이다. 상기 방법은 다음의 단계들을 포함한다.
단계(1)에서, 게이트 금속 박막은 기판 상에 증착되고 패터닝 공정에 의해 게이트 전극들과 게이트 라인들로 패터닝된다.
단계(2)에서, 게이트 절연층, 반도체층 및 배리어층은 단계(1)에서 생성된 구조물 상에 순차적으로 증착되고 패터닝 공정에 의해 게이트 절연층 패턴, 반도체층 패턴 및 배리어층 패턴으로 패터닝되며, 배리어층은 TFT 채널에서 반도체층이 식각되는 것을 방지하는데 사용된다.
단계(3)에서, 오믹 콘택층, 투명 도전층, 소스 드레인 금속층 및 패시베이션층은 단계(2)에서 생성된 구조물 상에 순차적으로 증착되고, 패터닝 공정에서 오믹 콘택층 패턴, 픽셀 전극들, 데이터 라인들, 소스 전극들, 드레인 전극들 및 패시베이션층 패턴으로 패터닝된다.
도 2는 본 발명의 제 1 실시예에 따라서 TFT-LCD의 어레이 기판을 제조하는 방법의 흐름도이다. 상기 방법은 다음의 단계들을 포함한다.
단계(101)에서, 게이트 금속 박박은 기판 상에 증착되고 제 1 패터닝 공정에 의해 게이트 전극들 및 게이트 라인들로 패터닝된다.
단계(102)에서, 게이트 절연층, 반도체층 및 배리어층은 단계(101)에서 생성된 구조물 상에 순차적으로 증착되고 제 2 패터닝 공정에 의해 게이트 절연층 패턴, 반도체층 패턴 및 배리어층 패턴으로 패터닝된다. 배리어층은 TFT 채널에서 반도체층이 식각되는 것을 방지하는데 사용된다.
단계(103)에서, 오믹 콘택층, 투명 도전층, 소스 드레인 금속층은 단계(102)에서 생성된 구조물 상에 순차적으로 증착되고, 이들은 각각 제 3 패터닝 공정에서 오믹 콘택층 패턴, 픽셀 전극들, 데이터 라인들, 소스 전극들 및 드레인 전극들로 패터닝되며, 그에 따라 TFT 채널들을 형성한다.
단계(104)에서, 패시베이션층은 단계(103)에서 생성된 구조물 상에 증착되고 제 4 패터닝 공정에서 패터닝된다.
이제, 도 2에 도시된 공정 흐름에 대해 아래에서 추가적으로 설명할 것이다.
단계(101)에서, 게이트 금속층은 스퍼터링 또는 열 증착(thermal evaporation) 공정에 의해 투명 기판(1) 상에 증착된다. 투명 기판(1)은 유리 또는 석영일 수 있다. 게이트 금속 박막의 재료는 Cr, W, Ti, Ta, Mo, Al, Cu 또는 이들의 합금과 같은 금속들로부터 선택될 수 있으며, 게이트 금속 박막은 다층 금속일 수도 있다. 게이트 금속층은 제 1 패터닝 공정에 의해 식각되어 도 3a 및 3b에 도시된 바와 같이 기판(1)의 표시 영역 내에 게이트 전극(2a) 및 게이트 라인(2b)을 형성한다. 도 3a는 본 발명의 제 1 실시예에 따라서 제 1 패터닝 공정 후의 TFT-LCD의 어레이 기판을 도시하는 평면도이다. 도 3b는 도 3a의 라인(A-A)을 따라 절취한 단면도이다.
단계(102)에서, 게이트 절연층(3), 40-100 ㎚의 두께를 갖는 반도체층(4) 및 100-300 ㎚의 두께를 갖는 배리어층(5)은 플라즈마 강화 화학 기상 증착(PECVD) 고정에 의해 단계(101)에서 생성된 구조물 상에 순차적으로 증착된다. 게이트 절연층(3) 및 배리어층(5)의 재료는 SiNx, SiOxNx 또는 이들의 합성물로부터 선택될 수 있다. 대응하는 반응 가스는 SiH4, NH3 및 N2의 가스 혼합물 또는 SiH2Cl2, NH3 및 N2의 가스 혼합물로부터 선택될 수 있다. 반도체층(4)을 증착하기 위한 대응하는 반응 가스는 SiH4, H2의 가스 혼합물 또는 SiH2Cl2, H2의 가스 혼합물로부터 선택될 수 있다. 만약 배리어층과 게이트 절연층의 재료가 동일하다면, 게이트 절연층은 배리어층 위의 포토레지스트를 제거한 후에 배리어층이 식각될 때 동시에 식각될 것임을 알아야 한다. 따라서, 본 발명의 실시예들에서, 배리어층의 재료와 게이트 절연층의 재료는 동일한 TFT-LCD 어레이 기판에서 상이하다.
그 후, 포토레지스트층(10)이 도포되고, 포토레지스트(10)는 하프톤 또는 그레이톤 마스크를 사용하여 노광 및 현상된다. 도 4a는 본 발명의 제 1 실시예에 따라서 제 2 패터닝 공정에서 하프톤 또는 그레이톤 마스크를 사용하여 노광 및 현상한 후의 TFT-LCD의 어레이 기판을 도시하는 단면도이다. 도 4a에 도시된 바와 같이, 영역(WP)은 포토레지스트가 완전히 제거된 영역을 나타내고, 영역(HP)은 포토레지스트가 부분적으로 남아있는 영역을 나타내며, 영역(NP)은 포토레지스트가 그대로 남아있는 영역을 나타낸다. 영역(NP)은 배리어층 패턴이 형성될 영역에 대응하고, 영역(WP)은 반도체층 패턴이 형성될 영역을 제외한 기판 상의 영역에 대응하며, 영역(HP)은 영역(NP) 및 영역(WP)을 제외한 기판 상의 영역에 대응한다.
도 4a에 도시된 어레이 기판에 제 1 식각 공정이 수행되어 영역(WP) 내의 배리어층 및 반도체층을 제거하며, 그에 따라 도 4b에 도시된 바와 같이 반도체층 패턴(4a)을 형성하며, 도 4b는 본 발명의 제 1 실시예에 따라 제 2 패터닝 공정에서 제 1 식각 후의 TFT-LCD의 어레이 기판을 도시하는 단면도이다.
그 후, 도 4b에 도시된 바와 같은 어레이 기판 상의 포토레지스트에 애싱이 수행되어 도 4c에 도시된 바와 같이 영역(HP) 상의 포토레지스트를 제거하며, 도 4c는 본 발명의 제 1 실시예에 따라 제 2 패터닝 공정에서 애싱한 후의 TFT-LCD의 어레이 기판을 도시하는 단면도이다.
도 4c에 도시된 어레이 기판에 제 2 식각 공정이 수행되어 영역(HP) 내의 배리어층을 제거하며 반도체층을 노출한다. 그 후, 포토레지스트가 제거되며, 그에 따라 도 4d 및 4e에 도시된 바와 같이 제 2 패터닝 공저에서 배리어층 패턴(5a)을 얻는다. 도 4d는 본 발명의 제 1 실시예에 따라서 제 2 패터닝 공정 후의 TFT-LCD의 어레이 기판을 도시하는 평면도이다. 도 4e는 도 4d의 라인(B-B)을 따라 절취한 단면도이다.
단계(103)에서, 오믹 콘택층(6)은 PECVD 공정에 의해 단계(102)에서 생성된 구조물 상에 증착된다. 반응 가스는 SiH4, PH3, H2의 가스 혼합물 또는 SiH2Cl2, PH3, H2의 가스 혼합물일 수 있다. 그리고 투명 도전층(7) 및 소스 드레인 금속층(8)이 스퍼터링 또는 열 증착에 의해 증착된다. 투명 도전층(7)의 재료는 통상적으로 인듐 주석 산화물(ITO)이며, 다른 금속들 및 금속 산화물들일 수도 있다. 소스 드레인 금속층의 재료는 Cr, W, Ti, Ta, Mo, Al, Cu 또는 이들의 합금과 같은 금속들로부터 선택될 수 있으며, 소스 드레인 금속층은 단일 층 또는 다중 층의 형태일 수 있다.
다음으로, 포토레지스트층(10)이 도포되고 하프톤 마스크를 사용하여 노광 및 현상된다. 도 5a는 본 발명의 제 1 실시예에 따라서 제 3 패터닝 공정에서 하프톤 또는 그레이톤 마스크를 사용하여 노광 및 현상한 후의 TFT-LCD의 어레이 기판을 도시하는 단면도이다. 도 5a에 도시된 바와 같이, 영역(WP)은 포토레지스트 가 완전히 제거된 영역을 나타내고, 영역(HP)은 포토레지스트가 부분적으로 남아있는 영역을 나타내며, 영역(NP)은 포토레지스트가 그대로 남아있는 영역을 나타낸다. 영역(NP)은 소스 전극, 드레인 전극 및 데이터 라인이 형성될 영역에 대응하고, 영역(HP)은 픽셀 전극이 형성될 영역에 대응하며, 영역(HP)은 영역(NP) 및 영역(WP)을 제외한 영역에 대응한다.
도 5a에 도시된 어레이 기판에 제 1 식각 공정이 수행되어 영역(WP) 내의 소스 드레인 금속층, 투명 도전층 및 오믹 콘택층을 제거하며, 그에 따라 오믹 콘택층 패턴(6a), 데이터 라인 및 TFT 채널을 형성한다. 도 5b는 본 발명의 제 1 실시예에 따라서 제 3 패턴이 공정에서 제 1 식각 후의 TFT-LCD의 어레이 기판을 도시하는 단면도이다.
그 후, 어레이 기판 상의 포토레지스트에 애싱 공정이 수행되어 도 5c에 도시된 바와 같이 영역(HP) 내의 포토레지스트를 제거하며, 도 5c는 본 발명의 제 1 실시예에 따라서 제 3 패터닝 공정에서 애싱한 후의 TFT-LCD의 어레이 기판을 도시하는 단면도이다.
도 5c에 도시된 어레이 기판에 제 2 식각 공정이 수행되어 영역(HP) 내의 소스 드레인 층을 제거하고, 그 후, 포토레지스트가 제거됨에 따라, 도 5d 및 5e에 도시된 바와 같이, 제 3 패터닝 공정에서 투명 픽셀 전극(7a), 소스 전극(8a), 드레인 전극(8b) 및 데이터 라인(8c)을 얻는다. 도 5d는 본 발명의 제 1 실시예에 따라서 제 3 패터닝 공정 후의 TFT-LCD의 어레이 기판을 도시하는 평면도이다. 도 5e는 도 5d의 라인(C-C)을 따라 절취한 단면도이다.
단계(104)에서, 패시베이션층이 도 6에 도시된 바와 같이 단계(103)에서 생성된 구조물 상에 증착되며, 도 6은 본 발명의 제 1 실시예에 따라서 제 4 패터닝 공정 후의 TFT-LCD의 어레이 기판을 도시하는 단면도이다. 단계(104) 후의 어레이 기판의 평면도는 도 5d에 도시된 평면도와 동일하다. 또한, 제 4 패터닝 공정은 데이터 라인 PAD 영역 및 게이트 라인 PAD 영역 상의 패시베이션층을 완전히 제거하여 데이터 라인 PAD 영역 및 게이트 라인 PAD 영역 상의 금속층을 노출할 것이 요구되며, 그에 따라 패시베이션층 패턴(9a)을 형성한다. 데이터 라인 PAD 영역 및 게이트 라인 PAD 영역은 본 기술분야의 통상적인 방법들에 의해 형성될 수 있으며, 따라서 상세한 설명을 생략한다.
도 7은 본 발명의 제 2 실시예에 따라서 TFT-LCD의 어레이 기판을 제조하는 방법의 흐름도이다. 상기 방법은 다음의 단계들을 포함한다.
단계(201)에서, 게이트 금속층은 기판 상에 증착되고 제 1 패터닝 공정에서 게이트 전극들 및 게이트 라인들로 패터닝된다.
단계(202)에서, 게이트 절연층, 반도체층 및 배리어층은 단계(201)에서 생성된 구조물 상에 순차적으로 증착되고 제 2 패터닝 공정에서 게이트 절연층 패턴, 반도체층 패턴 및 배리어층 패턴으로 패터닝된다. 배리어층은 TFT 채널에서 반도체층이 식각되는 것을 방지하는데 사용된다.
단계(203)에서, 오믹 콘택층, 투명 도전층 및 소스 드레인 금속층이 단계(202)에서 생성된 구조물 상에 순차적으로 증착되고 제 3 패터닝 공정에서 오믹 콘택층 패턴, 픽셀 전극, 데이터 라인 및 소스 드레인 금속층 패턴으로 패터닝된 다.
단계(204)에서, 패시베이션층은 단계(203)에서 생성된 구조물 상에 증착되어 소스 전극, 드레인 전극 및 TFT 채널을 형성한다.
제 2 실시예에서, 제 1 패터닝 공정에서 게이트 전극 및 게이트 라인을 형성하는 단계, 및 제 2 패터닝 공정에서 반도체층 패턴 및 배리어층 패턴을 형성하는 단계는 제 1 실시예와 동일하다. 제 2 실시예는 제 3 패터닝 및 제 4 패터닝 공정이 제 1 실시예와 상이하며, 아래에서 더욱 자세히 설명된다.
단계(203)에서, 오믹 콘택층(6)은 PECVD에 의해 단계(102)에서 생성된 구조물 상에 증착되며, 이 공정에서 반응 가스는 SiH4, PH3, H2의 가스 혼합물 또는 SiH2Cl2, PH3, H2의 가스 혼합물로부터 선택될 수 있다. 그 후, 투명 도전층(7) 및 소스 드레인 금속층(8)은 스퍼터링 또는 열 증착 방법에 의해 증착된다. 투명 도전층(7)의 재료는 통상적으로 인듐 주석 산화물(ITO)이며, 다른 금속들 및 금속 산화물들일 수도 있다. 소스 드레인 금속층의 재료는 Cr, W, Ti, Ta, Mo, Al, Cu 또는 이들의 함급과 같은 금속들로부터 선택될 수 있으며, 소스 드레인 금속층은 단일 층 또는 다중 층의 형태일 수 있다.
다음으로, 도 8a에 도시된 바와 같이, 포토레지스트층(10)이 도포되고 하프톤 마스크를 사용하여 노광 및 현상되며, 도 8a는 본 발명의 제 2 실시예에 따라서 제 3 패터닝 공정에서 하프톤 또는 그레이톤 마스크를 사용하여 노광 및 현상한 후의 TFT-LCD의 어레이 기판을 도시하는 단면도이다. 도 8a에 도시된 바와 같이, 영 역(WP)은 포토레지스트가 완전히 제거된 영역을 나타내고, 영역(HP)은 포토레지스트가 부분적으로 남아있는 영역을 나타내며, 영역(NP)은 포토레지스트가 그대로 남아있는 영역을 나타낸다. 영역(NP)은 소스 드레인 금속층 패턴 및 데이터 라인이 형성될 영역에 대응하고, 영역(HP)은 픽셀 전극이 형성될 영역에 대응하며, 영역(HP)은 영역(NP) 및 영역(WP)을 제외한 영역에 대응한다.
도 8a에 도시된 어레이 기판에 제 1 식각 공정이 수행되어 영역(WP) 내의 소스 드레인 금속층, 투명 도전층 및 오믹 콘택층을 제거하며, 그에 따라 도 8b에 도시된 바와 같이, 데이터 라인 및 오믹 콘택층 패턴(6a)을 형성하며, 도 8b는 본 발명의 제 2 실시예에 따라서 제 3 패턴이 공정에서 제 1 식각 후의 TFT-LCD의 어레이 기판을 도시하는 단면도이다.
그 후, 어레이 기판 상의 포토레지스트에 애싱이 수행되어, 도 8c에 도시된 바와 같이, 영역(HP) 내의 포토레지스트를 제거하며, 도 8c는 본 발명의 제 2 실시예에 따라서 제 3 패터닝 공정에서 애싱한 후의 TFT-LCD의 어레이 기판을 도시하는 단면도이다.
도 8c에 도시된 어레이 기판에 제 2 식각 공정이 수행되어 영역(HP) 내의 소스 드레인 금속층(8)을 제거하며, 그에 따라, 도 8d 및 8e에 도시된 바와 같이, 제 3 패터닝 공정에서 투명 픽셀 전극(7a), 소스 드레인 금속층 패턴(8d)을 얻는다. 도 8d는 본 발명의 제 2 실시예에 따라서 제 3 패터닝 공정 후의 TFT-LCD의 어레이 기판을 도시하는 평면도이다. 도 8e는 도 8d의 라인(D-D)을 따라 절취한 단면도이다.
단계(204)에서, 패시베이션층이 단계(203)에서 생성된 구조물 상에 증착된다. 패시베이션층의 재료는 산화물, 질화물 및 산질화물로부터 선택될 수 있다. 대응하는 반응 가스는 SiH4, NH3, N2의 가스 혼합물 또는 SiH2Cl2, NH3, N2의 가스 혼합물로부터 선택될 수 있다. 그 후, 패시베이션층은 도 9a에 도시된 바와 같이 통상의 마스크를 사용하여 패시베이션층 패턴(9a)로 패터닝되며, 도 9a는 본 발명의 제 2 실시예에 따라서 제 4 패터닝 공정에서 통상의 마스크를 사용하여 노광 및 현상한 후의 TFT-LCD의 어레이 기판을 도시하는 단면도이다.
TFT 채널에서 소스 드레인 금속층, 투명 도전층 및 오믹 콘택층은 식각 공정에서 식각되어, 도 9b에 도시된 바와 같이, 소스 전극(8a), 드레인 전극(8b) 및 TFT 채널을 형성하고 데이터 라인 PAD 영역 및 게이트 라인 PAD 영역을 형성하며, 도 9b는 본 발명의 제 2 실시예에 따라서 제 4 패터닝 공정 후의 TFT-LCD의 어레이 기판을 도시하는 단면도이다. 단계(204)에서, 데이터 라인 PAD 영역 및 게이트 라인 PAD 영역 내의 패시베이션층은 제거되어 게이트 라인 PAD 영역 및 게이트 라인 PAD 영역 내의 금속층을 노출한다.
본 발명에 따르는 TFT-LCD의 어레이 기판의 실시예의 평면도는 도 5에 도시되며, 동일한 단면도가 도 9b 또는 도 6d에 도시될 수 있다. 본 발명의 실시예들에 따라서 기판, 게이트 라인들, 게이트 전극, 게이트 절연층, 반도체층, 오믹 콘택층, 픽셀 전극, 소스 전극, 드레인 전극 및 데이터 라인들을 포함하는 어레이 기판은, 배리어층이 TFT 채널에서 반도체층이 식각되는 것을 방지하기 위해 반도체층 과 오믹 콘택층 사이에 배치된다는 점에서 종래 어레이 기판과 상이하다. 이러한 방법에 따라, 반도체층은 더 얇아질 수 있다. 종래 4 마스크 공정에서, 반도체층은 TFT 채널이 형성될 때 과도 식각되어야만 하며, 반도체층은 통상적으로 100-300 ㎚의 두께를 갖는다. 그러나, 본 발명의 실시예의 배리어층으로 인하여, 반도체층의 두께는 40-100 ㎚로 감소될 수 있으며, 그에 따라 오프상태 전류를 감소시키고 픽셀 전극에서 전하의 머무를 시간을 증가시키며, 결과적으로 TFT 성능을 향상시킨다. 또한, 배리어층이 오믹 콘택층과 반도체층 사이에 배치되고, 배리어층의 크기가 반도체층의 크기보다 작기 때문에, 배리어층은 오믹 콘택층과 반도체층 간의 콘택에 영향을 주지 않을 것이다.
위에서 설명된 본 발명이 다양한 방식으로 변형될 수 있다는 것은 자명할 것이다. 이러한 변형들은 본 발명의 사상 및 범위를 벗어나는 것으로 간주되지 않을 것이며, 본 기술분야의 당업자에게 자명할 모든 이러한 변형들은 다음의 청구항들의 범위 내에 포함되는 것으로 의도된다.
본 발명은, 오로지 예시적인 목적으로만 제공되고 본 발명을 한정하지 않는 후술되는 상세한 설명 및 첨부한 도면들로부터 더욱 완전히 이해될 것이다.
도 1은 본 발명의 실시예에 따라서 TFT-LCD의 어레이 기판을 제조하는 방법의 흐름도이다.
도 2는 본 발명의 제 1 실시예에 따라서 TFT-LCD의 어레이 기판을 제조하는 방법의 흐름도이다.
도 3a는 본 발명의 제 1 실시예에 따라서 제 1 패터닝 공정 후의 TFT-LCD의 어레이 기판을 도시하는 평면도이다.
도 3b는 도 3a의 라인(A-A)을 따라 절취된 단면도이다.
도 4a는 본 발명의 제 1 실시예에 따라서 제 2 패터닝 공정에서 하프톤 또는 그레이톤 마스크를 사용하여 노광 및 현상한 후의 TFT-LCD의 어레이 기판을 도시하는 단면도이다.
도 4b는 본 발명의 제 1 실시예에 따라서 제 2 패터닝 공정에서 제 1 식각한 후의 TFT-LCD의 어레이 기판을 도시하는 단면도이다.
도 4c는 본 발명의 제 1 실시예에 따라서 제 2 패터닝 공정에서 애싱한 후의 TFT-LCD의 어레이 기판을 도시하는 단면도이다.
도 4d는 본 발명의 제 1 실시예에 따라서 제 2 패터닝 공정 후의 TFT-LCD의 어레이 기판을 도시하는 평면도이다.
도 4e는 도 4d의 라인(B-B)을 따라 절취된 단면도이다.
도 5a는 본 발명의 제 1 실시예에 따라서 제 3 패터닝 공정에서 하프톤 또는 그레이톤 마스크를 사용하여 노광 및 현상한 후의 TFT-LCD의 어레이 기판을 도시하는 단면도이다.
도 5b는 본 발명의 제 1 실시예에 따라서 제 3 패터닝 공정에서 제 1 식각한 후의 TFT-LCD의 어레이 기판을 도시하는 단면도이다.
도 5c는 본 발명의 제 1 실시예에 따라서 제 3 패터닝 공정에서 애싱한 후의 TFT-LCD의 어레이 기판을 도시하는 단면도이다.
도 5d는 본 발명의 제 1 실시예에 따라서 제 3 패터닝 공정 후의 TFT-LCD의 어레이 기판을 도시하는 평면도이다.
도 5e는 도 5d의 라인(C-C)을 따라 절취된 단면도이다.
도 6은 본 발명의 제 1 실시예에 따라서 제 4 패터닝 공정 후의 TFT-LCD의 어레이 기판을 도시하는 단면도이다.
도 7은 본 발명의 제 2 실시예에 따라서 TFT-LCD의 어레이 기판을 제조하는 방법의 흐름도이다.
도 8a는 본 발명의 제 2 실시예에 따라서 제 3 패터닝 공정에서 하프톤 또는 그레이톤 마스크를 사용하여 노광 및 현상한 후의 TFT-LCD의 어레이 기판을 도시하는 단면도이다.
도 8b는 본 발명의 제 2 실시예에 따라서 제 3 패터닝 공정에서 제 1 식각한 후의 TFT-LCD의 어레이 기판을 도시하는 단면도이다.
도 8c는 본 발명의 제 2 실시예에 따라서 제 3 패터닝 공정에서 애싱한 후의 TFT-LCD의 어레이 기판을 도시하는 단면도이다.
도 8d는 본 발명의 제 2 실시예에 따라서 제 3 패터닝 공정 후의 TFT-LCD의 어레이 기판을 도시하는 평면도이다.
도 8e는 도 8d의 라인(D-D)을 따라 절취된 단면도이다.
도 9a는 본 발명의 제 2 실시예에 따라서 제 4 패터닝 공정에서 통상의 마스크를 사용하여 노광 및 현상한 후의 TFT-LCD의 어레이 기판을 도시하는 단면도이다.
도 9b는 본 발명의 제 2 실시예에 따라서 제 4 패터닝 공정 후의 TFT-LCD의 어레이 기판을 도시하는 단면도이다.
Claims (20)
- 게이트 라인들 및 데이터 라인들을 포함하는 박막 트랜지스터 액정 디스플레이(TFT-LCD)의 어레이 기판으로서,픽셀 전극들 및 박막 트랜지스터들은 상기 게이트 라인들 및 상기 데이터 라인들에 의해 정의되는 픽셀 영역 내에 형성되고,배리어층 패턴은 상기 박막 트랜지스터에서 반도체층 패턴과 오믹 콘택층 패턴 사이에 배치되어 상기 반도체층 패턴이 식각되는 것을 방지하며,상기 배리어층 패턴의 크기는 상기 오믹 콘택층 패턴이 상기 반도체층 패턴과 접촉하도록 상기 반도체층 패턴의 크기보다 작은 것을 특징으로 하는 박막 트랜지스터 액정 디스플레이의 어레이 기판.
- 제 1 항에 있어서,상기 반도체층 패턴은 게이트 절연층 상에 형성되며;상기 오믹 콘택층 패턴은 상기 게이트 절연층, 상기 반도체층 패턴 및 상기 배리어층 패턴 상에 형성되며;상기 픽셀 전극은 상기 오믹 콘택층 패턴 상에 배치되며;상기 픽셀 전극 상에 드레인 전극이 배치되며;소스 전극과 상기 드레인 전극 사이에 TFT 채널이 형성되며; 그리고상기 소스 전극은 상기 데이터 라인에 연결되는 것을 특징으로 하는 박막 트랜지스터 액정 디스플레이의 어레이 기판.
- 제 2 항에 있어서,상기 게이트 절연층, 상기 반도체층 패턴 및 상기 배리어층 패턴은 제 1 패터닝 공정에서 형성되며;상기 오믹 콘택층 패턴, 상기 픽셀 전극, 상기 소스 전극, 상기 드레인 전극, 상기 TFT 채널 및 상기 데이터 라인은 제 2 패터닝 공정에서 패터닝되며;패시베이션층은 상기 픽셀 전극, 상기 소스 전극, 상기 드레인 전극, 상기 TFT 채널, 상기 데이터 라인 상에 배치되는 것을 특징으로 하는 박막 트랜지스터 액정 디스플레이의 어레이 기판.
- 제 2 항에 있어서,상기 게이트 절연층, 상기 반도체층 패턴 및 상기 배리어층 패턴은 제 1 패터닝 공정에서 형성되며;상기 오믹 콘택층 패턴, 상기 픽셀 전극 및 상기 데이터 라인은 제 2 패터닝 공정에서 패터닝되며;상기 소스 전극, 상기 드레인 전극, 상기 TFT 채널 및 패시베이션층은 제 3 패터닝 공정에서 패터닝되며;상기 패시베이션층은 상기 픽셀 전극, 상기 소스 전극, 상기 드레인 전극 및 상기 데이터 라인 상에 배치되는 것을 특징으로 하는 박막 트랜지스터 액정 디스플레이의 어레이 기판.
- 제 1 항에 있어서,상기 배리어층 패턴의 두께는 100-300 ㎚인 것을 특징으로 하는 박막 트랜지스터 액정 디스플레이의 어레이 기판.
- 제 2 항에 있어서,상기 배리어층 패턴의 두께는 100-300 ㎚인 것을 특징으로 하는 박막 트랜지스터 액정 디스플레이의 어레이 기판.
- 제 3 항에 있어서,상기 배리어층 패턴의 두께는 100-300 ㎚인 것을 특징으로 하는 박막 트랜지스터 액정 디스플레이의 어레이 기판.
- 제 4 항에 있어서,상기 배리어층 패턴의 두께는 100-300 ㎚인 것을 특징으로 하는 박막 트랜지스터 액정 디스플레이의 어레이 기판.
- 제 5 항에 있어서,상기 반도체층 패턴의 두께는 40-100 ㎚인 것을 특징으로 하는 박막 트랜지 스터 액정 디스플레이의 어레이 기판.
- 제 6 항에 있어서,상기 반도체층 패턴의 두께는 40-100 ㎚인 것을 특징으로 하는 박막 트랜지스터 액정 디스플레이의 어레이 기판.
- 박막 트랜지스터 액정 디스플레이의 어레이 기판을 제조하는 방법으로서,게이트 금속 박막이 기판 상에 증착되고, 제 1 패터닝 공정에 의해 게이트 전극들 및 게이트 라인들로 패터닝되는 제 1 단계;게이트 절연층, 반도체층 및 배리어층이 상기 제 1 단계에서 생성된 구조물 상에 순차적으로 증착되고, 제 2 패터닝 공정에 의해 게이트 절연층 패턴, 반도체층 패턴 및 배리어층 패턴으로 패터닝되며, 상기 배리어층은 TFT 채널에서 상기 반도체층이 식각되는 것을 방지하기 위해 사용되는 제 2 단계; 및오믹 콘택층, 투명 도전층, 소스 드레인 금속층 및 패시베이션층이 상기 제 2 단계에서 생성된 구조물 상에 순차적으로 증착되고, 패터닝 공정에서 오믹 콘택층 패턴, 픽셀 전극들, 데이터 라인들, 소스 전극들, 드레인 전극들 및 패시베이션층 패턴으로 패터닝되는 제 3 단계를 포함하는 박막 트랜지스터 액정 디스플레이의 어레이 기판을 제조하는 방법.
- 제 11 항에 있어서,상기 제 2 단계는,게이트 절연층, 반도체층 및 배리어층이 상기 제 1 단계에서 생성된 구조물 상에 순차적으로 증착되는 제 121 단계;포토레지스트층이 상기 제 121 단계에서 생성된 구조물 상에 도포되는 제 122 단계;상기 배리어층 패턴이 형성될 영역에서는 상기 포토레지스트가 그대로 남아있고, 상기 반도체층 패턴이 형성될 영역을 제외한 상기 기판 상의 영역에서는 상기 포토레지스트가 완전히 제거되고, 상기 기판 상의 나머지 영역들에서는 상기 포토레지스트가 부분적으로 남아있도록, 상기 포토레지스트층이 하프톤 또는 그레이톤 마스크를 이용하여 패터닝되는 제 123 단계;상기 포토레지스트 패턴에 의해 노출되는 상기 배리어층 및 상기 반도체층이 식각되어 상기 반도체층 패턴을 형성하는 제 124 단계;상기 제 124 단계 후에 상기 포토레지스트 패턴에 애싱 공정이 수행되어 상기 부분적으로 남아있는 포토레지스트를 제거하는 제 125 단계;상기 포토레지스트 패턴에 의해 노출되는 상기 배리어층이 식각되어 상기 반도체층을 노출하는 상기 배리어층 패턴을 형성하는 제 126 단계; 및상기 포토레지스트 패턴이 제거되는 상기 제 127 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 액정 디스플레이의 어레이 기판을 제조하는 방법.
- 제 12 항에 있어서,상기 제 3 단계는,오믹 콘택층, 투명 도전층 및 소스 드레인 금속층이 상기 제 127 단계에서 생성된 구조물 상에 순차적으로 증착되고, 제 3 패터닝 공정에서 상기 오믹 콘택층 패턴, 상기 데이터 라인들, 상기 픽셀 전극들 및 소스 드레인 금속층 패턴으로 패터닝되는 제 131 단계;패시베이션층이 상기 제 131 단계에서 생성된 구조물 상에 증착되고 식각에 의해 상기 소스 전극들, 상기 드레인 전극들 및 상기 TFT 채널을 형성하도록 패시베이션층 패턴으로 패터닝되는 제 132 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 액정 디스플레이의 어레이 기판을 제조하는 방법.
- 제 13 항에 있어서,상기 제 131 단계는,오믹 콘택층, 투명 도전층 및 소스 드레인 금속층이 상기 제 127 단계에서 생성된 구조물 상에 순차적으로 증착되는 제 131a 단계;포토레지스트층이 상기 제 131a 단계에서 생성된 구조물 상에 도포되는 제 131b 단계;상기 소스 드레인 금속층 패턴 및 데이터 라인들이 형성될 영역에서는 상기 포토레지스트가 그대로 남아있고, 상기 픽셀 전극이 형성될 영역에서는 상기 포토레지스트가 부분적으로 남아있고, 상기 영역들의 나머지에서는 상기 포토레지스트가 완전히 제거되도록, 상기 포토레지스트층이 하프톤 또는 그레이톤 마스크를 이 용하여 패터닝되는 제 131c 단계;상기 소스 드레인 금속층, 상기 투명 도전층 및 상기 오믹 콘택층이 식각되어 데이터 라인들 및 상기 오믹 콘택층 패턴을 형성하는 제 131d 단계;상기 제 131d 단계 후에 상기 포토레지스트에 애싱 공정이 수행되어 상기 부분적으로 남아있는 포토레지스트를 제거하는 제 131e 단계;상기 포토레지스트에 의해 노출되는 상기 소스 드레인 금속층이 식각되어 상기 투명 도전층을 노출하고, 상기 픽셀 전극이 형성되는 제 131f 단계; 및상기 포토레지스트가 제거되는 제 131g 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 액정 디스플레이의 어레이 기판을 제조하는 방법.
- 제 14 항에 있어서,상기 제 132 단계는,패시베이션층이 상기 제 131g 단계에서 생성된 구조물 상에 증착되는 제 132a 단계;포토레지스트층이 상기 제 132a 단계에서 생성된 구조물 상에 도포되는 제 132b 단계;TFT 채널이 형성될 영역 상의 상기 포토레지스트가 통상의 마스크를 사용하여 완전히 노출되는 제 132c 단계;상기 소스 드레인 금속층, 상기 투명 도전층 및 상기 오믹 콘택층이 다수-단계 식각에 의해 각각 식각되어 상기 배리어층을 노출하며, 상기 소스 전극, 상기 드레인 전극 및 상기 TFT 채널이 형성되는 제 132d 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 액정 디스플레이의 어레이 기판을 제조하는 방법.
- 제 11 항에 있어서,상기 제 3 단계는,오믹 콘택층, 투명 도전층 및 소스 드레인 금속층이 상기 제 127 단계에서 생성된 구조물 상에 순차적으로 증착되고, 상기 오믹 콘택층 패턴, 상기 픽셀 전극, 상기 소스 전극, 상기 드레인 전극, 상기 TFT 채널 및 상기 데이터 라인으로 패터닝되는 제 231 단계; 및패시베이션층이 상기 제 231 단계에서 생성된 구조물 상에 증착되는 제 232 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 액정 디스플레이의 어레이 기판을 제조하는 방법.
- 제 16 항에 있어서,상기 제 231 단계는,오믹 콘택층, 투명 도전층 및 소스 드레인 금속층이 상기 제 227 단계에서 생성된 구조물 상에 순차적으로 증착되는 제 231a 단계;포토레지스트층이 상기 제231a 단계에서 생성된 구조물 상에 도포되는 제 231b 단계;상기 소스 전극, 상기 드레인 전극 및 상기 데이터 라인들이 형성될 영역에 서는 상기 포토레지스트가 그대로 남아있고, 상기 픽셀 전극이 형성될 영역에서는 상기 포토레지스트가 부분적으로 남아있고, 상기 영역들의 나머지에서는 상기 포토레지스트가 완전히 제거되도록, 상기 포토레지스트층이 하프톤 또는 그레이톤 마스크를 이용하여 패터닝되는 제 231c 단계;상기 노출된 소스 드레인 금속층, 투명 도전층 및 오믹 콘택층이 식각되어 상기 오믹 콘택층 패턴, 상기 데이터 라인 및 상기 TFT 채널을 형성하는 제 231d 단계;상기 제 231d 단계 후에 상기 포토레지스트에 애싱이 수행되어 상기 부분적으로 남아있는 포토레지스트를 제거하는 제 231e 단계;상기 노출된 소스 드레인 금속층이 식각되어 상기 투명 도전층을 노출하며, 상기 소스 전극, 상기 드레인 전극 및 상기 픽셀 전극이 형성되는 제 231f 단계;상기 포토레지스트가 제거되는 제 231g 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 액정 디스플레이의 어레이 기판을 제조하는 방법.
- 제 11 항에 있어서,상기 배리어층 패턴의 크기는 상기 오믹 콘택층이 상기 반도체층과 접촉하도록 상기 반도체층 패턴의 크기보다 작은 것을 특징으로 하는 박막 트랜지스터 액정 디스플레이의 어레이 기판을 제조하는 방법.
- 제 11 항에 있어서,상기 배리어층의 두께는 100-300 ㎚인 것을 특징으로 하는 박막 트랜지스터 액정 디스플레이의 어레이 기판을 제조하는 방법.
- 제 11 항에 있어서,상기 반도체층의 두께는 40-100 ㎚인 것을 특징으로 하는 박막 트랜지스터 액정 디스플레이의 어레이 기판을 제조하는 방법.
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| KR20150142139A (ko) * | 2014-06-10 | 2015-12-22 | 삼성디스플레이 주식회사 | 박막트랜지스터 어레이 기판 및 그 제조방법 |
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070064917A (ko) * | 2005-12-19 | 2007-06-22 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 어레이 기판 및 그 제조 방법 |
| KR20080023475A (ko) * | 2006-09-11 | 2008-03-14 | 엘지전자 주식회사 | 포토리소그래피를 이용한 유기 박막 트랜지스터 제조 방법 |
| KR100867866B1 (ko) | 2006-09-11 | 2008-11-07 | 베이징 보에 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 | Ｔｆｔ-ｌｃｄ 어레이 기판 및 그 제조 방법 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3284432B2 (ja) * | 1994-11-16 | 2002-05-20 | セイコーエプソン株式会社 | 液晶装置及びその製造方法 |
| KR970011972A (ko) * | 1995-08-11 | 1997-03-29 | 쯔지 하루오 | 투과형 액정 표시 장치 및 그 제조 방법 |
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| JP2004157552A (ja) * | 1998-09-28 | 2004-06-03 | Sharp Corp | 液晶表示装置の製造方法 |
| JP2006267877A (ja) * | 2005-03-25 | 2006-10-05 | Quanta Display Japan Inc | 液晶表示装置とその製造方法 |
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Patent Citations (3)
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|---|---|---|---|---|
| KR20070064917A (ko) * | 2005-12-19 | 2007-06-22 | 엘지.필립스 엘시디 주식회사 | 박막 트랜지스터 어레이 기판 및 그 제조 방법 |
| KR20080023475A (ko) * | 2006-09-11 | 2008-03-14 | 엘지전자 주식회사 | 포토리소그래피를 이용한 유기 박막 트랜지스터 제조 방법 |
| KR100867866B1 (ko) | 2006-09-11 | 2008-11-07 | 베이징 보에 옵토일렉트로닉스 테크놀로지 컴퍼니 리미티드 | Ｔｆｔ-ｌｃｄ 어레이 기판 및 그 제조 방법 |
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