CN102651337A - 一种多晶硅tft阵列基板的制造方法 - Google Patents

一种多晶硅tft阵列基板的制造方法 Download PDF

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Abstract

本发明涉及液晶显示器制备领域，提供了一种多晶硅TFT阵列基板的制造方法，通过一道HTM或GTM掩膜工艺，完成了栅电极、多晶硅半导体和像素电极部分的构图处理。较现有技术中，先进行一次构图工艺处理得到多晶硅半导体部分，再进行一次构图工艺处理得到栅电极，后续在进行一次构图工艺处理得到像素电极而言，减少了两次利用掩膜板曝光的工艺处理，从而降低了工序复杂度，减少了加工时间和加工成本。

Description

一种多晶硅TFT阵列基板的制造方法
技术领域
本发明涉及液晶显示器制备领域，特别涉及一种多晶硅TFT阵列基板的制造方法。
背景技术
低温多晶硅技术(Low Temperature Poly-silicon，LTPS)最初是为了降低笔记本电脑显示屏的能耗，令笔记本电脑显得更薄更轻而研发的技术，大约在二十世纪九十年代中期开始走向试用阶段。由LTPS衍生的新一代有机发光液晶面板OLED(Organic Light-EmittingDiode，有机发光二极管)也正式走上实用阶段，它的最大优势在于超薄、重量轻、低耗电，同时其自身发光的特点，因而可以提供更艳丽的色彩和更清晰的影像。
下面参照图1、图2A～图2F，对现有技术中的多晶硅TFT阵列基板的制造方法进行说明。
图1为现有的多晶硅TFT阵列基板的制造方法的流程框图，图2A～图2F为多晶硅TFT阵列基板的制造过程中的截面图。
S101、形成多晶硅。
如图2A所示，通过等离子体增强化学汽相淀积(PECVD)法，在绝缘基板11的整个表面上形成二氧化硅(SiO2)薄膜的缓冲层12。其后，通过利用PECVD法或类似方法在缓冲层12的整个表面上形成非晶硅(a-Si)，而后通过LTPS工艺过程使a-Si结晶化，最终形成多晶硅薄膜22。
S102、形成栅极。
如图2B所示，对多晶硅层进行构图工艺处理，形成半导体层13，然后将无机材料SiO2沉积在半导体层13的整个表面上以形成栅绝缘层14。接着，将低阻抗金属层沉积在栅绝缘层14，然后通过构图工艺处理形成具有栅极15a的栅线。
S103、将杂质离子注入多晶硅。
如图2C所示，利用栅极15a作为掩膜，将高浓度的n型杂质离子掺杂到半导体层13中，由此形成源、漏极区域13a和13c。在此，由于栅极15a的存在，杂质离子未掺杂到源极区域13a和漏极区域13c之间的半导体层中，该半导体层变为沟道层13b。
S104、形成层间介电层。
如图2D所示，利用化学气相沉积(CVD)将无机材料SiO2沉积到包括栅极15a的整个表面上，由此形成层间介电层16。
S105、激活多晶硅。
半导体层13的表面经快速热退火(RTA)、利用受激准分子激光器的激光束照射或炉内热退火，激活半导体层13。
S106、形成源极、漏极。
在步骤S105完成激活工序之后，如图2E，将栅绝缘层14和层间介电层16刻蚀，以暴露源极、漏极区域13a和13c，由此形成第一接触孔20a和20b。为了刻蚀栅绝缘层14和层间介电层16，一般进行干刻蚀。接着，如图2F所示，将低阻抗金属层沉积在层间介电层16上，并且通过构图工艺处理以形成垂直于栅线并且具有源极17a、漏极17b的数据线，该源极17a、漏极17b分别与源极区域13a和漏极区域13c接触。
S107、氢化多晶硅。
利用化学气相沉积(CVD)，将诸如氮化硅(SiNx)的无机材料沉积在包括源极17a、漏极17b的整个表面上，由此形成钝化层18，并且将基板加热到其耐热温度的范围以执行将包含在钝化层18中的氢原子扩散到半导体层。
S108、形成像素电极。
将钝化层18选择性地除去，从而使漏极17b暴露，由此形成第二接触孔40，并且以经由第二接触孔40与漏极17b相接触的方式在像素区域上形成像素电极37。
可以看出，现有的多晶硅TFT阵列基板及其制造方法，需利用总计至少6次的曝光掩膜来形成半导体层、栅线层、第一接触孔、数据线层、第二接触孔和像素电极。利用曝光掩膜的次数的增加导致工序复杂，提高了加工时间和加工成本。
发明内容
(一)要解决的技术问题
针对现有技术的缺点，本发明为了解决现有制作多晶硅TFT阵列基板时利用曝光掩膜的次数较多的问题，提供了一种多晶硅TFT阵列基板的制造方法，能够减少LTPS TFT阵列基板制造过程中利用掩膜板曝光的次数，从而降低了工序复杂度，减少了加工时间和加工成本。
(二)技术方案
为此解决上述技术问题，本发明具体采用如下方案进行：
首先，本发明提供一种多晶硅TFT阵列基板的制造方法，所述方法包括步骤：
S401，在基板上形成缓冲层；
S402，在所述缓冲层上形成多晶硅层；
S403，在所述多晶硅层上形成栅绝缘层；
S404，在所述栅绝缘层上形成复合栅电极层；
S405，利用半透式掩膜板或灰色调掩膜板，对所述复合栅电极层、栅绝缘层、多晶硅层进行构图工艺处理，通过一次构图工艺得到栅电极、多晶硅半导体和像素电极的图案。
优选地，步骤S405具体包括：
在所述复合栅电极层上涂布光刻胶；
利用半透式掩膜板或灰色调掩膜板对所述光刻胶进行曝光、显影后，形成光刻胶完全保留区域、光刻胶半保留区域和光刻胶完全去除区域；其中，所述光刻胶完全保留区域对应栅电极区域和像素电极区域，所述光刻胶半保留区域对应源、漏电极区域；
利用刻蚀工艺去除掉所述光刻胶完全去除区域的复合栅电极层、栅绝缘层以及多晶硅层；
利用等离子体灰化工艺去除掉所述光刻胶半保留区域的光刻胶；
利用刻蚀工艺去除掉所述光刻胶半保留区域的复合栅电极层；
剥离掉所述光刻胶完全保留区域的光刻胶。
优选地，所述半透式掩膜板或灰色调掩膜板中，对应所述栅电极的区域及对应所述像素电极的区域为不透明区域，对应TFT源、漏电极的区域为半透明区域，其余区域为透明区域。
优选地，所述复合栅电极层由ITO层和金属层构成复合的双导电层结构，所述双导电层的制作顺序是先制作所述ITO层，接下来制作所述金属层。
优选地，所述多晶硅半导体部分的厚度为40-100nm。
优选地，所述的复合双层栅极绝缘层的所述金属层的厚度为150-350nm，所述ITO层的厚度为40-150nm。
优选地，在步骤S405之后还进行步骤：
S406，对所述多晶硅半导体部分的源电极和漏电极区域进行掺杂工艺处理，形成源电极和漏电极。
优选地，所述掺杂工艺包括：
通过自对准工艺方法采用离子浴或者离子注入的方式将BHx掺杂到所述源电极和漏电极区域。
优选地，在步骤S046之后还进行步骤：
S407，通过PECVD法制作层间介电层，并经快速热退火工艺对掺杂离子进行活化，同时对所述多晶硅半导体部分进行氢化。
优选地，在步骤S407之后还进行步骤：
S408，在所述源电极和漏电极区域之上形成通孔并在所述像素电极区域之上形成像素电极的通孔；
S409，在所述基板上形成数据线、电源线、各器件的连接线；通过干法刻蚀或者湿法刻蚀将所述像素电极区域对应的金属层刻蚀掉，使所述像素电极区域的ITO层的电极显现出来。
优选地，整个阵列制作过程使用3步构图工艺，且整个器件通过一次通孔工艺实现各器件的连接。
优选地，所述金属层的材料为Al、Mo、W、复合的Al/Mo、复合的Al-Nd或复合的Mo/Al-Nd/Mo。
(三)有益效果
本发明通过一道半透式掩膜(HTM)或灰色调掩膜(GTM)工艺，完成了栅电极、多晶硅半导体和像素电极部分的构图处理。较现有技术中，先进行一次构图工艺处理得到多晶硅半导体部分，再进行一次构图工艺处理得到栅电极，后续在进行一次构图工艺处理得到像素电极而言，减少了两次利用掩膜板曝光的工艺处理，从而降低了工序复杂度，减少了加工时间和加工成本。
附图说明
图1为现有技术中多晶硅TFT阵列基板制造方法的流程框图；
图2A为现有技术中制作多晶硅TFT阵列基板的第一示意图；
图2B为现有技术中制作多晶硅TFT阵列基板的第二示意图；
图2C为现有技术中制作多晶硅TFT阵列基板的第三示意图；
图2D为现有技术中制作多晶硅TFT阵列基板的第四示意图；
图2E为现有技术中制作多晶硅TFT阵列基板的第五示意图；
图2F为现有技术中制作多晶硅TFT阵列基板的第六示意图；
图3A为本发明中利用HTM掩膜板进行光刻胶曝光的示意图；
图3B为本发明中利用GTM掩膜板进行光刻胶曝光的示意图；
图4为本发明实施例提供的多晶硅TFT阵列基板的制造方法的流程框图；
图5A为本发明实施例提供的制作多晶硅TFT阵列基板的第一示意图；
图5B为本发明实施例提供的制作多晶硅TFT阵列基板的第二示意图；
图5C为本发明实施例提供的制作多晶硅TFT阵列基板的第三示意图；
图5D为本发明实施例提供的制作多晶硅TFT阵列基板的第四示意图；
图5E为本发明实施例提供的制作多晶硅TFT阵列基板的第五示意图；
图5F为本发明实施例提供的制作多晶硅TFT阵列基板的第六示意图；
图5G为本发明实施例提供的制作多晶硅TFT阵列基板的第七示意图；
图5H为本发明实施例提供的制作多晶硅TFT阵列基板的第八示意图；
图5I为本发明实施例提供的制作多晶硅TFT阵列基板的第九示意图；
图5J为本发明实施例提供的制作多晶硅TFT阵列基板的第十示意图；
图5K为本发明实施例提供的制作多晶硅TFT阵列基板的第十一示意图；
图5L为本发明实施例提供的制作多晶硅TFT阵列基板的第十二示意图；
图5M为本发明实施例提供的制作多晶硅TFT阵列基板的第十三示意图；
图5N为本发明实施例提供的制作多晶硅TFT阵列基板的第十四示意图；
图5O为本发明实施例提供的制作多晶硅TFT阵列基板的第十五示意图；
图5P为本发明实施例提供的制作多晶硅TFT阵列基板的第十六示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明所采取的技术方案主要是通过半透式掩膜HTM(Half ToneMask)或者灰色调掩膜GTM(Gray Tone Mask)、Dual电极以及先形成像素电极等工艺，一次构图即可直接得到栅电极、多晶硅半导体和像素电极的图案，由此来降低LTPS工艺的制作过程中掩膜的使用数量，进而实现降低成本、减少工艺步骤以及提高量产产品的良品率的目标。本发明的主要技术方案如下：
在本发明中，通过HTM或GTM工艺，同时结合不同的刻蚀手段，如先湿法刻蚀(Wet Etch)实现对复合栅电极层(由金属层和ITO层)进行刻蚀，而后通过干干法刻蚀(Dry Etch)或者湿法刻蚀实现对上述金属层刻蚀完毕后下面非金属的刻蚀，刻蚀范围包括对栅极绝缘层的刻蚀和多晶硅(Poly-Si)的刻蚀，本步刻蚀可以完成有源层多晶硅和像素电极的构图工艺过程；
在上述步骤完成之后，通过灰化工艺，将HTM或GTM工艺后的S/D区域相对应的PR胶(Photo Resist)剥离掉，而后经干法刻蚀工艺将灰化区域相对应的栅金属刻蚀掉，进而实现了通过一道掩膜完成多晶硅、栅电极和像素电极的构图工艺过程。
在采用本发明的方法制作顶栅极LTPS TFT的应用时，为了克服灰化过程及灰化后刻蚀工艺对裸露的多晶硅层侧壁的影响，应在设计时将多晶硅的图案(pattern)相对于两道掩膜分别实现多晶硅和栅电极图案工艺中的多晶硅图案略放大，其大小(即图案宽度)约为0.5-1.0μm，这样将有效的克服3次掩膜对LTPS TFT特性可能造成的影响。
在本发明中，通过Dual电极的工艺(金属层+ITO层)，一道掩膜完成栅极线和像素电极的构图工艺，此过程像素电极还没有完全制作完毕，像素电极区域将会在数据线形成的时候，通过增加刻蚀时间等工艺过程，最终完成像素电极的制作，但此步工艺不增加掩膜。
此外，更进一步地，本发明一个优选的应用中，特别是只采用一次通孔工艺完成所有的器件连接，且通孔的刻蚀只经过一层钝化，这样可以很好的克服现有技术多层刻蚀形成通孔所带来的风险，提高产品的良率。
最后针对于各个信号线以及像素电极周边保护的问题，可以通过OLED的像素定义(Design Layer)掩膜来完成。
下面，结合说明书相关附图对本发明的制作方法和相关HTM掩膜板及GTM掩膜板做进一步的说明：
实施例1
本发明实施例1提供的多晶硅TFT阵列基板的制造方法，以利用半透式掩膜板(HTM)制造低温多晶硅TFT阵列基板为例进行说明。
首先，参照图3A对HTM工艺的主要原理进行说明。图3A表示利用HTM掩膜板31对光刻胶进行曝光处理的过程。在HTM掩膜板31中，包括透明区域311、不透明区域312和半透明区域313。光刻胶32为曝光后的状态，其中，区域321对应HTM掩膜板31的透明区域311，区域322对应HTM掩膜板31的不透明区域312，区域323对应HTM掩膜板31的半透明区域313。光刻胶33为显影后的状态，其中，区域331对应HTM掩膜板31的透明区域311，区域332对应HTM掩膜板31的不透明区域312，区域333对应HTM掩膜板31的半透明区域313。
下面参照图4、图5A-图5P对本发明实施例提供的采用了HTM掩膜板的多晶硅TFT阵列基板的制造方法进行说明。
S401、在基板上形成缓冲层。
具体的，先通过初始清洁(Initial clean)工艺实现对玻璃基板的清洗，清洁度要符合粒子≤300ea(粒径≥1μm)，玻璃基板的厚度可以为0.3-0.7mm。为了防止玻璃基板中有害物质，如碱金属离子及其他杂质对多晶硅薄膜层性能的影响，采用PECVD法在玻璃基板上沉积缓冲层，且沉积缓冲层前要进行预清洗(Pre-clean)。
如图5A所示，下层为玻璃基板51，玻璃基板51上覆有缓冲层52。在本实施例中，缓冲层由两部分构成，首先沉积一层厚度约为50-100nm的SiNx薄膜，它可以很好地抑制玻璃基板中的金属原子及杂质对多晶硅薄膜的影响。为了防止SiNx中缺陷态对多晶硅薄膜结晶质量的影响，在SiNx薄膜之上再沉积一层厚度约为100-150nm的SiO2薄膜，它可以很好的与多晶硅薄膜进行匹配。缓冲层制备完后可以进行退火和表面处理，以优化该缓冲层的质量。
S402、在缓冲层上形成多晶硅层。
如图5B所示，采用PECVD法在缓冲层52上沉积厚度为40-60nm，的非晶硅层，对其进行结晶化处理后得到多晶硅层53。
具体的，采用PECVD法在缓冲层上沉积完非晶硅层后，采用高温烤箱或者RTA(快速热退火)对非晶硅层进行脱氢工艺处理，温度在400-500℃，以防止在晶化过程中的氢爆现象以及降低晶化后薄膜内部的缺陷态密度作用。脱氢工艺完成后，进行LTPS工艺过程，对a-Si薄膜进行多晶化处理，一般采用的方法为激光退火工艺(ELA)、金属诱导结晶工艺(MIC)、固相结晶工艺(SPC)等结晶化手段对非晶硅层进行结晶化处理。结晶化后还需采用DHF(二羟基富马酸二甲酯，纯度为1-10％)或者稀释的HF(氢氟酸)药液进行清洗工艺，对多晶硅薄膜层的表面进行处理，这样可以降低多晶硅薄膜层的表面粗糙度，去除由于结晶化而带来的褶皱或者尖端凸起等，以使多晶硅薄膜层能更好的与后面的薄膜层相接触，并可以提高整个器件的性能。
S403、在多晶硅层上形成栅绝缘层。
如图5C所示，在处理好的多晶硅层53之上，采用PECVD法沉积栅绝缘层54。该绝缘层可以是复合的SiO2，(40-100nm)/SiNx(80-150nm)薄膜，也可以采用单层的SiO2(100-200nm)薄膜。
S404、在栅绝缘层上形成复合栅电极层。
如图5D所示，在栅绝缘层54之上，采用溅射法形成复合栅电极层55厚度为200-400nm(由ITO层551和金属层552组成，其中551的厚度为40-150nm，552的厚度为150-350nm)。该栅电极层中的金属层552的材料可以为Al、Mo、复合的Al/Mo、复合的Al-Nd、Mo/Al-Nd/Mo、W等电极材料。其中，ITO层在像素电极区域的部分用于形成像素电极。
S405、利用HTM掩膜板，对栅电极层、栅绝缘层、多晶硅层以及像素电极进行构图工艺处理，得到栅电极、多晶硅半导体和像素电极部分。
如图5E所示，在上述结构的基板上涂覆一层光刻胶56，之后用HTM掩膜板60进行曝光处理。该HTM掩膜板60针对的是TFT和像素电极区域，对应栅电极和像素电极区域的部分为不透明区域61，对应源电极、漏电极区域的部分为半透明区域62，其余区域为透明区域。
图5F为上述曝光后的光刻胶56的状态示意图，其中，光刻胶56的区域561对应HTM掩膜板60的不透明区域61，光刻胶56的区域562对应HTM掩膜板60的半透明区域62，其余区域对应HTM掩膜板60的透明区域。
图5G为显影后的光刻胶56的状态示意图，其中，光刻胶56的区域561为光刻胶完全保留区域，光刻胶56的区域562为光刻胶半保留区域，其他区域为光刻胶完全去除区域。
然后，如图5H所示，经过湿法刻蚀(Wet Etch)工艺对光刻胶完全去除区域的栅电极层55进行刻蚀，之后再经过干法刻蚀(Dry Etch)工艺对光刻胶完全去除区域的栅绝缘层54和多晶硅层53进行刻蚀，得到多晶硅半导体部分53′。其中的工艺过程可以进行细化调整，比如说先干法刻蚀后湿法刻蚀或者混合刻蚀等工艺。
之后，经等离子体灰化处理，将光刻胶56的光刻胶半保留区域562刻蚀掉，余下光刻胶完全保留区域561，如图5I所示，该光刻胶完全保留区域561对应栅电极和像素电极区域。
然后，如图5J所示，再经过干法或者湿法刻蚀工艺对光刻胶半保留区域562的栅金属层进行二次刻蚀。
如图5K所示，剥离掉光刻胶56的光刻胶完全保留区域561后，得到复合栅电极及像素电极区域部分55′，分别为ITO层电极551′和金属层电极552′。
至此，本发明中，通过一道HTM掩膜工艺，完成了栅电极、多晶硅半导体和像素电极部分的构图处理。较现有技术中，先进行一次构图工艺处理得到多晶硅半导体部分，再进行一次构图工艺处理得到栅电极，后续在进行一次构图工艺处理得到像素电极而言，减少了两次利用掩膜板曝光的工艺处理，从而降低了工序复杂度，减少了加工时间和加工成本。
在本实施方案中，相对现有技术的三道掩膜工艺分别实现多晶硅半导体部分、栅电极和像素电极而言，本实施例中的多晶硅半导体部分略放大，约为0.5-1.0μm，这样将有效的克服掩膜工艺减少对LTPSTFT特性可能造成的影响。
更进一步地，本发明的优选实施例中，还通过一次通孔工艺实现各器件的连接，并且整个阵列制作过程中仅使用3步构图(3次掩膜)工艺，具体的优选实施方式为：
S406、对多晶硅半导体的源电极和漏电极区域进行高浓度的P-type掺杂工艺。
如图5L所示，通过自对准工艺(Self Align)方法，采用离子浴或者离子注入的方式，将BHx(B2H6/H2的混合比为5～10％或者BF3)掺杂到源、漏电极区域53′a、53′c，掺杂剂量为1～5×1015cm-2，掺杂能量为5～100KeV，由于栅极区域55′的存在，杂质离子未掺杂到源极区域53′a和漏极区域53′c之间的多晶硅层中，该区域变为沟道层53′b。
S407、形成层间介电层。
如图5M所示，通过PECVD制作层间介电层57，其薄膜材料可以为复合的SiNx/SiO2、SiNx或者SiO2薄膜，厚度可以为300-500nm。而后经快速热退火(Rapid Thermal Annealing，RTA)工艺，对掺杂离子进行活化，同时利用栅极绝缘层和形成层间介电层中SiNx中含有的H，在RTA活化过程中实现对多晶硅层的氢化。通过这种方法可以减少整个工艺的制作步骤，如后续的H2的等离子体氢化过程。
S408、形成通孔。
如图5N所示，通过第二次构图工艺处理实现通孔58a-58e的刻蚀，通过该通孔58a、58c使得薄膜晶体管的源、漏电极53′a、53′c露出，同时形成栅电极通孔58b、像素电极通孔58e的部分以及像素电极与源/漏极连接的通孔58d。此外，图中未表示，本步骤还应在数据线相应位置也形成通孔，露出数据线，以便通过后续工序使得数据线与源电极相连接。
S409、形成数据线、电源线。
通过溅射蒸镀数据(Data)线和电源(VDD)线金属层59，该金属层可以是厚度为300-400nm的Mo、Al、Al-Mo和Mo/Nd-Al/Mo等，如图5O所示。在上述电极形成之后，并通过第三次构图工艺处理得到Data线、VDD线等信号线、各电子器件的连接线59′a、59′b、59′c，如图5P所示。在上述部分图像化后，再通过增加刻蚀的时间(干刻或者湿刻)将像素电极区域的ITO551上面的金属层552刻蚀掉，进而通过一次刻蚀形成像素电极区域60。
这里，采用双电极主要是为了形成与OLED接触的ITO电极，这样可以很好的降低电极与OLED势垒和接触电阻，同时在数据线与像素电极接触点处采用金属对金属的连接方式，这种方法也很好的降低了金属与ITO直接连接而引起接触电阻过大的问题。双层电极由于是接连形成的，中间并没有经历其他形成层的过度，ITO层与金属层之间的接触电阻和势垒也会降到最低。这样可以有效的克服大尺寸显示器件信号延迟的问题，进而可有效的提高面板的显示效果。同时本发明在制作通孔时只经过一层绝缘层，这样可以有效的提高刻蚀效果，较现有的多层刻蚀得到通孔的技术，在提高产品的良率等方面将会有很好大的改进。
实施例2
本发明实施例2提供的多晶硅TFT阵列基板的制造方法，以利用灰色调掩膜板(GTM)制造低温多晶硅TFT阵列基板为例进行说明。
首先，参照图3B对GTM工艺的主要原理进行说明。GTM掩膜板是通过光栅效应，使mask在不同区域透过光的强度不同，而使光刻胶进行选择性曝光、显影。图3B表示利用GTM掩膜板31′对光刻胶进行曝光处理的过程。在GTM掩膜板31′中，包括透明区域311′、不透明区域312′和半透明区域313′。光刻胶32′为曝光后的状态，其中，区域321′对应GTM掩膜板31′的透明区域311′，区域322′对应GTM掩膜板31′的不透明区域312′，区域323′对应GTM掩膜板31′的半透明区域313′。光刻胶33′为显影后的状态，其中，区域331′对应GTM掩膜板31′的透明区域311′，区域332′对应GTM掩膜板31′的不透明区域312′，区域333′对应GTM掩膜板31′的半透明区域313′。
本实施例2与实施例1相比，除在步骤S405中，使用GTM进行构图工艺的步骤与实施例1使用HTM进行构图工艺的步骤略有所不同之外，其余步骤与实施例1完全相同，参照图5A-图5P即可完全了解，在此不再赘述。
本发明各实施例提供的多晶硅TFT阵列基板的制造方法中，在基板上形成多晶硅层、栅绝缘层、栅电极层之后，通过HTM或GTM掩膜板进行一次构图工艺处理，即可直接得到栅电极、多晶硅半导体和像素电极的图案部分。较现有技术中，先进行一次构图工艺处理得到多晶硅半导体部分，再进行一次构图工艺处理得到栅电极，再进行一次构图工艺处理得到像素电极而言，减少了两次利用掩膜板曝光的工艺处理。且本发明的整个阵列基板制作过程中仅用了三次构图工艺处理就实现了现有技术中原本需用六次构图工艺处理得到的TFT阵列基板，大大降低了工序的复杂度，减少了加工时间和加工成本。
相对于现有技术，本发明由于采用了HTM或GTM的技术手段，通过3次掩膜的工艺过程即可得到TFT阵列基板，大大提高了生产线的效率，改善了现有技术工艺步骤繁多带来的产品良率下降等问题，同时本发明还解决了LTPS的技术门槛过高的准入情况，由于采用3次掩膜简单的工艺过程，降低了工艺难度，提高了产品的良率，进而解决了LTPS工艺成本过高的问题，通过对本发明的应用可以大大降低生产成本，提高产品的良率。
以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的实际保护范围应由权利要求限定。

Claims (12)

1.一种多晶硅TFT阵列基板的制造方法，其特征在于，所述方法包括步骤：
S401，在基板上形成缓冲层；
S402，在所述缓冲层上形成多晶硅层；
S403，在所述多晶硅层上形成栅绝缘层；
S404，在所述栅绝缘层上形成复合栅电极层；
S405，利用半透式掩膜板或灰色调掩膜板，对所述复合栅电极层、栅绝缘层、多晶硅层进行构图工艺处理，通过一次构图工艺得到栅电极、多晶硅半导体和像素电极的图案。
2.根据权利要求1所述的方法，其特征在于，步骤S405具体包括：
在所述复合栅电极层上涂布光刻胶；
利用半透式掩膜掩膜板或灰色调掩膜板对所述光刻胶进行曝光、显影后，形成光刻胶完全保留区域、光刻胶半保留区域和光刻胶完全去除区域；其中，所述光刻胶完全保留区域对应栅电极区域和像素电极区域，所述光刻胶半保留区域对应源、漏电极区域；
利用刻蚀工艺去除掉所述光刻胶完全去除区域的复合栅电极层、栅绝缘层以及多晶硅层；
利用等离子体灰化工艺去除掉所述光刻胶半保留区域的光刻胶；
利用刻蚀工艺去除掉所述光刻胶半保留区域的复合栅电极层；
剥离掉所述光刻胶完全保留区域的光刻胶。
3.根据权利要求1所述的方法，其特征在于，所述半透式掩膜板或灰色调掩膜板中，对应所述栅电极的区域及对应所述像素电极的区域为不透明区域，对应TFT源、漏电极的区域为半透明区域，其余区域为透明区域。
4.根据权利要求1所述的方法，其特征在于，所述复合栅电极层由ITO层和金属层构成复合的双导电层结构，所述双导电层的制作顺序是先制作所述ITO层，接下来制作所述金属层。
5.根据权利要求1所述的方法，其特征在于，所述多晶硅半导体部分的厚度为40-100nm。
6.根据权利要求4所述的方法，其特征在于，所述的复合栅电极层的所述金属层的厚度为150-350nm，所述ITO层的厚度为40-150nm。
7.根据权利要求1所述的方法，其特征在于，在步骤S405之后还进行步骤：
S406，对所述多晶硅半导体部分的源电极和漏电极区域进行掺杂工艺处理，形成源电极和漏电极。
8.根据权利要求7所述的方法，其特征在于，所述掺杂工艺包括：
通过自对准工艺方法采用离子浴或者离子注入的方式将BHx掺杂到所述源电极和漏电极区域。
9.根据权利要求7所述的方法，其特征在于，在步骤S406之后还进行步骤：
S407，通过PECVD法制作层间介电层，并经快速热退火工艺对掺杂离子进行活化，同时对所述多晶硅半导体部分进行氢化。
10.根据权利要求9所述的方法，其特征在于，在步骤S407之后还进行步骤：
S408，在所述源电极和漏电极区域之上形成通孔并在所述像素电极区域之上形成像素电极的通孔；
S409，在所述基板上形成数据线、电源线、各器件的连接线；通过干法刻蚀或者湿法刻蚀将所述像素电极区域对应的金属层刻蚀掉，使所述像素电极区域的ITO层的电极显现出来。
11.根据权利要求1所述的方法，其特征在于，整个阵列基板制作过程使用3次构图工艺，且整个器件通过一次通孔工艺实现各器件的连接。
12.根据权利要求4所述的方法，其特征在于，所述金属层的材料为Al、Mo、W、复合的Al/Mo、复合的Al-Nd或复合的Mo/Al-Nd/Mo。
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