KR20020061510A - ＴＦＴ용 Ｓｉ층의 금속 유도 자기-정합 결정화 - Google Patents

ＴＦＴ용 Ｓｉ층의 금속 유도 자기-정합 결정화 Download PDF

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Abstract

본 발명은 반도체 디바이스, 박막 트랜지스터(TFT), 및 TFT를 형성하는 처리 방법을 설명한다. 본 발명에 따른 반도체 디바이스는 상단-게이트형 박막 트랜지스터(TFT)를 포함하고, 상기 상단-게이트형 TFT는 기판에 형성되고, 또한 이는: 상기 기판상에 피착된 절연층; 상기 절연층상에 피착된 금속-도펀트 (dopant) 화합물로부터 형성된 소스 전극 및 드레인 전극; 상기 절연층과 상기 소스 전극 및 상기 드레인 전극상에 피착된 폴리 실리콘 (poly-Si)층; 상기 금속-도펀트 화합물로부터의 상기 도펀트의 이동을 통해 상기 금속-도펀트 화합물과 상기 poly-Si층 사이에 형성된 저항성 접촉층; 상기 poly-Si층상에 피착된 게이트 절연층; 및 상기 게이트 절연층상에 형성된 게이트 전극을 포함하고, 상기 poly-Si층은 금속 유도 측면방향 결정화에 의해 결정화된다.

Description

ＴＦＴ용 Ｓｉ층의 금속 유도 자기-정합 결정화{METAL INDUCED SELF-ALIGNED CRYSTALLIZATION OF Si LAYER FOR TFT}
본 발명은 반도체 디바이스, 박막 트랜지스터 (thin film transistor, TFT), 및 TFT를 형성하는 처리 과정에 관한 것으로, 구체적으로는 새로운 상단-게이트형 TFT를 포함하는 반도체 디바이스, 새로운 상단-게이트형 TFT, 및 비정질 실리콘의 금속 유도 결정화를 통해 새로운 상단-게이트형 TFT를 형성하는 처리 과정에 관한 것이다.
TFT가 낮은 전력 소모로 얇고 가벼운 디바이스를 제공할 수 있기 때문에, 액티브 매트릭스형 (active matrix type) 액정 디스플레이, 유기체 전계-발광 (organic electro-luminescence) 디스플레이, 및 영상 센서와 같이 넓은 범위의 반도체 디바이스에 박막 트랜지스터(TFT)가 사용되어 왔다. TFT 중에서, 폴리-실리콘 (이하, 'poly-Si'이라 함)을 사용하는 TFT는 낮은 제작 비용으로 넓은 면적의 고해상도 디바이스를 제공할 수 있는 가능성 때문에 주목을 받고 있다.
종래에는 poly-Si가 고체형 결정화 또는 레이저 결정화를 통하여 유리, 금속, 산화금속, 단일 결정 실리콘과 같은 기판상에 형성된다. 전형적인 고체형 결정화는 비정질 실리콘 (a-Si)층을 피착하는 단계와, a-Si층을 결정화하기 위해 수 시간 내지 수십 시간 사이에서 그 층을 약 400도에서 550도로 가열하는 단계를 포함한다. 전형적인 레이저 결정화는 a-Si층을 조사하여 조사된 지점에 있는 a-Si를 녹이는 단계와, 주위 온도로 냉각시킬 때 Si를 재결정화하는 단계를 포함한다.
도 1은 상단-게이트형 TFT에 적용되는 고체형 결정화에 대한 처리 과정을 도시한다. 도 1(a)에 도시된 바와 같이 종래 처리 과정에서는 적절한 피착 기술에 의해 a-Si층(102)이 기판(101)상에 피착되고, 이어서 그 위에 Ni층(103)이 피착된다. 피착된 층들을 포함하는 기판(101)에는 400도에서 550도로 어닐링 (annealing) 처리가 행해지고, 그에 의해 도 1(b)에 도시된 바와 같이 a-Si층을 Ni층(103)의 결정 구조에 의해 유도되는 poly-Si층(104)으로 결정화한다. 도 1(b)에 설명된 경우에서는 poly-Si층(104)에 결정질 경계 (104a, 104b)가 무작위로 형성된다. 다음에는 종래의 처리 과정이 도 1(c)에 도시된 게터링 (gettering) 처리 과정으로 진행되어, Ni층(103)에 HF 처리 및 어닐링 처리가 행해지고 게터링 처리에 의해 Ni층(103)을 제거한다.
이후에는 도 1(d)에 도시된 바와 같이, poly-Si층(104)에 게이트 절연층(105)이 피착되고, poly-Si층(104)에 게이트 전극(106)이 형성된다. 다음에는31P+의 반응 이온 도핑과 같은 적절한 기술에 의해 N+ 도핑이 적용되어 소스 및 드레인 전극을 제공한다.
종래의 금속 유도 결정화에 의해 형성된 poly-Si층을 갖는 종래의 TFT는 충분한 성능을 나타내지만, 아직까지 poly-Si층에 무작위로 생성된 결정질 경계로 인해 on-전류 및 off-전류에서 모두 불균일성과 같은 불편한 점들을 갖는다. 부가하여, 디바이스를 형성하기 위해 피착 이후에 Ni를 제거하는 처리와 도핑 처리가 필요하므로, 제작 처리가 다소 복잡해진다.
일본 특개평 7-45519호는 반도체 디바이스 및 그를 형성하는 처리 과정을 설명하는 것으로, 여기서는 Ni, Fe, Co, Ru, Rh, Pd, Os, Ir, Pt, Sc, Ti, V, Cr, Mn, Cu, Zn, Au, Ag, 또는 그들의 실리사이드로 피착된 아일랜드 (island)를 사용하여 소정의 유리 기판의 유리 천이 온도 보다 낮거나 a-Si의 결정화 온도 보다 낮은 온도로 어닐링 처리함으로서 a-Si를 결정화하여 poly-Si가 발생된다. 이들 아일랜드는 결정화를 위한 시드 (seed)로 작용하고, 그 결과인 결정질 경계는 제어되는 방식하에 형성된다. 설명된 반도체 디바이스는 충분한 성능을 나타냈지만, 결정질 경계가 아직까지 무작위성을 가지므로, on 및 off-전류에서 불균일성이 발생될 수 있다. 제작 처리도 또한 Ni층의 제거 단계 및 도핑 단계를 요구한다.
일본 특허 공표 (공개) Heisei No. 9-213966은 반도체 디바이스를 형성하는 처리 과정을 설명하는 것으로, 여기서는 a-Si층이 레이저 조사를 사용하여 결정화되고, 큰 결정 크기를 갖는 poly-Si를 갖춘 TFT 디바이스가 설명된다. 구해진 TFT디바이스는 TFT가 off 상태일 때 충분히 낮은 누설 전류를 갖는다. 레이저 조사에 의한 결정화는 결정질 경계의 불균일성을 개선하고, 상기에 설명된 바와 같이 poly-Si층에 큰 결정 크기를 제공할 수 있지만, 처리 과정에서 산업적인 규모의 공장을 설립하기 위한 자금 투자가 큰 레이저 시스템을 요구하므로, 디바이스 가격을 상승시키게 된다. 부가하여, 레이저 조사가 poly-Si층에 큰 결정 크기를 제공하지만, 디바이스 특성을 개선하기 위해서는 더 큰 결정 크기가 요구된다.
그러므로, TFT의 on 및 off-전류가 개선되고 더 간단한 처리 과정으로 제작되는 반도체 디바이스를 제공할 것이 요구된다.
또한, on 및 off-전류 특성을 개선시키고 더 간단한 처리 과정으로 제작되는 상단-게이트형 TFT를 제공할 것이 요구된다.
또한, on 및 off-전류 특성을 개선시키고 더 간단한 처리 과정으로 제작되는 TFT를 형성하기 위한 처리 과정을 제공할 것이 요구된다.
그러므로, 본 발명의 목적은 TFT의 on 및 off-전류가 개선되고 더 간단한 처리 과정으로 제작되는 반도체 디바이스를 제공하는 것이다.
또한, 본 발명의 또 다른 목적은 on 및 off-전류 특성을 개선시키고 더 간단한 처리 과정으로 제작되는 상단-게이트형 TFT를 제공하는 것이다.
또한, 본 발명의 또 다른 목적은 on 및 off-전류 특성을 개선시키고 더 간단한 처리 과정으로 제작되는 TFT를 형성하기 위한 처리 과정을 제공하는 것이다.
본 발명은 금속-도펀트 (dopant) 화합물로 형성된 층에서 a-Si의 결정화가실행될 때 금속-도펀트 화합물이 상단-게이트형 TFT에서 뛰어난 전극으로 작용한다는 발견 내용을 일부 근거로 한다.
본 발명에 따르면, 상단-게이트형 박막 트랜지스터 (TFT)를 포함한 반도체 디바이스가 제공된다. 본 발명에 따르면, 반도체 디바이스는 상단-게이트형 박막 트랜지스터(TFT)를 포함하고, 상기 상단-게이트형 TFT는 기판에 형성되고, 또한:
상기 기판상에 피착된 절연층;
상기 절연층상에 피착된 금속-도펀트 화합물로부터 형성된 소스 전극 및 드레인 전극;
상기 절연층과 상기 소스 전극 및 상기 드레인 전극상에 피착된 폴리 실리콘 (poly-Si)층;
상기 금속-도펀트 화합물로부터의 상기 도펀트의 이동을 통해 상기 금속-도펀트 화합물과 상기 poly-Si층 사이에 형성된 저항성 접촉층;
상기 poly-Si층상에 피착된 게이트 절연층; 및
상기 게이트 절연층상에 형성된 게이트 전극 - 상기 poly-Si층은 금속 유도 측면방향 결정화에 의해 결정화됨 -
을 포함한다.
본 발명에 따르면, 상기 금속-도펀트 화합물은 Ni, Fe, Co, Pt, Mo, Ti, B, 및 P로 구성된 그룹으로부터 선택된 원소를 포함할 수 있다.
본 발명에 따르면, 금속-도펀트 화합물은 NiP 또는 NiB가 될 수 있다.
본 발명에 따르면, 상기 금속-도펀트 화합물은 NiP가 될 수 있고, P의 농도는 0.5 at% 내지 10 at%의 범위가 될 수 있다.
본 발명에 따르면, 상기 금속-도펀트 화합물은 NiB가 될 수 있고, B의 농도는 0.25 at% 내지 2.0 at%의 범위가 될 수 있다.
본 발명에 따르면, 상기 기판상에 광차폐층이 형성될 수 있고, 복수의 상기 TFT는 상기 반도체 디바이스에 액티브 매트릭스를 형성하도록 배열되어, 상기 반도체 디바이스가 액티브 매트릭스 (active matrix) 액정 디스플레이로 사용된다.
본 발명에 따르면, 복수의 상기 TFT는 상기 반도체 디바이스에서 액티브 매트릭스를 형성하도록 배열되어, 상기 반도체 디바이스가 액티브 매트릭스 전계-발광 디스플레이 또는 영상 센서로 사용된다.
본 발명에 따르면, 상단-게이트형 박막 트랜지스터 (TFT)가 제공된다. 상기 상단-게이트형 TFT는 기판에 형성되고, 또한:
상기 기판상에 피착된 절연층;
상기 절연층상에 피착된 금속-도펀트 화합물 Ni로부터 형성된 소스 전극 및 드레인 전극;
상기 절연층과 상기 소스 전극 및 상기 드레인 전극상에 피착된 폴리 실리콘 (poly-Si)층;
상기 금속-도펀트 화합물로부터의 상기 도펀트의 이동을 통해 상기 금속-도펀트 화합물과 상기 poly-Si층 사이에 형성된 저항성 접촉층;
상기 poly-Si층상에 피착된 게이트 절연층; 및
상기 게이트 절연층상에 형성된 게이트 전극
을 포함하고, 상기 poly-Si층은 금속 유도 측면방향 결정화에 의해 결정화된다.
본 발명에 따르면, 상기 금속-도펀트 화합물은 Ni, Fe, Co, Pt, Mo, Ti, B, 및 P로 구성된 그룹으로부터 선택된 원소를 포함할 수 있다.
본 발명에 따르면, 상기 금속-도펀트 화합물은 NiP 또는 NiB가 될 수 있다.
본 발명에 따르면, 상기 금속-도펀트 화합물은 NiP가 될 수 있고, P의 농도는 0.5 at% 내지 10 at%의 범위가 될 수 있다.
본 발명에 따르면, 상기 금속-도펀트 화합물은 NiB가 될 수 있고, B의 농도는 0.25 at% 내지 2.0 at%의 범위가 될 수 있다.
본 발명에 따르면, 상기 기판상에 광차폐층이 형성될 수 있고, 복수의 상기 TFT는 액티브 매트릭스를 형성하도록 배열되어, 상기 상단-게이트형 TFT가 액티브 매트릭스 액정 디스플레이에 포함된다.
본 발명에 따르면, 복수의 상기 TFT는 액티브 매트릭스를 형성하도록 배열되어, 상기 상단-게이트형 TFT가 액티브 매트릭스 전계-발광 디스플레이 또는 영상 센서에 포함된다.
본 발명에 따르면, 상단-게이트형 TFT를 형성하는 처리 과정이 제공된다. 그 처리 과정은:
TFT 구조를 지지하기 위한 기판을 제공하는 단계;
상기 기판상에 절연층을 피착하는 단계;
상기 절연층상에 금속-도펀트 화합물을 피착하는 단계;
상기 금속-도펀트 화합물을 패터닝하여 소스 전극 및 드레인 전극을 형성하는 단계;
상기 절연층 및 상기 금속-도펀트 화합물상에 a-Si층을 피착하는 단계;
상기 a-Si층상에 게이트 절연층을 피착하는 단계;
상기 게이트 절연층상에 게이트 재료를 피착하는 단계;
상기 층들을 패터닝하여 상기 기판상에 상단-게이트형 TFT 구조를 형성하는 단계; 및
상기 a-Si층을 어닐링 (annealing) 처리하여 자기-정합된 결정질 경계를 갖는 폴리 실리콘 (poly-Si)층을 얻고 상기 금속-도펀트 화합물과 상기 poly-Si층 사이에 저항성 접촉층을 형성하는 단계
를 포함한다.
본 발명에 따르면, 상기 a-Si층의 결정화는 상기 a-Si층의 외부 측면방향 위치로부터 시작되어 상기 a-Si층의 내부로 진행하여 결정질 경계가 자기-정합된 방식으로 상기 poly-Si층의 약 중간 부분에 형성된다.
본 발명에 따르면, 상기 금속-도펀트 화합물은 Ni, Fe, Co, Pt, Mo, Ti, B, 및 P로 구성된 그룹으로부터 선택된 원소를 포함할 수 있다.
본 발명에 따르면, 상기 금속-도펀트 화합물은 NiP 또는 NiB가 될 수 있다.
본 발명에 따르면, 상기 처리는 상기 기판상에 광차폐층을 피착하는 단계를 더 포함할 수 있다.
본 발명에 따르면, 상단-게이트형 TFT를 형성하는 처리 과정이 제공된다.그 처리 과정은:
TFT 구조를 지지하기 위한 기판을 제공하는 단계;
상기 기판상에 절연층을 피착하는 단계;
상기 절연층상에 금속-도펀트 화합물을 피착하는 단계;
상기 금속-도펀트 화합물을 제1 패터닝 처리로 패터닝하여 소스 전극 및 드레인 전극을 형성하는 단계;
상기 절연층 및 상기 금속-도펀트 화합물상에 a-Si층을 피착하는 단계;
상기 a-Si층을 어닐링 처리하여 자기-정합된 결정질 경계를 갖는 폴리 실리콘 (poly-Si)층을 얻고 상기 금속-도펀트 화합물과 상기 poly-Si층 사이에 저항성 접촉층을 형성하는 단계;
상기 poly-Si층상에 게이트 절연층을 피착하는 단계;
상기 게이트 절연층상에 게이트 재료를 피착하는 단계; 및
상기 층들을 패터닝하여 상기 기판상에 상기 상단-게이트형 TFT 구조를 형성하는 단계
를 포함한다.
이후에는 도면에 설명된 제한되지 않는 실시예와 함께 상세한 설명에 의해 본 발명이 이해된다.
도 1은 상단-게이트형 TFT의 종래 구조와 제작 과정을 도시하는 도면.
도 2는 본 발명에 따른 TFT를 도시하는 도면.
도 3은 본 발명에 따른 TFT 구조에서 확대된 층 구조를 도시하는 도면.
도 4는 본 발명에 따른 TFT 구조의 또 다른 실시예를 도시하는 도면.
도 5는 본 발명에 따라 액정 디스플레이 디바이스에서 사용되는 TFT 구조를 형성하기 위한 각 처리 단계에 의해 기판상에 형성된 구조를 도시하는 도면.
도 6은 본 발명에 따라 액정 디스플레이 디바이스에서 사용되는 TFT 구조를 형성하기 위한 각 처리 단계에 의해 기판상에 형성된 구조를 도시하는 도면.
도 7은 NiP 또는 NiB층을 에칭한 전후에 본 발명의 TFT 구조를 도시하는 도면.
도 8은 본 발명에 따라 TFT가 형성된 액티브 매트릭스형 TFT 배열을 포함하는 반도체 디바이스의 평면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 기판
2: 광차폐층
3: 절연층
4: 소스 전극
5: 드레인 전극
6: poly-Si층
7: 접촉층
8: 결정질 경계
9: 게이트 절연층
10: 게이트 전극
도 2는 본 발명에 따라 액정 디스플레이 디바이스에 적절하게 사용되는 상단-게이트형 TFT의 단면도를 도시한다. 도 2에 도시된 상단-게이트형 TFT는 기판(1), 광차폐층(2), 및 절연층(3)을 포함한다. 기판(1)은 소다 석회 유리, 붕규산 유리, 알루미늄 붕규산 유리와 같은 알칼리 유리 뿐만 아니라 실질적으로 비알칼리 원소들을 포함하는 비알칼리 유리, 및 수정 유리에서 선택될 수 있다. 광차폐층(2)은 기판(1)을 통한 빛을 차폐시키도록 스퍼터링 (sputtering) 또는 진공 증발과 같은 적절한 피착 방법에 의해 기판(1)상에 피착된다. 본 발명에 따른 반도체 디바이스가 전계-발광 디바이스 또는 CCD로 사용될 때는 기판(1)의 투명성이 필요하지 않으므로, 기판(1)은 특정 용도에 따라 유리, 금속, 산화금속, 세라믹, 단일 결정질 실리콘 등에서 선택된 적절한 기판으로부터 선택될 수 있다.
광차폐층(2)은 GeSi:H, GeOx, GeNx와 같은 게르마늄 화합물, NbOx와 같은 니오븀 화합물, 크롬(Cr), 및 몰리브덴(Mo), 또는 MoCr과 같은 그들의 합금으로부터 선택될 수 있다. 광차폐층(2)의 두께는 바람직하게 약 200 nm 내지 300 nm의 범위에 있다. SiOx의 절연층(3)은 또한 전류가 광차폐층(2)을 통해 누설되는 것을 방지하고 액정 디스플레이의 성능을 개선하도록 기판(1)과 광차폐층(2)상에 피착된다. 절연층(3)은 수용가능한 성능이 얻어지는 범위에서 예를 들어, SiNx또는 SiOx이외의 SiOxNy와 같은 절연 재료로부터 선택될 수 있다.
절연층(3)상에는 소스 전극(4) 및 드레인 전극(5)이 형성된다. 도 2에 도시된 실시예에서는 소스 및 드레인 전극 (4, 5)이 약 200 nm의 두께를 갖는 NiP 합금으로 구성된다. NiP 합금은 NiP로부터 주어지는 P의 동시 도핑에 의해 NiP와 poly-Si 사이에 저항 접촉을 제공하면서 NiP에 의해 발생되는 금속 유도 결정화로인하여 충분한 결정 크기를 갖는 poly-Si로의 a-Si의 결정화를 적절하게 유도할 수 있는 것으로 발견되었다. 본 발명에서는 Ni, Fe, Co, Pt, Mo, Ti, P, 및 B로 구성된 그룹으로부터 주어진 다른 합금들이 금속 유도 결정화 및 poly-Si와의 충분한 저항 접촉을 제공하는데 유용하다. 도 2에 도시된 TFT 구조에서는 poly-Si층(6)이 소스 및 드레인 전극 (4, 5)상에 형성된다. poly-Si층(6)은 어닐링 처리를 통하여 플라스마 CVD 처리로 피착된 a-Si의 금속 유도 결정화에 의해 형성된다.
Si에 대한 기본 도펀트 (dopant)로 금속에 포함되는 P 또는 B의 농도는 본 발명에서 전극 (4, 5)과 poly-Si층(6) 사이의 저항 접촉이 이루어지도록 도핑된 poly-Si층(6)의 볼륨 저항이 10-2cm 정도가 되게 하기 위해 P의 농도에 대해 0.25 내지 10 at%의 범위이고, B의 농도에 대해 0.5 내지 2.0 at%의 범위가 될 수 있다.
도 3은 소스 전극(4)과 드레인 전극(5) 부근의 확대 단면도를 도시한다. 도 2에 도시된 상단층들은 설명을 간략화하기 위해 설명되지 않는다. 도 3에 도시된 바와 같이, poly-Si층이 어닐링 처리에 의해 제공될 때, 접촉층(7)은 전극 (4, 5)과 poly-Si층(6) 사이의 저항 접촉이 이루어지고 액정 패널로 고안될 때 결함이 방지되도록 소스 전극(4) 및 드레인 전극(5)으로부터의 P 원자의 이동에 의해 형성된다. 본 발명자는 이러한 저항 접촉이 어닐링 처리 중에 NiP의 결정질 경계에서 분리된 P 원자의 이동에 의해 얻어짐을 발견하였다. 도 3에 도시된 실시예에서, 결정질 경계는 결정질 경계(8)에 부가하여 전극 (4, 5)과 poly-Si층(6) 사이에도 주어질 수 있으므로, 접촉면에서 P가 효과적이고 균일하게 분리된다. 이때, NiP에인접한 a-Si층은 동시에 금속 유도 결정화를 위한 어닐링 처리 중에 poly-Si로 변환되면서 분리된 P 원자에 의해 잘 도핑된다. 본 발명은, 상기에 설명된 바와 같이, TFT 구조의 제작 처리가 충분히 간략화될 수 있도록 종래의 제작 처리에 포함된 도핑 단계를 제외하여, 본 발명의 TFT 구조를 포함하는 반도체 디바이스의 비용을 저하시킨다.
도 3은 또한 결정화된 poly-Si층(6)의 대략 중간 부분에 형성된 결정질 경계(8)를 도시한다. poly-Si층(6)은 설명된 실시예에서 a-Si층의 측면 (6a, 6b)으로부터 결정화를 시작하여 poly-Si층(6)의 중간에 똑같은 비율로 결정화되고, 그에 의해 poly-Si층에서 자기-정합된 결정질 경계(8)를 형성하게 된다 (금속 유도 측면방향 결정화). 결정화는 또한 소스 전극(5) 및 드레인 전극(5)의 표면으로부터 상단 방향으로 일어나므로, 잘 정의된 다결정질 구조 및 전극 (4, 5)과 poly-Si층(6) 사이의 균일한 층 경계로 인하여 off-전류 및 on-전류의 비균일성이 감소된다. 또한, 본 발명에서는 결정화가 a-Si에서 임의의 측면방향 위치에서 시작되는 것이 가능하지만, a-Si층의 온도 분포가 균일하게 분포되는 한, 결정질 경계는 poly-Si층(6)의 대략 중간에 형성될 수 있다.
다시 도 2를 참고로, 게이트 절연층(9) 및 게이트 전극(10)은 상단-게이트형 TFT 디바이스 구조를 제공하도록 poly-Si층(6)상에 형성된다. 게이트 절연층(9)은 절연층(3) 보다 더 쉽게 에칭되는 재료로 형성될 수 있다. 도 2에 도시된 실시예에서는 예를 들어, SiH4+ NH3를 사용하는 플라스마 CVD와 같은 종래 기술에 공지된적절한 방법에 의해 절연층(3)이 SiOx로 형성되고 게이트 절연층(9)이 SiNx로 형성된다.
게이트 전극(10)은 Al, Ta, Cr, Mo, MoTa, ITO로 구성된 그룹에서 선택된 공지된 금속이나 합금 및 그로부터 형성된 임의의 합금으로 형성될 수 있다. 게이트 재료의 피착은 예를 들어, 화학적 증기 피착 및 스퍼터링 (sputtering)이나 진공 증발과 같은 물리적 증기 피착과 같이 적절한 방법에 의해 실행될 수 있다.
도 4는 본 발명에 따른 TFT 구조의 또 다른 실시예를 도시한다. 도 4에 도시된 TFT 구조는 예를 들어, 전계-발광 디스플레이 디바이스에 포함될 수 있다. 도 4에 도시된 바와 같이, 도 4에 도시된 전계-발광 디스플레이 디바이스는 비투명 기판(1)을 사용하여 구성되는 것으로 가정되기 때문에, TFT 구조는 광차폐층(2)을 피착하지 않는 것을 제외하고 도 3에 도시된 TFT 구조와 똑같은 구조를 갖는다. 똑같은 TFT 구조는 또한 적절한 기판과 연결될 때 CCD (charge coupled device)와 같은 영상 센서를 구성하는데 적용된다.
도 5는 TFT 구조를 형성하기 위한 각 처리 단계에 의해 기판(1)상에 형성된 구조를 도시한다. 도 5에 도시된 실시예에서는 TFT가 액정 디스플레이 디바이스에 사용되는 것으로 가정된다. 도 5(a)에 도시된 바와 같이, 먼저 기판(1)상에는 화학적 증기 피착, 스퍼터링, 또는 증발과 같은 적절한 피착 기술에 의해 광차폐층(2)이 피착되고, 이어서 사진석판술 (photolithography)과 같은 패터닝 단계에 의해 원하는 형상으로 패터닝된다.
다음에는 도 5(b)에 도시된 바와 같이 처리 과정이 절연층(3)의 피착 단계로 진행된다. 절연층(3)은 기판(1) 및 광차폐층(2)을 덮도록 피착된다. 설명되는 실시예에서는 절연층이 플라스마 CVD를 사용하여 SiOx를 피착시킴으로서 기판(1)상에 형성된다.
다음에는 도 5(c)에 도시된 바와 같이 본 발명에 따른 처리 과정이 NiP 또는 NiB층(11)의 피착 단계로 진행된다. 이러한 NiP 또는 NiB층은 CVD, 스퍼터링, 증발, 또는 도금과 같은 적절한 피착 방법에 의해 피착될 수 있다. 본 발명에서는 유용한 피착 방법으로 스퍼터링 및 도금이 포함된다. NiP층(11)을 피착하는데 스퍼터링 방법이 사용될 때는 순수한 P 타켓이 용이하게 이용가능하거나 실용될 수 없으므로, Ni에 원하는 농도의 P를 이미 포함한 적절한 합성물 타켓이 사용된다.
NiB층을 피착하는데 스퍼터링 방법이 사용될 때는 B 타켓이 용이하게 이용가능하므로, 합성물 타켓이나 2개의 분리된 타켓이 사용될 수 있다. 분리된 타켓이 사용되면, 도펀트 B의 농도는 TFT 디바이스의 성능을 최적화하도록 Ni를 근거로 하는 합금에서 조절될 수 있다. 스퍼터링 방법은 이미 공지된 방법에서 선택될 수 있고, 종래 기술에 숙련된 자는 스퍼터링에 대한 조건을 쉽게 선택할 수 있다. 전형적인 조건은 예를 들면, 타켓 면적에 의존하여 200 W 내지 3 kW까지의 범위에 있는 전력의 RF 또는 DC 방전하에서 10 내지 200 mtorr의 Ar이다.
본 발명의 또 다른 실시예에서, NiP 또는 NiB층(11)은 유리하게 무전기 도금에 의해 구해진다. NiP에 대한 도금 용액은 수산화 차아인산 나트륨 (sodiumhypophosphite monohydrate)(환원제), 구연산 나트륨 (sodium citrate)(산화제), 및 아황산 니켈 (nickel sulphate)을 혼합하여 주어진다. 이 혼합물은 무전기 도금 욕조에서 혼합물을 안정화시키도록 설계된 계면 활성제 및 다른 첨가물을 포함할 수 있다. NiP 또는 NiB층(11)을 피착하는데 무전기 도금이 사용될 때, 무전기 도금 용액의 pH는 전형적으로 4 내지 5 (약산성) 또는 8 내지 10 (중성)이다.
중성 용액은 수산화암모늄과 붕산을 더하여 주어질 수 있다. NiB층을 도금하는데 사용되는 욕조는 Shipley사, L.L.C.에서 상업적으로 이용가능한 환원제인 DMAB (Dimethylamine-Borane)을 사용한다. 피착된 NiP 또는 NiB의 P 또는 B의 양은 무전기 도금 욕조의 pH 함수로 변할 수 있다. 본 발명자는 무전기 도금에서 NiP내의 P의 양이 5 내지 10 at%의 범위이고 NiB내의 B의 양은 NiP내의 P 보다 훨씬 적어 전형적으로 0.25 내지 1 at%의 범위인 것으로 발견하였다.
도 5(d)는 NiP 또는 NiB층(11)을 에칭한 이후 본 발명의 TFT 구조를 도시한다. 처리 과정은, 도 5(d)에 도시된 바와 같이, NiP 또는 NiB층(11)을 피착한 이후 적절하게 공지된 포토레지스트 (photoresist)를 사용하여 패터닝 과정으로 진행되어 소스 및 드레인 전극(4, 5)을 형성한다. 패터닝 과정에서, 즉 도 5(d)에 도시된 포토 조판 과정에서는 도 5(d)에 도시된 원하는 미세-패턴이 구해질 수 있는 한, 양각 또는 음각의 포토레지스트가 사용될 수 있다.
이어서, NiP 또는 NiB층(11)은 H3PO4, HNO3, 및 CH3COOH(PAN)을 포함하는 에천트 (etchant)로 에칭된다. NiP층은 도펀트의 농도가 높아지면 높아질수록 더 에칭되기 쉽다. 훨씬 더 적은 도펀트 농도를 갖는 NiB층의 에칭을 위해서는 PAN의 에칭으로 에칭 비율이 매우 낮으므로, 더 강한 HNO3가 NiB층을 에칭하는데 사용된다. NiP 또는 NiB층이 충분히 에칭될 수 있는 한, 본 발명에서는 다른 에천트가 사용될 수 있다.
이와 같이 패터닝된 소스 전극(4) 및 드레인 전극(5)은 플라스마 CVD를 사용하여 약 200 nm 두께를 갖는 a-Si층(12)을 피착함으로서 커버된다. 설명된 처리 과정에서는 이어서 예를 들어 SiNx를 포함하는 게이트 절연층(9) 및 Al을 포함하는 게이트 전극 재료(13)이 a-Si층(12)에 피착되어 TFT 구조를 형성한다. 도 6(a)는 상기의 피착이 실행된 이후의 구조를 도시한다.
다음에는 포토레지스트층이 게이트 전극 재료(13)상에 적용되고, 포토레지스트층은 현상으로 이어지는 포토-마스크 (photo-mask) (도시되지 않은)를 통해 UV광에 노출되어, 도 6(b)에 도시된 바와 같이 포토레지스트 패턴(14)이 게이트 전극 재료(13)상에 형성된다.
다음 단계에서는 게이트 전극 재료(13), 게이트 절연층(9), 및 a-Si층(12)이 에칭되어, 도 7에 도시된 바와 같이 본 발명에 따른 TFT 구조를 형성한다. 게이트 전극 재료(13)의 에칭은 H3PO4, HNO3, CH3COOH, 및 그들의 혼합물로 구성된 그룹에서 에천트로 선택된 수용성 용액을 사용하여 등방성 에칭에 의해 실행될 수 있다. 본 발명은 HCl 또는 BCl3가 에천트로 사용되는 건식 에칭 처리를 채택할 수 있다. 도 7(b)에 도시된 바와 같이, 게이트 전극(10) 주변에 오프셋 (offset) 길이를 구하도록 게이트 전극 재료(13)을 오버에칭 (over-etching)하는 것이 바람직하다. 에칭 처리는 또한 CF4및 O2의 혼합물을 에천트로 사용하는 RIE (reactive ion etching)와 같은 비등방성 에칭에 의해 게이트 절연층(9) 및 a-Si층(12)을 에칭하는 과정으로 진행된다.
이와 같이 구해진 TFT 구조에는 금속 유도 처리 과정을 통해 400도 내지 550도의 온도에서 수 시간 내지 수십 시간 동안 a-Si층(12)을 poly-Si층(6)으로 결정화하는 어닐링 처리가 행해진다. 어닐링 처리 동안, P는 결정질 경계 부근에서 분리되고, 분리된 P는 Si에 효과적으로 이동되어 접촉층(7)을 형성한다. 상기의 어닐링 처리는 a-Si층(12)의 피착 직후에 초기 단계로 적용될 수 있다.
도 8은 본 발명에 따라 TFT가 형성된 액티브 매트릭스형 TFT 배열을 포함하는 반도체 디바이스의 평면도를 도시한다. 본 발명에 따른 반도체 디바이스는 TFT 어레이 기판(15)에 구성되고, 기판(15)상에는 복수의 픽셀 (pixel) 전극(16)이 배치된다. 픽셀 전극(16)은 특정한 응용에 따라 적절한 재료로 형성될 수 있다. 예를 들어, 반도체 디바이스가 액티브 매트릭스형 액정 디스플레이 디바이스로 사용될 때, 픽셀 전극(16)은 ITO, IZO, ATO, 또는 SnO2와 같이 투명한 전도성 재료로 형성될 수 있다. 소스 전극(4)은 픽셀 전극(16)에 연결되고, 드레인 전극(5)은 신호선(17a)에 연결된다. 게이트 전극(10)은 소스 및 드레인 전극 (4, 5)상에 형성되어 게이트선(18)에 연결된다. 도 8에 도시된 실시예에서는 캐패시턴스 제어선(19)이 제공된다.
반도체 디바이스가 액티브 매트릭스형 전계-발광 디스플레이 디바이스로 사용될 때는 똑같은 전도성 재료가 사용되지만, 투명성에 관계없이 충분한 전도성을 갖는 전도성 재료가 채택될 수 있다. 반도체 디바이스가 CCD와 같은 센서로 사용될 때, 픽셀 전극(16)은 a-Si, 단일 결정질, 또는 폴리 실리콘와 같은 포토-캐리어 (photo-carrier) 발생 재료로 대치될 수 있다. CCD에 적용될 때, 전체적인 구조는 단일 결정질 실리콘 기판상에 구성될 수 있다.
반도체 디바이스에 포함된 TFT는 금속 유도 측면방향 결정화에 의해 형성된 poly-Si층 및 접촉층의 균일한 생성으로부터 유래되는 개선된 스위칭 특성으로 뛰어난 전자 성능을 나타낸다. 부가하여, 본 발명에 따른 TFT는 도핑 단계를 제외한 간략화된 처리 및 간략화된 PEP 처리를 통하여 구성될 수 있으므로, 본 발명에 따라 반도체 디바이스의 제작 비용이 상당히 감소된다.
본 발명은 특정하게 바람직한 실시예에 대해 도시되어 설명되었지만, 종래 기술에 숙련된 자는 본 발명의 의도 및 범위에서 벗어나지 않고 형태 및 상세한 내용에서 상기의 변화 및 다른 변화를 이룰 수 있는 것으로 이해하게 된다.

Claims (20)

  1. 기판상에 형성되는 상단-게이트형 박막 트랜지스터(TFT)를 포함하는 반도체 디바이스에 있어서,
    상기 상단 게이트형 TFT는,
    상기 기판상에 피착된 절연층;
    상기 절연층상에 피착되는 금속-도펀트 화합물로부터 형성된 소스 전극 및 드레인 전극;
    상기 절연층과 상기 소스 전극 및 상기 드레인 전극상에 피착된 폴리 실리콘 (이하, 'poly-Si'이라 함)층;
    상기 금속-도펀트 화합물로부터의 상기 도펀트의 이동을 통해 상기 금속-도펀트 화합물과 상기 poly-Si층 사이에 형성된 저항성 접촉층;
    상기 poly-Si층상에 피착된 게이트 절연층; 및
    상기 게이트 절연층상에 형성된 게이트 전극
    을 포함하고, 상기 poly-Si층은 금속 유도 측면방향 결정화에 의해 결정화되는 것을 특징으로 하는 반도체 디바이스.
  2. 제1항에 있어서,
    상기 금속-도펀트 화합물은 Ni, Fe, Co, Pt, Mo, Ti, B, 및 P로 구성된 그룹으로부터 선택된 원소를 포함하는 것을 특징으로 하는 반도체 디바이스.
  3. 제1항에 있어서,
    상기 금속-도펀트 화합물은 NiP 또는 NiB인 것을 특징으로 하는 반도체 디바이스.
  4. 제1항에 있어서,
    상기 금속-도펀트 화합물은 NiP이고, P의 농도는 0.5 at% 내지 10 at%의 범위에 있는 것을 특징으로 하는 반도체 디바이스.
  5. 제1항에 있어서,
    상기 금속-도펀트 화합물은 NiB이고, B의 농도는 0.25 at% 내지 2.0 at%의 범위에 있는 것을 특징으로 하는 반도체 디바이스.
  6. 제1항에 있어서,
    상기 기판상에 광차폐층이 형성되고, 복수의 상기 TFT가 상기 반도체 디바이스에서 액티브 매트릭스를 형성하도록 배열되어, 상기 반도체 디바이스가 액티브 매트릭스 액정 디스플레이로 사용되는 것을 특징으로 하는 반도체 디바이스.
  7. 제1항에 있어서,
    복수의 상기 TFT가 상기 반도체 디바이스에서 액티브 매트릭스를 형성하도록배열되어, 상기 반도체 디바이스가 액티브 매트릭스 전계-발광 디스플레이 또는 영상 센서로 사용되는 것을 특징으로 하는 반도체 디바이스.
  8. 기판상에 형성되는 상단-게이트형 박막 트랜지스터(TFT)에 있어서,
    상기 기판상에 피착된 절연층;
    상기 절연층상에 피착되는 금속-도펀트 화합물로부터 형성된 소스 전극 및 드레인 전극;
    상기 절연층과 상기 소스 전극 및 상기 드레인 전극상에 피착된 폴리 실리콘 (이하, 'poly-Si'이라 함)층;
    상기 금속-도펀트 화합물로부터의 상기 도펀트의 이동을 통해 상기 금속-도펀트 화합물과 상기 poly-Si층 사이에 형성된 저항성 접촉층;
    상기 poly-Si층상에 피착된 게이트 절연층; 및
    상기 게이트 절연층상에 형성된 게이트 전극
    을 포함하고, 상기 poly-Si층은 금속 유도 측면방향 결정화에 의해 결정화되는 것을 특징으로 하는 상단-게이트형 TFT.
  9. 제8항에 있어서,
    상기 금속-도펀트는 Ni, Fe, Co, Pt, Mo, Ti, B, 및 P로 구성된 그룹으로부터 선택된 원소를 포함하는 것을 특징으로 하는 상단-게이트형 TFT.
  10. 제8항에 있어서,
    상기 금속-도펀트 화합물은 NiP 또는 NiB인 것을 특징으로 하는 상단-게이트형 TFT.
  11. 제8항에 있어서,
    상기 금속-도펀트 화합물은 NiP이고, P의 농도는 0.5 at% 내지 10 at%의 범위에 있는 것을 특징으로 하는 상단-게이트형 TFT.
  12. 제8항에 있어서,
    상기 금속-도펀트 화합물은 NiB이고, B의 농도는 0.25 at% 내지 2.0 at%의 범위에 있는 것을 특징으로 하는 상단-게이트형 TFT.
  13. 제8항에 있어서,
    상기 기판상에 광차폐층이 형성되고, 복수의 상기 TFT가 액티브 매트릭스를 형성하도록 배열되어, 상기 상단-게이트형 TFT가 액티브 매트릭스 액정 디스플레이에 포함되는 것을 특징으로 하는 상단-게이트형 TFT.
  14. 제8항에 있어서,
    복수의 상기 TFT가 액티브 매트릭스를 형성하도록 배열되어, 상기 상단-게이트형 TFT가 액티브 매트릭스 전계-발광 디스플레이 또는 영상 센서에 포함되는 것을 특징으로 하는 상단-게이트형 TFT.
  15. 상단-게이트형 TFT를 형성하는 처리 방법에 있어서:
    TFT 구조를 지지하기 위한 기판을 제공하는 단계;
    상기 기판상에 절연층을 피착하는 단계;
    상기 절연층상에 금속-도펀트 화합물을 피착하는 단계;
    상기 금속-도펀트 화합물을 패터닝하여 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 절연층 및 상기 금속-도펀트 화합물상에 비정질 실리콘(이하, 'a-Si'라 함)층을 피착하는 단계;
    상기 a-Si층상에 게이트 절연층을 피착하는 단계;
    상기 게이트 절연층상에 게이트 재료를 피착하는 단계;
    상기 층들을 패터닝하여 상기 기판상에 상단-게이트형 TFT 구조를 형성하는 단계; 및
    상기 a-Si층을 어닐링 처리하여 자기-정합된 결정질 경계를 갖는 폴리 실리콘 (poly-Si)층을 얻고 상기 금속-도펀트 화합물과 상기 poly-Si층 사이에 저항성 접촉층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  16. 제15항에 있어서,
    상기 a-Si층의 결정화는 상기 a-Si층의 외부 측면방향 위치로부터 시작하여 상기 a-Si층의 내부로 진행되어 결정질 경계가 상기 poly-Si층의 대략 중간 부분에 자기-정합된 방식으로 형성되는 것을 특징으로 하는 방법.
  17. 제15항에 있어서,
    상기 금속-도펀트 화합물은 Ni, Fe, Co, Pt, Mo, Ti, B, 및 P로 구성된 그룹으로부터 선택된 원소를 포함하는 것을 특징으로 하는 방법.
  18. 제15항에 있어서,
    상기 금속-도펀트 화합물은 NiP 또는 NiB인 것을 특징으로 하는 방법.
  19. 제15항에 있어서,
    상기 기판상에 광차폐층을 피착하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  20. 상단-게이트형 TFT를 형성하는 처리 방법에 있어서:
    TFT 구조를 지지하기 위한 기판을 제공하는 단계;
    상기 기판상에 절연층을 피착하는 단계;
    상기 절연층상에 금속-도펀트 화합물을 피착하는 단계;
    상기 금속-도펀트 화합물을 패터닝하여 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 절연층 및 상기 금속-도펀트 화합물상에 a-Si층을 피착하는 단계;
    상기 a-Si층을 어닐링 처리하여 자기-정합된 결정질 경계를 갖는 폴리 실리콘(이하, 'poly-Si'이라 함)층을 얻고 상기 금속-도펀트 화합물과 상기 poly-Si층 사이에 저항성 접촉층을 형성하는 단계;
    상기 poly-Si층상에 게이트 절연층을 피착하는 단계;
    상기 게이트 절연층상에 게이트 재료를 피착하는 단계; 및
    상기 층들을 패터닝하여 상기 기판상에 상기 상단-게이트형 TFT 구조를 형성하는 단계
    를 포함하는 것을 특징으로 하는 방법.
KR10-2002-0001685A 2001-01-18 2002-01-11 상단-게이트형 tft 및 그 형성 방법과, 이를 포함하는 반도체 디바이스 KR100462508B1 (ko)

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KR10-2002-0001685A KR100462508B1 (ko) 2001-01-18 2002-01-11 상단-게이트형 tft 및 그 형성 방법과, 이를 포함하는 반도체 디바이스

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100496287B1 (ko) * 2002-08-03 2005-06-20 삼성에스디아이 주식회사 실리콘 박막의 결정화 방법, 이를 이용한 박막 트랜지스터및 상기 박막 트랜지스터를 구비한 평판 디스플레이 소자

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004063805A1 (en) * 2002-12-03 2004-07-29 Quanta Display Inc. Pixel structure and thin film transistor array
GB0316395D0 (en) 2003-07-12 2003-08-13 Hewlett Packard Development Co A transistor device with metallic electrodes and a method for use in forming such a device
GB2404082A (en) * 2003-07-12 2005-01-19 Hewlett Packard Development Co Semiconductor device with metallic electrodes and method of forming a device
US7018468B2 (en) * 2003-11-13 2006-03-28 Sharp Laboratories Of America, Inc. Process for long crystal lateral growth in silicon films by UV and IR pulse sequencing
US20060210837A1 (en) * 2004-04-16 2006-09-21 Fuji Electric Device Method of plating on a glass base plate, a method of manufacturing a disk substrate for a perpendicular magnetic recording medium, a disk substrate for a perpendicular magnetic recording medium, and a perpendicular magnetic recording medium
JP4479528B2 (ja) * 2004-07-27 2010-06-09 富士電機デバイステクノロジー株式会社 ガラス基体へのめっき方法、そのめっき方法を用いる磁気記録媒体用ディスク基板の製造方法及び垂直磁気記録媒体の製造方法
JP4479571B2 (ja) * 2005-04-08 2010-06-09 富士電機デバイステクノロジー株式会社 磁気記録媒体の製造方法
CN100397661C (zh) * 2005-07-12 2008-06-25 南开大学 金属诱导单一方向横向晶化薄膜晶体管器件及其制备方法
KR101293566B1 (ko) * 2007-01-11 2013-08-06 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR101108178B1 (ko) * 2010-07-27 2012-01-31 삼성모바일디스플레이주식회사 박막 트랜지스터 센서 및 박막 트랜지스터 제조 방법
US9082169B2 (en) * 2010-12-01 2015-07-14 Brainlab Ag Longitudinal monitoring of pathology
KR102281848B1 (ko) 2015-01-26 2021-07-26 삼성디스플레이 주식회사 박막 트랜지스터 제조 방법과 박막 트랜지스터
CN106129112B (zh) 2016-07-04 2019-04-26 华为技术有限公司 一种基于二维半导体的电子器件及其制造方法
CN107785461B (zh) * 2016-08-25 2019-06-07 西安电子科技大学 一种激光辅助再晶化Ge/Si虚衬底上直接带隙Ge及其制备方法
US10679847B2 (en) 2018-03-01 2020-06-09 International Business Machines Corporation Self-aligned spacerless thin film transistor
CN109212854B (zh) * 2018-08-29 2021-06-01 武汉华星光电技术有限公司 一种ltps阵列基板的制造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02163971A (ja) * 1988-12-16 1990-06-25 Nippon Telegr & Teleph Corp <Ntt> 半導体装置およびその製造方法
TW226478B (en) 1992-12-04 1994-07-11 Semiconductor Energy Res Co Ltd Semiconductor device and method for manufacturing the same
JP2852853B2 (ja) 1993-07-27 1999-02-03 株式会社半導体エネルギー研究所 半導体装置の製造方法
US5604360A (en) 1992-12-04 1997-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a plurality of thin film transistors at least some of which have a crystalline silicon film crystal-grown substantially in parallel to the surface of a substrate for the transistor
JPH06275835A (ja) * 1993-03-18 1994-09-30 Kawasaki Steel Corp 薄膜トランジスタ
JP3105396B2 (ja) * 1994-05-20 2000-10-30 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
FR2732781B1 (fr) * 1995-04-07 1997-06-20 Thomson Lcd Procede de fabrication de matrice active tft pour ecran de systeme de projection
JP2776411B2 (ja) * 1995-10-23 1998-07-16 日本電気株式会社 順スタガ型薄膜トランジスタ及びその製造方法
JPH09213966A (ja) 1996-01-31 1997-08-15 Sharp Corp 半導体装置の製造方法
JP2757850B2 (ja) * 1996-04-18 1998-05-25 日本電気株式会社 薄膜トランジスタおよびその製造方法
GB9617885D0 (en) * 1996-08-28 1996-10-09 Philips Electronics Nv Electronic device manufacture
KR100225097B1 (ko) * 1996-10-29 1999-10-15 구자홍 액정표시장치 및 그 제조방법
JP4401448B2 (ja) 1997-02-24 2010-01-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100537882B1 (ko) * 1997-08-25 2006-03-14 삼성전자주식회사 액정표시장치및그제조방법
GB9726511D0 (en) * 1997-12-13 1998-02-11 Philips Electronics Nv Thin film transistors and electronic devices comprising such
KR100482460B1 (ko) * 1998-10-28 2005-09-02 비오이 하이디스 테크놀로지 주식회사 액정 표시 장치의 폴리실리콘-박막 트랜지스터 형성방법
US6579749B2 (en) * 1998-11-17 2003-06-17 Nec Corporation Fabrication method and fabrication apparatus for thin film transistor
KR100317641B1 (ko) * 1999-05-21 2001-12-22 구본준, 론 위라하디락사 박막 트랜지스터 및 그 제조방법
US6245602B1 (en) * 1999-11-18 2001-06-12 Xerox Corporation Top gate self-aligned polysilicon TFT and a method for its production
US6136702A (en) * 1999-11-29 2000-10-24 Lucent Technologies Inc. Thin film transistors
JP2002050764A (ja) * 2000-08-02 2002-02-15 Matsushita Electric Ind Co Ltd 薄膜トランジスタ、アレイ基板、液晶表示装置、有機ｅｌ表示装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100496287B1 (ko) * 2002-08-03 2005-06-20 삼성에스디아이 주식회사 실리콘 박막의 결정화 방법, 이를 이용한 박막 트랜지스터및 상기 박막 트랜지스터를 구비한 평판 디스플레이 소자

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JP2002280391A (ja) 2002-09-27
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