JP2002050764A - 薄膜トランジスタ、アレイ基板、液晶表示装置、有機ｅｌ表示装置およびその製造方法 - Google Patents
薄膜トランジスタ、アレイ基板、液晶表示装置、有機ｅｌ表示装置およびその製造方法Info
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- G—PHYSICS
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 多結晶シリコントランジスタは、ソースおよ
びドレイン領域の形成のために高温の熱処理工程を必要
とし、ソースおよびドレイン領域からの不純物拡散によ
り微細なトランジスタを形成することが困難である。 【解決手段】 多結晶シリコントランジスタのソースお
よびドレイン領域にゲルマニウムイオンを注入すること
により、シリコンゲルマニウム領域を形成する。その結
果、低温においてもソースおよびドレイン領域の不純物
を活性化することが可能となる。また、低温での活性化
が可能となるため、ソースおよびドレイン領域からの不
純物の拡散が抑制され、微細なゲート長のトランジスタ
形成が可能となる。
びドレイン領域の形成のために高温の熱処理工程を必要
とし、ソースおよびドレイン領域からの不純物拡散によ
り微細なトランジスタを形成することが困難である。 【解決手段】 多結晶シリコントランジスタのソースお
よびドレイン領域にゲルマニウムイオンを注入すること
により、シリコンゲルマニウム領域を形成する。その結
果、低温においてもソースおよびドレイン領域の不純物
を活性化することが可能となる。また、低温での活性化
が可能となるため、ソースおよびドレイン領域からの不
純物の拡散が抑制され、微細なゲート長のトランジスタ
形成が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
およびかかる薄膜トランジスタを用いたアレイ基板、液
晶ディスプレイ装置、有機ＥＬディスプレイ装置と、そ
れらの製造方法に関するものである。
およびかかる薄膜トランジスタを用いたアレイ基板、液
晶ディスプレイ装置、有機ＥＬディスプレイ装置と、そ
れらの製造方法に関するものである。
【０００２】
【従来の技術】通常、液晶ディスプレイや有機ＥＬディ
スプレイにおいて、薄膜トランジスタを多結晶シリコン
により形成することにより、スイッチング素子および駆
動用周辺回路をガラス基板上に形成する技術がある。液
晶ディスプレイにはさらなる高精細化、高速応答性、低
消費電力化が求められており、これら技術の実現のため
には、多結晶シリコンにより形成されたチャネル長およ
びチャネル幅の短いトランジスタを低電圧で駆動する必
要がある。
スプレイにおいて、薄膜トランジスタを多結晶シリコン
により形成することにより、スイッチング素子および駆
動用周辺回路をガラス基板上に形成する技術がある。液
晶ディスプレイにはさらなる高精細化、高速応答性、低
消費電力化が求められており、これら技術の実現のため
には、多結晶シリコンにより形成されたチャネル長およ
びチャネル幅の短いトランジスタを低電圧で駆動する必
要がある。
【０００３】
【発明が解決しようとする課題】しかしながら、多結晶
シリコン薄膜トランジスタは、活性領域が多結晶シリコ
ンにより形成されているために、薄膜トランジスタ形成
の際に必要となる熱処理工程によりソースおよびドレイ
ン領域の形成のために導入したドーパントが、多結晶シ
リコン中においては、結晶粒界の拡散が速く、チャネル
方向に拡散するという問題が生じる。また、多結晶シリ
コン薄膜トランジスタにおいては、オフ電流低減のため
に、トランジスタに低濃度のドーパント濃度を有するソ
ースおよびドレイン領域であるＬｉｇｈｔｌｙ Ｄｏｐ
ｅｄ Ｄｒａｉｎ（ＬＤＤ）領域を形成することが必要
となる。
シリコン薄膜トランジスタは、活性領域が多結晶シリコ
ンにより形成されているために、薄膜トランジスタ形成
の際に必要となる熱処理工程によりソースおよびドレイ
ン領域の形成のために導入したドーパントが、多結晶シ
リコン中においては、結晶粒界の拡散が速く、チャネル
方向に拡散するという問題が生じる。また、多結晶シリ
コン薄膜トランジスタにおいては、オフ電流低減のため
に、トランジスタに低濃度のドーパント濃度を有するソ
ースおよびドレイン領域であるＬｉｇｈｔｌｙ Ｄｏｐ
ｅｄ Ｄｒａｉｎ（ＬＤＤ）領域を形成することが必要
となる。
【０００４】しかしながら、所望のトランジスタ特性を
得るためにはＬＤＤ長とＬＤＤ領域におけるドーパント
濃度を精密に制御することが必要であるが、この際にも
プロセスで必要となる熱処理工程によりＬＤＤ部に導入
されたドーパントが拡散してしまうことにより、ＬＤＤ
長及びＬＤＤ部に含まれるドーパント濃度を精密に制御
することが困難になる。また、多結晶シリコンにおいて
は、ドーパント濃度の低い領域において多結晶シリコン
の抵抗率が大きく変化するという特徴を有するため、Ｌ
ＤＤ領域における抵抗値が大きく変化してしまうという
問題が生じる。この結果、トランジスタの寄生抵抗が変
動してしまうため、駆動電流に大きなバラツキが生じる
という不都合が生じてしまう。
得るためにはＬＤＤ長とＬＤＤ領域におけるドーパント
濃度を精密に制御することが必要であるが、この際にも
プロセスで必要となる熱処理工程によりＬＤＤ部に導入
されたドーパントが拡散してしまうことにより、ＬＤＤ
長及びＬＤＤ部に含まれるドーパント濃度を精密に制御
することが困難になる。また、多結晶シリコンにおいて
は、ドーパント濃度の低い領域において多結晶シリコン
の抵抗率が大きく変化するという特徴を有するため、Ｌ
ＤＤ領域における抵抗値が大きく変化してしまうという
問題が生じる。この結果、トランジスタの寄生抵抗が変
動してしまうため、駆動電流に大きなバラツキが生じる
という不都合が生じてしまう。
【０００５】また、トランジスタ素子の微細化とともに
コンタクト径やソースおよびドレイン領域の拡散領域も
小さくなり、寄生抵抗におけるコンタクト抵抗やソース
およびドレイン領域における拡散抵抗の割合が増大す
る。その結果、トランジスタの駆動力が低下するという
問題が生じる。
コンタクト径やソースおよびドレイン領域の拡散領域も
小さくなり、寄生抵抗におけるコンタクト抵抗やソース
およびドレイン領域における拡散抵抗の割合が増大す
る。その結果、トランジスタの駆動力が低下するという
問題が生じる。
【０００６】また、ソース、ドレイン、ＬＤＤ領域に導
入されたドーパントを活性化するためには通常６００℃
程度のアニール工程が必要となる。しかしながら、ガラ
ス基板上に形成した薄膜トランジスタにおいては、６０
０℃程度の高温のプロセス工程においてはガラスが歪ん
でしまうという問題が生じる。
入されたドーパントを活性化するためには通常６００℃
程度のアニール工程が必要となる。しかしながら、ガラ
ス基板上に形成した薄膜トランジスタにおいては、６０
０℃程度の高温のプロセス工程においてはガラスが歪ん
でしまうという問題が生じる。
【０００７】これらの問題のためにガラス基板上におい
て、低電圧で動作することの出来る、短いチャネル長を
持つ薄膜トランジスタを多結晶シリコンにより製造する
ことは困難であった。
て、低電圧で動作することの出来る、短いチャネル長を
持つ薄膜トランジスタを多結晶シリコンにより製造する
ことは困難であった。
【０００８】
【課題を解決するたの手段】上記の問題解決のための手
段として、トランジスタにおけるソースおよびドレイン
領域に多結晶シリコンゲルマニウムを用いることによ
り、ソースおよびドレイン領域が多結晶シリコンにより
形成されているトランジスタと比較して低温において
も、ドーパントの活性化が可能である。このために、ソ
ースおよびドレイン領域に注入したドーパントの活性化
温度を低温化することが出来る。この結果、ソースおよ
びドレイン領域からチャネル部へのドーパントの拡散が
抑制されるため、短チャネルトランジスタを制御性良く
作製することが可能となる。また、ソースおよびドレイ
ン領域がシリコンゲルマニウムにより形成されているた
めにソースおよびドレイン領域のシート抵抗並びにソー
スおよびドレイン領域とソースドレインメタルとのコン
タクト抵抗を低減することが出来、トランジスタの駆動
力を高めることができる。
段として、トランジスタにおけるソースおよびドレイン
領域に多結晶シリコンゲルマニウムを用いることによ
り、ソースおよびドレイン領域が多結晶シリコンにより
形成されているトランジスタと比較して低温において
も、ドーパントの活性化が可能である。このために、ソ
ースおよびドレイン領域に注入したドーパントの活性化
温度を低温化することが出来る。この結果、ソースおよ
びドレイン領域からチャネル部へのドーパントの拡散が
抑制されるため、短チャネルトランジスタを制御性良く
作製することが可能となる。また、ソースおよびドレイ
ン領域がシリコンゲルマニウムにより形成されているた
めにソースおよびドレイン領域のシート抵抗並びにソー
スおよびドレイン領域とソースドレインメタルとのコン
タクト抵抗を低減することが出来、トランジスタの駆動
力を高めることができる。
【０００９】また、プロセス温度が低温化できるために
従来、熱処理炉で行っているソースおよびドレイン領域
の活性化熱処理工程をランプアニール等の急速加熱処理
装置を用いて活性化熱処理工程を行ってもソースおよび
ドレイン領域の低抵抗化が十分に可能になるため、ラン
プアニール装置等を用いて活性化プロセスを行うことに
よりスループットを大幅に向上することが出来る。
従来、熱処理炉で行っているソースおよびドレイン領域
の活性化熱処理工程をランプアニール等の急速加熱処理
装置を用いて活性化熱処理工程を行ってもソースおよび
ドレイン領域の低抵抗化が十分に可能になるため、ラン
プアニール装置等を用いて活性化プロセスを行うことに
よりスループットを大幅に向上することが出来る。
【００１０】チャネル領域に多結晶シリコンを用いた場
合には、ソースおよびドレイン領域に用いる材料として
格子定数の近い多結晶シリコンゲルマニウムが望ましい
が、トランジスタのチャネル領域の形成に用いられる半
導体材料よりも融点の低い半導体材料もしくはシリサイ
ドをソースおよびドレイン領域に適用することも可能で
ある。
合には、ソースおよびドレイン領域に用いる材料として
格子定数の近い多結晶シリコンゲルマニウムが望ましい
が、トランジスタのチャネル領域の形成に用いられる半
導体材料よりも融点の低い半導体材料もしくはシリサイ
ドをソースおよびドレイン領域に適用することも可能で
ある。
【００１１】また、ソースおよびドレイン領域が多結晶
シリコンゲルマニウムからなるトランジスタはゲート電
極作製後にゲルマニウムを注入することで所望のソース
およびドレイン領域を形成することが可能である。
シリコンゲルマニウムからなるトランジスタはゲート電
極作製後にゲルマニウムを注入することで所望のソース
およびドレイン領域を形成することが可能である。
【００１２】従来技術としてトランジスタの活性領域と
なるチャネル、ソース、ドレイン領域のすべてに多結晶
シリコンゲルマニウムを用いたトランジスタを用いるこ
とでプロセス温度を低温化することができると報告され
ているが、チャネル部にシリコンゲルマニウムを用いる
とオフ電流が増大するという現象が生じる。また、チャ
ネル領域に多結晶シリコンゲルマニウムを用いた場合に
は多結晶シリコンをチャネルに用いた場合に比較して欠
陥密度が増大するため、トランジスタにおけるサブスレ
ショルド特性が悪化してしまうという問題も生じる。
なるチャネル、ソース、ドレイン領域のすべてに多結晶
シリコンゲルマニウムを用いたトランジスタを用いるこ
とでプロセス温度を低温化することができると報告され
ているが、チャネル部にシリコンゲルマニウムを用いる
とオフ電流が増大するという現象が生じる。また、チャ
ネル領域に多結晶シリコンゲルマニウムを用いた場合に
は多結晶シリコンをチャネルに用いた場合に比較して欠
陥密度が増大するため、トランジスタにおけるサブスレ
ショルド特性が悪化してしまうという問題も生じる。
【００１３】本発明の薄膜トランジスタは、ソースおよ
びドレイン領域のみに多結晶シリコンゲルマニウムを用
いることでオフ電流の増大や、サブスレショルド特性が
悪化させずに、活性化プロセス温度を低温化することで
上記に記載したトランジスタ特性の向上並びに特性バラ
ツキを抑制することが可能となる。
びドレイン領域のみに多結晶シリコンゲルマニウムを用
いることでオフ電流の増大や、サブスレショルド特性が
悪化させずに、活性化プロセス温度を低温化することで
上記に記載したトランジスタ特性の向上並びに特性バラ
ツキを抑制することが可能となる。
【００１４】多結晶シリコンにより形成されたトランジ
スタにおいては、オフ電流の低減のためにＬＤＤ領域を
形成することが多いが、本発明においては、ＬＤＤ領域
とソースおよびドレイン領域ともに多結晶シリコンゲル
マニウムを用いることも可能であるし、ソースおよびド
レイン領域にのみ多結晶シリコンゲルマニウムを用いる
ことも可能である。ソースおよびドレイン領域のみに多
結晶シリコンゲルマニウムを用いた場合には、ＬＤＤ領
域の抵抗が比較的高くなるためにオフ電流を低減するこ
とが可能となる。
スタにおいては、オフ電流の低減のためにＬＤＤ領域を
形成することが多いが、本発明においては、ＬＤＤ領域
とソースおよびドレイン領域ともに多結晶シリコンゲル
マニウムを用いることも可能であるし、ソースおよびド
レイン領域にのみ多結晶シリコンゲルマニウムを用いる
ことも可能である。ソースおよびドレイン領域のみに多
結晶シリコンゲルマニウムを用いた場合には、ＬＤＤ領
域の抵抗が比較的高くなるためにオフ電流を低減するこ
とが可能となる。
【００１５】また、上記に記載した薄膜トランジスタは
アレイ基板におけるスイッチング素子として用いること
で、液晶ディスプレイのみならず、有機材料による電界
発光デバイスを用いたディスプレイ等におけるスイッチ
ング素子および駆動回路用素子として用いることも可能
である。
アレイ基板におけるスイッチング素子として用いること
で、液晶ディスプレイのみならず、有機材料による電界
発光デバイスを用いたディスプレイ等におけるスイッチ
ング素子および駆動回路用素子として用いることも可能
である。
【００１６】
【発明の実施の形態】図１に本発明の実施形態の薄膜ト
ランジスタを示す。
ランジスタを示す。
【００１７】本発明の薄膜トランジスタはチャネル領域
となる１０４は、多結晶シリコンにより形成されてお
り、ＬＤＤ領域である１０７、ソースおよびドレイン領
域１０８は多結晶シリコンゲルマニウムにより形成され
ている。
となる１０４は、多結晶シリコンにより形成されてお
り、ＬＤＤ領域である１０７、ソースおよびドレイン領
域１０８は多結晶シリコンゲルマニウムにより形成され
ている。
【００１８】本構造を用いることにより、多結晶シリコ
ンをチャネルに用いた薄膜トランジスタ作製のプロセス
温度を低減することが出来る。また、ソースおよびドレ
イン領域のシート抵抗ならびにソースおよびドレインと
ソース・ドレインメタル１１１のコンタクト抵抗を低減
することが出来るため、駆動電流の多いトランジスタを
得ることが出来る。
ンをチャネルに用いた薄膜トランジスタ作製のプロセス
温度を低減することが出来る。また、ソースおよびドレ
イン領域のシート抵抗ならびにソースおよびドレインと
ソース・ドレインメタル１１１のコンタクト抵抗を低減
することが出来るため、駆動電流の多いトランジスタを
得ることが出来る。
【００１９】この結果、薄膜トランジスタのチャネル幅
を小さくすることが出来るため、液晶ディスプレイにお
いて開口率の高い高精細ディスプレイの作製が可能とな
る。
を小さくすることが出来るため、液晶ディスプレイにお
いて開口率の高い高精細ディスプレイの作製が可能とな
る。
【００２０】また、低電圧においても十分な駆動電流を
得ることが出来るために、薄膜トランジスタの閾値電圧
を低くすることが可能となり、低消費電力の液晶ディス
プレイを形成することも可能となる。
得ることが出来るために、薄膜トランジスタの閾値電圧
を低くすることが可能となり、低消費電力の液晶ディス
プレイを形成することも可能となる。
【００２１】また、プロセス温度を低くすることによ
り、ソースおよびドレイン領域からの不純物の拡散も低
減することができ、短いチャネル長のトランジスタの形
成が可能であることからも、液晶ディスプレイの高精細
化、低消費電力化が可能となる。
り、ソースおよびドレイン領域からの不純物の拡散も低
減することができ、短いチャネル長のトランジスタの形
成が可能であることからも、液晶ディスプレイの高精細
化、低消費電力化が可能となる。
【００２２】画素のトランジスタのオフ電流を低減する
ために、ソースおよびドレイン領域のみに多結晶シリコ
ンゲルマニウムを用いて、ＬＤＤ領域には多結晶シリコ
ンを用いることも出来る。
ために、ソースおよびドレイン領域のみに多結晶シリコ
ンゲルマニウムを用いて、ＬＤＤ領域には多結晶シリコ
ンを用いることも出来る。
【００２３】本発明の製造方法を図２に従い説明する。
【００２４】図２−１に示す通り、ガラス基板２０１上
にシリコン酸化膜２０２をプラズマＣＶＤ法により４０
０ｎｍ程度成膜して、アンダーコート膜を形成する。そ
の後、図２−２に示す通り、引き続きプラズマＣＶＤ法
により５０ｎｍ程度のアモルファスシリコン膜２０３を
形成する。窒素雰囲気において約４５０℃程度の温度で
脱水素化処理を行う。その後、エキシマレーザー光をア
モルファスシリコンに照射することによって多結晶シリ
コンを形成する。その後、フォトリソグラフィーとエッ
チングを行うことによりポリシリコン膜を所望のパター
ンにパターンニングする。
にシリコン酸化膜２０２をプラズマＣＶＤ法により４０
０ｎｍ程度成膜して、アンダーコート膜を形成する。そ
の後、図２−２に示す通り、引き続きプラズマＣＶＤ法
により５０ｎｍ程度のアモルファスシリコン膜２０３を
形成する。窒素雰囲気において約４５０℃程度の温度で
脱水素化処理を行う。その後、エキシマレーザー光をア
モルファスシリコンに照射することによって多結晶シリ
コンを形成する。その後、フォトリソグラフィーとエッ
チングを行うことによりポリシリコン膜を所望のパター
ンにパターンニングする。
【００２５】本工程により図２−３に示す島状の多結晶
シリコン２０４を形成する。図２−４に示す通り、引き
続き、ＴＥＯＳガスを原料ガスに用いてプラズマＣＶＤ
法によりシリコン酸化膜を約１００ｎｍ成膜してゲート
絶縁膜２０５を形成する。
シリコン２０４を形成する。図２−４に示す通り、引き
続き、ＴＥＯＳガスを原料ガスに用いてプラズマＣＶＤ
法によりシリコン酸化膜を約１００ｎｍ成膜してゲート
絶縁膜２０５を形成する。
【００２６】ゲート電極となるＭｏＷ合金をスパッタリ
ング法により約４００〜５００ｎｍ成膜した後に、フォ
トリソグラフィーおよびエッチングによりパターンニン
グを行った後に図２−５に示すゲート電極２０６を構成
する。
ング法により約４００〜５００ｎｍ成膜した後に、フォ
トリソグラフィーおよびエッチングによりパターンニン
グを行った後に図２−５に示すゲート電極２０６を構成
する。
【００２７】なお、本実施の形態においてはＭｏＷ合金
をゲート電極に用いているが、多結晶シリコンゲルマニ
ウムを用いても良い。この場合、アモルファスシリコン
膜を成膜して、引き続き処理されるゲルマニウムイオン
注入工程、アニール処理工程によって多結晶シリコンゲ
ルマニウムによるゲート電極を形成することが可能であ
る。多結晶シリコンゲルマニウムをゲート電極に用いる
と、ＰｃｈトランジスタにはＰ型ゲート電極を、Ｎｃｈ
トランジスタにはＮ型ゲート電極を用いることが可能と
なるために、トランジスタの閾値電圧を低減することが
できるという特徴を有する。
をゲート電極に用いているが、多結晶シリコンゲルマニ
ウムを用いても良い。この場合、アモルファスシリコン
膜を成膜して、引き続き処理されるゲルマニウムイオン
注入工程、アニール処理工程によって多結晶シリコンゲ
ルマニウムによるゲート電極を形成することが可能であ
る。多結晶シリコンゲルマニウムをゲート電極に用いる
と、ＰｃｈトランジスタにはＰ型ゲート電極を、Ｎｃｈ
トランジスタにはＮ型ゲート電極を用いることが可能と
なるために、トランジスタの閾値電圧を低減することが
できるという特徴を有する。
【００２８】次に、ドーズ量１×１０14〜１×１０17ｃ
ｍ-2の条件でゲルマニウムを含むイオンを注入すること
でチャネル部以外の領域にゲルマニウムを添加すること
ができる。この際、ゲルマニウムを含むイオンの注入量
は、望ましくは１×１０16ｃｍ-2程度が望ましい。
ｍ-2の条件でゲルマニウムを含むイオンを注入すること
でチャネル部以外の領域にゲルマニウムを添加すること
ができる。この際、ゲルマニウムを含むイオンの注入量
は、望ましくは１×１０16ｃｍ-2程度が望ましい。
【００２９】その後、フォトリソグラフィー工程を行
い、レジストマスクを用いて所望の領域にのみイオンド
ーピング法を用いてドーズ量５×１０12ｃｍ-2程度の低
濃度のボロン注入を行うことによりｐ−領域を形成し、
ドーズ量５×１０12ｃｍ-2程度の低濃度のリン注入を行
うことでｎ−領域２０７を形成することができる。
い、レジストマスクを用いて所望の領域にのみイオンド
ーピング法を用いてドーズ量５×１０12ｃｍ-2程度の低
濃度のボロン注入を行うことによりｐ−領域を形成し、
ドーズ量５×１０12ｃｍ-2程度の低濃度のリン注入を行
うことでｎ−領域２０７を形成することができる。
【００３０】その後、プラズマＣＶＤ法によりシリコン
酸化膜を約５００ｎｍ成膜する。その後、多結晶シリコ
ンとのエッチングの選択比を十分に確保できる条件にお
いて、シリコン酸化膜をドライエッチング法により異方
性エッチングしてゲート電極の側部に自己整合的にシリ
コン酸化膜によるサイドウォール２０８を形成する。
酸化膜を約５００ｎｍ成膜する。その後、多結晶シリコ
ンとのエッチングの選択比を十分に確保できる条件にお
いて、シリコン酸化膜をドライエッチング法により異方
性エッチングしてゲート電極の側部に自己整合的にシリ
コン酸化膜によるサイドウォール２０８を形成する。
【００３１】なお、本実施の形態においては、サイドウ
ォールをシリコン酸化膜で形成しているが、シリコン酸
化膜とシリコン窒化膜の積層膜で形成することも可能で
ある。絶縁膜サイドウォールをシリコン酸化膜とシリコ
ン窒化膜の積層膜にすると、サイドウォールの幅の加工
バラツキを低減することが出来るため、ＬＤＤ長を精度
良く制御することが出来るという特徴を有する。
ォールをシリコン酸化膜で形成しているが、シリコン酸
化膜とシリコン窒化膜の積層膜で形成することも可能で
ある。絶縁膜サイドウォールをシリコン酸化膜とシリコ
ン窒化膜の積層膜にすると、サイドウォールの幅の加工
バラツキを低減することが出来るため、ＬＤＤ長を精度
良く制御することが出来るという特徴を有する。
【００３２】その後、p+領域の形成の際にはフォトリソ
グラフィー工程を行い、レジストマスクを用いて所望の
領域にのみイオンドーピング法を用いてドーズ量１×１
０14ｃｍ-2程度の高濃度のボロン注入を行うことにより
ｐ＋領域を形成し、同様に、ｎ+領域の形成の際にはフ
ォトリソグラフィー工程を行い、レジストマスクを用い
て所望の領域にのみイオンドーピング法を用いてドーズ
量１×１０14ｃｍ-2程度の高濃度のリン注入を行うこと
でｎ＋領域を形成することが出来る。
グラフィー工程を行い、レジストマスクを用いて所望の
領域にのみイオンドーピング法を用いてドーズ量１×１
０14ｃｍ-2程度の高濃度のボロン注入を行うことにより
ｐ＋領域を形成し、同様に、ｎ+領域の形成の際にはフ
ォトリソグラフィー工程を行い、レジストマスクを用い
て所望の領域にのみイオンドーピング法を用いてドーズ
量１×１０14ｃｍ-2程度の高濃度のリン注入を行うこと
でｎ＋領域を形成することが出来る。
【００３３】図２−６に示す様に、本工程により、ゲー
ト電極側部に自己整合的に形成したシリコン酸化膜のサ
イドウォールを形成した後に、ドーパントを高濃度注入
することでソースおよびドレイン領域２０９を自己整合
的に形成することができる。
ト電極側部に自己整合的に形成したシリコン酸化膜のサ
イドウォールを形成した後に、ドーパントを高濃度注入
することでソースおよびドレイン領域２０９を自己整合
的に形成することができる。
【００３４】本実施の形態においては、ゲート電極の形
成後にゲルマニウムを含むイオンを注入した後に、低濃
度のドーパントを注入しＬＤＤ領域を形成しているが、
先に低濃度のドーパントを注入した後にゲルマニウムを
含むイオンを注入することも可能である。また、絶縁膜
のサイドウォールを形成した後にゲルマニウムを含むイ
オンを注入することによりＬＤＤ領域を多結晶シリコン
で形成し、ソースおよびドレイン領域のみを多結晶シリ
コンゲルマニウムで形成することも可能である。
成後にゲルマニウムを含むイオンを注入した後に、低濃
度のドーパントを注入しＬＤＤ領域を形成しているが、
先に低濃度のドーパントを注入した後にゲルマニウムを
含むイオンを注入することも可能である。また、絶縁膜
のサイドウォールを形成した後にゲルマニウムを含むイ
オンを注入することによりＬＤＤ領域を多結晶シリコン
で形成し、ソースおよびドレイン領域のみを多結晶シリ
コンゲルマニウムで形成することも可能である。
【００３５】次に図２−７に示すように、プラズマＣＶ
Ｄ法により層間絶縁膜としてシリコン酸化膜２１０を５
００ｎｍ程度形成する。引き続き、フォトリソグラフィ
ー、エッチング工程により、コンタクトホールを形成す
る。
Ｄ法により層間絶縁膜としてシリコン酸化膜２１０を５
００ｎｍ程度形成する。引き続き、フォトリソグラフィ
ー、エッチング工程により、コンタクトホールを形成す
る。
【００３６】その後、ソースドレインメタルとなるＴｉ
／Ａｌ膜を８０／４０００ｎｍの膜厚構成で形成し、フ
ォトリソグラフィーとエッチング工程により、図２−８
に示す様に、所望のソース・ドレインメタル２１１を形
成する。
／Ａｌ膜を８０／４０００ｎｍの膜厚構成で形成し、フ
ォトリソグラフィーとエッチング工程により、図２−８
に示す様に、所望のソース・ドレインメタル２１１を形
成する。
【００３７】その後、パッシベーション膜としてプラズ
マＣＶＤ法により、膜厚約５００ｎｍのシリコン窒化膜
を成膜する。最後に水素雰囲気あるいは窒素雰囲気中に
おいて３５０℃程度の温度で１時間程度アニールするこ
とにより活性層となるポリシリコンおよびポリシリコン
とゲート絶縁膜界面に水素を導入することで水素化処理
を施す。水素化処理工程としては層間絶縁膜となるシリ
コン酸化膜２１０の形成後にプラズマＣＶＤ法により水
素ガスのプラズマ放電により、水素ラジカルによる水素
化処理を行うことも可能である。プラズマを用いた水素
ラジカルによる水素化処理を行うと、効率良く十分に水
素を導入することが出来るという特徴を有する。
マＣＶＤ法により、膜厚約５００ｎｍのシリコン窒化膜
を成膜する。最後に水素雰囲気あるいは窒素雰囲気中に
おいて３５０℃程度の温度で１時間程度アニールするこ
とにより活性層となるポリシリコンおよびポリシリコン
とゲート絶縁膜界面に水素を導入することで水素化処理
を施す。水素化処理工程としては層間絶縁膜となるシリ
コン酸化膜２１０の形成後にプラズマＣＶＤ法により水
素ガスのプラズマ放電により、水素ラジカルによる水素
化処理を行うことも可能である。プラズマを用いた水素
ラジカルによる水素化処理を行うと、効率良く十分に水
素を導入することが出来るという特徴を有する。
【００３８】トランジスタの活性化アニール温度に対す
るＮＭＯＳトランジスタのＯＮ電流依存性を図３に示
す。ここで活性化アニール時間はすべてのアニール温度
において１時間で一定である。
るＮＭＯＳトランジスタのＯＮ電流依存性を図３に示
す。ここで活性化アニール時間はすべてのアニール温度
において１時間で一定である。
【００３９】ここで、ソースおよびドレインにシリコン
ゲルマニウムを用いない場合、活性化アニール温度が６
００℃以上でないとトランジスタの移動度と閾値電圧が
飽和しない。一方、ゲルマニウムを注入した場合、アニ
ール温度５００℃において特性が飽和する。このことよ
り、ソースおよびドレイン領域およびＬＤＤ領域にシリ
コンゲルマニウムを用いることで活性化アニール温度を
低温化することができることがわかる。
ゲルマニウムを用いない場合、活性化アニール温度が６
００℃以上でないとトランジスタの移動度と閾値電圧が
飽和しない。一方、ゲルマニウムを注入した場合、アニ
ール温度５００℃において特性が飽和する。このことよ
り、ソースおよびドレイン領域およびＬＤＤ領域にシリ
コンゲルマニウムを用いることで活性化アニール温度を
低温化することができることがわかる。
【００４０】ソースおよびドレイン領域のシート抵抗と
ソースドレインメタルとのコンタクト抵抗を測定した結
果、多結晶シリコンと比較して多結晶シリコンゲルマニ
ウムをソースおよびドレイン領域に用いることにより、
Ｎ型とＰ型ともにシート抵抗並びにコンタクト抵抗が低
減するという結果が得られた。
ソースドレインメタルとのコンタクト抵抗を測定した結
果、多結晶シリコンと比較して多結晶シリコンゲルマニ
ウムをソースおよびドレイン領域に用いることにより、
Ｎ型とＰ型ともにシート抵抗並びにコンタクト抵抗が低
減するという結果が得られた。
【００４１】この結果より、ソースおよびドレイン領域
に多結晶シリコンゲルマニウムを用いた薄膜トランジス
タにおいては、ソースおよびドレイン領域のシート抵抗
並びにソースおよびドレイン領域とソースドレインメタ
ルとのコンタクト抵抗が低減するため、Ｐ型、Ｎ型トラ
ンジスタともに駆動電流が上昇するという特徴も有す
る。
に多結晶シリコンゲルマニウムを用いた薄膜トランジス
タにおいては、ソースおよびドレイン領域のシート抵抗
並びにソースおよびドレイン領域とソースドレインメタ
ルとのコンタクト抵抗が低減するため、Ｐ型、Ｎ型トラ
ンジスタともに駆動電流が上昇するという特徴も有す
る。
【００４２】活性化アニール温度６００℃においては、
ＮＭＯＳトランジスタの閾値電圧のバラツキが大きい
が、ソースおよびドレイン領域をシリコンゲルマニウム
により形成した場合には活性化アニール温度５００℃に
おいては閾値電圧のバラツキが著しく低減できる。
ＮＭＯＳトランジスタの閾値電圧のバラツキが大きい
が、ソースおよびドレイン領域をシリコンゲルマニウム
により形成した場合には活性化アニール温度５００℃に
おいては閾値電圧のバラツキが著しく低減できる。
【００４３】このことから、トランジスタのソースおよ
びドレイン領域をシリコンゲルマニウムで形成すること
により活性化熱処理温度を低温化して、短チャネルトラ
ンジスタにおける閾値電圧のバラツキを低減することが
出来るため、従来と比較してチャネルＴＦＴを実際に用
いることが可能となる。
びドレイン領域をシリコンゲルマニウムで形成すること
により活性化熱処理温度を低温化して、短チャネルトラ
ンジスタにおける閾値電圧のバラツキを低減することが
出来るため、従来と比較してチャネルＴＦＴを実際に用
いることが可能となる。
【００４４】また、通常のポリシリコンＴＦＴにおいて
はトランジスタ動作中にチャネル下部にホールが蓄積さ
れることにより、ポリシリコン基板の電位が変動するこ
とにより特性に不安定性を生じるが、ソース・ドレイン
部にシリコンゲルマニウムを用いることにより、シリコ
ンゲルマニウムはシリコンに対して価電子帯にバンドオ
フセットを持っているためホールがドレインに流れやす
くなるために、チャネル下部にホールが蓄積しにくくな
る。このことより、チャネルの電位がホールの蓄積によ
り変動することがないためトランジスタ特性の不安定性
が解消されるという特徴も有する。
はトランジスタ動作中にチャネル下部にホールが蓄積さ
れることにより、ポリシリコン基板の電位が変動するこ
とにより特性に不安定性を生じるが、ソース・ドレイン
部にシリコンゲルマニウムを用いることにより、シリコ
ンゲルマニウムはシリコンに対して価電子帯にバンドオ
フセットを持っているためホールがドレインに流れやす
くなるために、チャネル下部にホールが蓄積しにくくな
る。このことより、チャネルの電位がホールの蓄積によ
り変動することがないためトランジスタ特性の不安定性
が解消されるという特徴も有する。
【００４５】
【発明の効果】上記に記載した様に、本発明の薄膜トラ
ンジスタにおいてはトランジスタ作製のプロセス温度を
低温化することが可能となり、かつ、低電圧で動作可能
な短チャネルトランジスタを実現することが出来る。ま
た、短チャネルトランジスタにおいても特性バラツキの
少ない均一な優れた特性を得ることが可能となる。ま
た、コンタクト抵抗およびソースドレイン部における拡
散抵抗を低減することが出来るため、トランジスタの駆
動電流を上昇させることが可能となる。チャネル領域に
電荷が蓄積することなく特性の不安定性がなくなり、安
定した特性のトランジスタを得ることが出来る。
ンジスタにおいてはトランジスタ作製のプロセス温度を
低温化することが可能となり、かつ、低電圧で動作可能
な短チャネルトランジスタを実現することが出来る。ま
た、短チャネルトランジスタにおいても特性バラツキの
少ない均一な優れた特性を得ることが可能となる。ま
た、コンタクト抵抗およびソースドレイン部における拡
散抵抗を低減することが出来るため、トランジスタの駆
動電流を上昇させることが可能となる。チャネル領域に
電荷が蓄積することなく特性の不安定性がなくなり、安
定した特性のトランジスタを得ることが出来る。
【図１】本発明の実施形態に係る薄膜トランジスタを示
す図
す図
【図２】本発明の実施形態に係る薄膜トランジスタの製
造過程を示す図
造過程を示す図
【図３】活性化アニール温度に対するＮＭＯＳトランジ
スタのＯＮ電流依存性を示す図
スタのＯＮ電流依存性を示す図
【符号の説明】 １０４ チャネル領域 １０７ ＬＤＤ領域 １０８ ソース・ドレイン領域 １１１ ソース・ドレインメタル ２０１ ガラス基板 ２０２ シリコン酸化膜 ２０３ アモルファスシリコン膜 ２０４ 島状の多結晶シリコン ２０５ ゲート絶縁膜 ２０６ ゲート電極 ２０７ ｎ−領域 ２０８ サイドウォール ２０９ ソースおよびドレイン領域 ２１０ 層間絶縁膜 ２１１ ソース・ドレインメタル
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 JA29 JA36 JA38 JA42 JA44 JA46 JB13 JB23 JB32 JB33 JB38 JB51 JB56 JB63 JB69 KA04 KA07 KA12 MA05 MA07 MA13 MA17 MA27 MA28 MA35 MA37 NA22 NA25 PA06 5C094 AA13 AA24 AA31 AA43 AA48 AA53 AA55 BA03 BA27 BA43 CA19 DA13 DB04 EB02 FA01 FB02 FB14 GB10 JA01 JA20 5F110 AA04 AA06 AA07 AA09 AA17 AA30 BB01 CC02 DD02 DD13 EE04 EE08 EE32 EE44 FF02 FF30 GG02 GG13 GG45 HJ01 HJ02 HJ04 HJ12 HJ13 HL03 HL04 HL11 HM15 NN03 NN04 NN23 NN24 NN35 PP03 PP35 QQ11 QQ24 QQ25
Claims (15)
- 【請求項１】絶縁基板上に形成された薄膜トランジスタ
において、ソースおよびドレイン部がチャネル領域と相
違する材料で形成されており、かつ、前記チャネル領域
に用いられている材料の融点は前記ソースおよびドレイ
ン領域の材料よりも融点の高い半導体により形成されて
いることを特徴とする薄膜トランジスタ。 - 【請求項２】絶縁基板上に形成された薄膜トランジスタ
において、トランジスタにおけるチャネル領域が多結晶
半導体により形成されていることを特徴とする請求項１
記載の薄膜トランジスタ。 - 【請求項３】絶縁基板上に形成された薄膜トランジスタ
において、トランジスタにおけるチャネル領域が多結晶
シリコンで、ソースおよびドレイン領域が多結晶シリコ
ンゲルマニウムにより形成されていることを特徴とする
請求項１または２に記載の薄膜トランジスタ。 - 【請求項４】絶縁基板上に形成された薄膜トランジスタ
において、チャネル領域が多結晶シリコンで、ソースお
よびドレイン領域が多結晶シリコンゲルマニウムにより
形成されおり、前記ソースおよびドレイン領域の多結晶
シリコンゲルマニウムにおけるゲルマニウム原子濃度が
１％以上、８０％以下であることを特徴とする請求項１
〜３のいずれかに記載の薄膜トランジスタ。 - 【請求項５】絶縁基板上に形成された薄膜トランジスタ
において、チャネル領域とソースおよびドレイン領域の
間に、ソースおよびドレイン領域よりもドーパント濃度
の低いソースおよびドレイン領域を有することを特徴と
する請求項１〜４のいずれかに記載の薄膜トランジス
タ。 - 【請求項６】絶縁基板上に形成された薄膜トランジスタ
において、前記ドーパント濃度の低いソースおよびドレ
イン領域のドーパント濃度が、ソースおよびドレインの
ドーパント濃度に比較して１０分の１以下であることを
特徴とする請求項１〜５のいずれかに記載の薄膜トラン
ジスタ。 - 【請求項７】薄膜トランジスタを有するアレイ基板であ
って、前記薄膜トランジスタは、チャネル部が多結晶シ
リコンで、ソースおよびドレイン部が多結晶シリコンゲ
ルマニウムにより形成されていることを特徴とするアレ
イ基板。 - 【請求項８】薄膜トランジスタを有するアクティブマト
リクス駆動型の液晶ディスプレイ装置であって、前記薄
膜トランジスタは、チャネル部が多結晶シリコンで、ソ
ースおよびドレイン部が多結晶シリコンゲルマニウムに
より形成されていることを特徴とする液晶ディスプレイ
装置。 - 【請求項９】有機ＥＬ素子と、該有機ＥＬ素子に接続さ
れた薄膜トランジスタを有するアクティブマトリックス
駆動型の有機ＥＬディスプレイ装置であって、前記薄膜
トランジスタは、チャネル部が多結晶シリコンで、ソー
スドおよびレイン部が多結晶シリコンゲルマニウムによ
り形成されていることを特徴とする有機ＥＬディスプレ
イ装置。 - 【請求項１０】薄膜トランジスタにおけるソースおよび
ドレイン領域の形成の際に、ゲート電極の加工後にゲル
マニウムを含むイオンを注入することにより、ソースお
よびドレイン領域にゲルマニウムを添加する注入工程
と、前記注入工程後に引き続き熱処理を行うことによ
り、ソースおよびドレイン領域を結晶化させる結晶化工
程と、を含むことを特徴とする薄膜トランジスタの製造
方法。 - 【請求項１１】前記ゲルマニウムを含むイオンを注入す
る工程におけるゲルマニウムを含むイオンの注入量が１
×１０14ｃｍ-2以上、１×１０17ｃｍ-2以下であること
を特徴とする請求項１０に記載の薄膜トランジスタの製
造方法。 - 【請求項１２】請求項１０記載の注入工程の後に行う熱
処理を６００℃以下の温度で行うことを特徴とする請求
項１０または１１に記載の薄膜トランジスタの製造方
法。 - 【請求項１３】請求項１０記載の注入工程の後に行う熱
処理を光を熱源とする装置によって行うことを特徴とす
る請求項１０〜１２のいずれかに記載の薄膜トランジス
タの製造方法。 - 【請求項１４】薄膜トランジスタの製造方法であって、
ゲート電極加工後にゲルマニウムを含むイオンを注入す
ることにより、ソースおよびドレイン領域にゲルマニウ
ムを添加する工程と、低濃度のドーパントを注入するこ
とにより低濃度のドーパントを含むソースおよびドレイ
ン領域を形成する工程と、引き続き絶縁膜を形成する工
程と、異方性エッチングによりゲート電極側部に絶縁膜
で形成された絶縁膜側壁を自己整合的に形成する工程
と、高濃度のドーパントを注入することでソースおよび
ドレイン領域を形成する工程と、を含むことを特徴とす
る薄膜トランジスタの製造方法。 - 【請求項１５】ゲート電極側部に形成する絶縁膜がシリ
コン酸化膜あるいはシリコン酸化膜とシリコン窒化膜の
積層膜であることを特徴とする請求項１４に記載の薄膜
トランジスタの製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000234443A JP2002050764A (ja) | 2000-08-02 | 2000-08-02 | 薄膜トランジスタ、アレイ基板、液晶表示装置、有機ｅｌ表示装置およびその製造方法 |
| KR10-2001-0045108A KR100477473B1 (ko) | 2000-08-02 | 2001-07-26 | 박막트랜지스터 및 그 제조방법, 박막트랜지스터어레이기판, 액정표시장치 및 일렉트로 루미네선스형표시장치 |
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