JP2011151174A - 薄膜トランジスタ及びその製造方法並びに半導体装置 - Google Patents
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Abstract
【解決手段】半導体薄膜を形成する工程と、前記半導体薄膜にシリコンを注入する工程と、チャネル形成領域とソース形成領域及びドレイン形成領域との間にそれぞれ位置するLDD形成領域上にマスクを形成する工程と、前記LDD形成領域上にマスクを形成した半導体薄膜上にシリコンを注入する工程と、前記半導体薄膜を熱処理により結晶化する工程と、を有する薄膜トランジスタの製造方法とした。
【選択図】図3
Description
(1)半導体薄膜を形成する工程。
(2)前記半導体薄膜に当該半導体薄膜の電気的な特性に影響を及ぼさない不活性なイオンを注入する工程。
(3)チャネル形成領域とソース形成領域及びドレイン形成領域との間にそれぞれ位置するLDD形成領域上にマスクを形成する工程。
(4)前記LDD形成領域上にマスクを形成した半導体薄膜上に当該半導体薄膜の電気的な特性に影響を及ぼさない不活性なイオンを注入する工程。
(5)前記半導体薄膜を熱処理により結晶化する工程。
1.薄膜トランジスタの構成
2.薄膜トランジスタの製造方法
3.薄膜トランジスタの特性
図1は本発明の一実施の形態に係る薄膜トランジスタである画素用の薄膜トランジスタ(以下、「画素TFT」とも呼ぶ。)の構成の一例を模式的に示す説明図である。図示するように、画素TFTは、不純物拡散を抑制する層間絶縁膜が表面に形成された基板11上に、パターニングされた活性層12からなる半導体薄膜と、酸化ケイ素膜を主成分とするゲート絶縁膜13と、ゲート電極14とが順次積層されている。なお、図中、符号15は層間絶縁膜を、符号16はソース・ドレイン電極を示している。また、基板11は、例えば、石英基板などの透明な絶縁性の基板が用いられるが、固体撮像素子などの半導体装置の場合には、例えば、不純物拡散を抑制する層間絶縁膜が表面に形成された半導体基板が用いられる。
上述した構成の画素TFTは、図2A〜図2Hに示す工程を経て得られる。すなわち、先ずは半導体薄膜を形成する工程であり、図2Aに示すように、合成石英などからなる基板11上に多結晶のシリコン膜(以下「ポリシリコン膜」という)12aを成膜する。
一般に、薄膜トランジスタのLDD領域に光が入射することにより、価電子帯より伝導帯へ励起された電子は、ポテンシャル勾配にしたがってドレインへ流入しようとする。そこで、この過程を、局在準位による「電子捕獲→再結合」の過程により回避して光リークを抑制している。しかし、従来、チャネル領域、ソース領域、ドレイン領域、及びLDD領域に亘って局在準位が一様に存在するため、オン電流の低下が大きかった。
12 活性層
14 ゲート電極
16 ソース・ドレイン電極
20 チャネル領域
20a チャネル形成領域
21 ソース領域
21a ソース形成領域
22 ドレイン領域
22a ドレイン形成領域
23 LDD領域
23a LDD形成領域
40 大粒径領域
41 小粒径領域
Claims (3)
- 半導体薄膜を形成する工程と、
前記半導体薄膜に、当該半導体薄膜の電気的な特性に影響を及ぼさない不活性なイオンを注入する工程と、
チャネル形成領域とソース形成領域及びドレイン形成領域との間にそれぞれ位置するLDD形成領域上にマスクを形成する工程と、
前記LDD形成領域上にマスクを形成した半導体薄膜上に、当該半導体薄膜の電気的な特性に影響を及ぼさない不活性なイオンを注入する工程と、
前記半導体薄膜を熱処理により結晶化する工程と、を有する薄膜トランジスタの製造方法。 - ゲート電極の下方に形成されたチャネル領域と、
前記チャネル領域とソース領域及びドレイン領域との間にそれぞれ形成され、前記ソース領域及び前記ドレイン領域よりキャリア濃度が低いLDD領域と、を有する半導体薄膜を備え、
前記LDD領域の結晶粒径を前記半導体薄膜の平均結晶粒径よりも小粒径化し、前記チャネル領域の結晶粒径を前記半導体薄膜の平均結晶粒径よりも大粒径化した
薄膜トランジスタ。 - 半導体薄膜を用いた薄膜トランジスタを備え、
前記半導体薄膜は、
ゲート電極の下方に形成されたチャネル領域と、
前記チャネル領域とソース領域及びドレイン領域との間にそれぞれ形成され、前記ソース領域及び前記ドレイン領域よりキャリア濃度が低いLDD領域と、を含み、
前記LDD領域の結晶粒径を前記半導体薄膜の平均結晶粒径よりも小粒径化し、前記チャネル領域の結晶粒径を前記半導体薄膜の平均結晶粒径よりも大粒径化した
半導体装置。
Priority Applications (1)
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JP (1) | JP5540723B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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