JP4191933B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に多結晶シリコンからなる半導体薄膜にソース領域、チャネル領域、及びドレイン領域が形成された薄膜トランジスタを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
液晶ディスプレイをはじめとする半導体装置の開発が現在盛んに行われている。従来の半導体装置に形成される薄膜トランジスタ（ＴＦＴ）は、非晶質シリコンを活性層とする構造が一般的であったが、非晶質シリコンＴＦＴはキャリア移動度が低く十分な動作特性を備えていないため、最近では多結晶シリコンＴＦＴが注目されている。多結晶シリコンＴＦＴは、非晶質シリコンＴＦＴに比べて動作特性に優れており、画素スイッチング用としてだけでなく、周辺駆動回路のデバイスとしても使用することができ、特に大画面で高解像度の駆動回路内蔵型液晶ディスプレイに好適に用いることができる。一般に、多結晶シリコンＴＦＴの製造においては、１０００℃以上の熱処理を含む高温プロセスと、最高温度が６００℃以下に抑制された低温プロセスとに分けられるが、コスト面で有利なガラスを絶縁基板として使用可能な低温プロセスが現在主流となっている。従来の半導体装置における多結晶シリコンＴＦＴの一例を図１２に示す。
【０００３】
同図に示すように、ガラスからなる絶縁基板１２０にバッファ層１３０が形成され、このバッファ層１３０の上に多結晶シリコンからなる半導体薄膜１１０が形成されている。この半導体薄膜１１０は、チャネル領域１４０と、ソース・ドレイン領域１４２と、ＬＤＤ(Lightly Doped Drain)領域１４１とを有しており、ドレイン端での電界集中をＬＤＤ領域１４１によってある程度緩和できるように構成されている。
【０００４】
半導体薄膜１１０はゲート絶縁膜１１５により覆われており、このゲート絶縁膜１１５を介してチャネル領域１４０の上方にゲート膜１４４が設けられている。ゲート膜１４４は層間絶縁層１２５によって覆われており、ゲート絶縁膜１１５及び層間絶縁層１２５に形成されたコンタクトホールを介して、ソース・ドレイン領域１４２がソース電極１４７及びドレイン電極１４８にそれぞれ接続されている。また、ゲート膜１４４は、層間絶縁層１２５に形成されたコンタクトホールを介してゲート電極１４５に接続されている。
【０００５】
このような構成を有する多結晶シリコンＴＦＴの代表的な特性を図１３に示す。
同図は、ドレイン電圧ＶDSが４Ｖにおけるゲート電圧ＶGSに対するドレイン電流ＩDの関係を示すグラフである。ドレイン電流ＩDは、ゲート電圧ＶGSが０Ｖの近傍で最小値となり、ゲート電圧ＶGSが増加するにつれてドレイン電流ＩDも増加する。ゲート電圧ＶGSの値が正の領域におけるドレイン電流ＩDの増加は、トランジスタのオフ状態からオン状態への変化を意味するものであるから、電流の増加率はできる限り大きいことが望ましい。例えば、液晶表示装置に使用する場合、液晶の表示はコンデンサの電位により決定されるため、短時間にデータを書き込むことができるようにＴＦＴには十分な電流（オン電流）を流す必要がある。多結晶シリコンＴＦＴの場合、半導体薄膜におけるキャリア移動度はかなり大きいため、十分なオン電流を供給できる点については特に問題がない。
【０００６】
ところが、多結晶シリコンＴＦＴでは、半導体薄膜中の結晶粒界に高密度のトラップ準位が存在し、このトラップを介してキャリアが移動する。このため、ゲート電圧ＶGSが負の領域においても、ゲート電圧ＶGSの絶対値の増加と共にドレイン電流ＩDが増加する。この現象は、オフ状態でのリーク電流であるオフ電流がゲート電圧依存性を有することを意味するものであり、トランジスタの特性としては好ましくない。また、オフ電流自体を更に低減させることも必要である。例えば、アクティブマトリクス型の液晶表示装置に使用される多結晶シリコンＴＦＴはゲート逆バイアス下で用いられるため、オフ電流が大きくなるとデータの保持特性が悪化するという問題を生じる。即ち、コンデンサに書き込まれたデータは、書き込み時間よりもはるかに長時間保持される必要があるが、コンデンサの静電容量は小さいため、ＴＦＴのオフ状態におけるオフ電流により、ドレインの電位（すなわちコンデンサの電位）は急激にソースの電位に近づき、書き込まれたデータが正しく保持されなくなる。オフ電流の増大に伴う問題は、液晶表示装置だけの問題ではなく他の半導体装置においても生じ、例えば、通常のロジック回路においては静止電流の増加を招き、メモリ回路の場合は誤動作の原因となる。
【０００７】
そこで、オフ電流を低減するため、チャネル領域１４０に不純物を導入してｐ-にすることも知られている。しかし、打ち込まれた不純物は比較的低濃度であることが要求されるのに対し、従来の低温プロセスにおいてはこのような濃度調整が難しく、実現は困難であった。また、同様の理由から閾値電圧Vthの制御が十分に行われず、更には半導体薄膜が初期から不純物により汚染されている場合もあるため、大面積の絶縁基板上におけるＴＦＴの動作特性が不均一であるという問題を有していた。例えば、液晶表示装置の場合、閾値電圧Vthがデプレッション側に振れるとオフ電流が増大して、画素の輝点欠陥になるという問題を生じる。
【０００８】
【発明が解決しようとする課題】
本発明は、オフ電流を低減すると共に閾値電圧の制御が容易な半導体装置及びその製造方法の提供を目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するための本発明の半導体装置は、絶縁基板上に形成された多結晶の半導体薄膜を有する薄膜トランジスタを備え、前記半導体薄膜内に、チャネル領域と、該チャネル領域の両側にそれぞれ位置するソース領域及びドレイン領域とを有し、前記チャネル領域は、第１導電型の不純物、及び、前記第１導電型とは反対の導電型である第２導電型の不純物の双方を含有し、前記第１導電型と前記第２導電型とがキャンセルされた第１層と、前記第１導電型又は第２導電型のいずれかが支配的な第２層とが積層されることにより構成されており、前記第１層と絶縁膜を介して対向するようにゲート電極が形成されており、前記ソース領域及びドレイン領域は、前記第２層において支配的な導電型とは反対の導電型からなる。
【００１０】
この半導体装置によれば、第２層の両側に位置するソース領域及びドレイン領域の導電型が第２層の導電型と反対であるので、オフ状態におけるリーク電流を低減することができる。
【００１１】
また、第１層は、前記第１導電型と前記第２導電型とがキャンセルされているので、イントリンシック（intrinsic）な層に類似した層であり、この第１層と対向するようにゲート電極を形成しているので、閾値電圧の制御を容易に行うことができる。
【００１２】
前記ゲート電極は、前記半導体薄膜上に形成されていても良く、或いは、前記絶縁基板と前記半導体薄膜との間に形成されていても良い。
【００１３】
また、前記ソース領域及びドレイン領域は、高濃度不純物領域と、前記チャネル領域及び高濃度不純物領域間に位置し前記高濃度不純物領域よりも不純物濃度が低い低濃度不純物領域とを有する構成にすることが好ましい。
【００１４】
前記第１層は、前記第１導電型及び第２導電型の主たる不純物同士の濃度差が、例えば5×1016 /cm3未満の領域と定義することができる。このような定義に基づく前記第１層の厚みは、１ｎｍ以上であることが好ましく、且つ、前記チャネル領域の全体厚みに対して５０％以下であることが好ましい。
【００１５】
前記第１層における２種類の不純物の濃度差は表面のシート抵抗値と相関関係を有しており、不純物同士の濃度差が小さくなるほどシート抵抗値が大きくなる。具体的には、前記第１層を上述のように定義したとき、表面のシート抵抗値は、1×109 Ω／□より大きい値となる。シート抵抗値の上限は特にないが、例えば1×1012 Ω／□程度にすることができる。
【００１６】
前記ソース領域及びドレイン領域はｎ型であり、前記第２層はｐ型が支配的なｐ型層であることが好ましい。
【００１７】
また、前記絶縁基板はガラスにすることができ、前記半導体薄膜は、このガラス基板に直接形成されていても良い。
【００１８】
また、本発明の前記目的は、半導体薄膜を有する薄膜トランジスタを備えた半導体装置の製造方法であって、絶縁基板上に、第１導電型の不純物、又は、前記第１導電型とは反対の導電型である第２導電型の不純物のいずれかが導入された半導体薄膜を形成する第１の不純物導入工程と、前記半導体薄膜に強光またはレーザ光を照射して多結晶化する多結晶化工程と、前記多結晶の半導体薄膜に、前記第１の不純物導入工程で導入した不純物と反対の導電型の不純物を導入することにより、前記第１導電型と前記第２導電型とがキャンセルされた第１層と、前記第１導電型又は第２導電型のいずれかが支配的な第2層との積層構造からなるチャネル領域を形成する第２の不純物導入工程と、前記第１層上に絶縁膜を介してゲート電極を形成するゲート電極形成工程と、前記ゲート電極をマスクとして、前記第２層において支配的な導電型とは反対の導電型の不純物を前記半導体薄膜に導入することにより、導入した不純物の導電型が支配的なソース領域及びドレイン領域を形成する第３の不純物導入工程とを備える半導体装置の製造方法により達成される。
【００１９】
前記第３の不純物導入工程は、前記ゲート電極をマスクとして、前記第２層において支配的な導電型とは反対の導電型の不純物を前記半導体薄膜に導入することにより、導入した不純物の導電型が支配的な低濃度不純物領域を形成すると共に、前記ゲート電極の下方にチャネル領域を形成する低濃度不純物領域形成工程と、前記チャネル領域の両側に隣接する一部の領域をマスク材で覆い、前記低濃度不純物領域形成工程で導入する不純物のドーズ量よりも多いドーズ量で同じ導電型の不純物を導入することにより、前記チャネル領域の両側に前記低濃度不純物領域を介して高濃度不純物領域を形成する高濃度不純物領域形成工程とを備えることができ、前記チャネル領域の両側に形成された前記低濃度不純物領域及び高濃度不純物領域により、前記ソース領域及びドレイン領域をそれぞれ形成することができる。
【００２０】
また、前記多結晶化工程と前記第２の不純物導入工程との間に、前記半導体薄膜のシート抵抗値を測定する工程を更に備えても良く、該シート抵抗値に基づいて、前記第２の不純物導入工程で導入する不純物の量を決定することができる。
【００２１】
前記第１の不純物導入工程で導入する不純物はｐ型不純物であることが好ましく、前記第２及び第３の不純物導入工程で導入する不純物はｎ型不純物であることが好ましい。
【００２２】
また、前記第１の不純物導入工程において、ガラスからなる前記絶縁基板に前記半導体薄膜を直接形成することにより、前記絶縁基板に含まれるボロンを前記半導体薄膜に導入するようにすることもできる。
【００２３】
また、本発明の前記目的は、半導体薄膜を有する薄膜トランジスタを備えた半導体装置の製造方法であって、絶縁基板上にゲート電極を形成した後、絶縁膜を介して半導体薄膜を形成し、該半導体薄膜に、第１導電型の不純物、又は、前記第１導電型とは反対の導電型である第２導電型の不純物のいずれかを導入する第１の不純物導入工程と、前記半導体薄膜に強光またはレーザ光を照射して多結晶化する多結晶化工程と、前記多結晶の半導体薄膜に、前記第１の不純物導入工程で導入した不純物とは反対の導電型の不純物を導入することにより、前記第１導電型と前記第２導電型とがキャンセルされた第１層と、前記第１導電型又は第２導電型のいずれかが支配的な第２層との積層構造からなるチャネル領域を、前記第１層が前記ゲート電極と対向するように形成する第２の不純物導入工程と、 前記半導体薄膜の一部をマスク材で覆い、前記第２層において支配的な導電型とは反対の導電型の不純物を前記半導体薄膜に導入することにより、導入した不純物の導電型が支配的なソース領域及びドレイン領域を形成する第３の不純物導入工程とを備える半導体装置の製造方法によっても達成される。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００２５】
（第１実施形態）
図１及び図２は、本発明の第１実施形態に係る半導体装置において、薄膜トランジスタ（ＴＦＴ）の製造工程を示す断面図である。尚、半導体装置には、ＴＦＴ単体だけでなく、このＴＦＴを集積化した半導体回路や電子機器などが含まれる。
【００２６】
まず、図１（ａ）に示すように、ガラス等からなる絶縁基板１００上に、下地膜としてのバッファ層１を形成する。バッファ層１は、例えば、ＳｉＯ2 膜又はＳｉＮx 膜をスパッタリング法などにより形成することができ、厚みは、約１００nm〜１０００nmにすることができる。本実施形態においては、絶縁基板１００の大きさを３２cm×４０cmとしている。
【００２７】
ついで、プラズマＣＶＤ法又はＬＰＣＶＤ法等で、非晶質シリコンからなる半導体薄膜２を３０nm〜１００nmの膜厚で成膜する。絶縁基板１００上にバッファ層１を設けずに、半導体薄膜２を直接形成することも可能である。
【００２８】
次に、この半導体薄膜２をオーブンなどで加熱したり、レーザを照射することにより、半導体薄膜２に含まれている不純物を活性化した後、シート抵抗値を測定する。これにより、大気などに含まれるボロンなどの不純物による汚染の程度を把握することができる。加熱条件としては、例えば、６００℃で１時間程度行えば良い。また、シート抵抗測定器としては、高抵抗の測定レンジを有するものが好ましい。本実施形態においては、「三菱ハイレスタ」を使用した。
【００２９】
このシート抵抗器は、図３に示すように、内径が６mmの平面視リング状の外側電極１１ａに、直径が３mmの平面視円状の内側電極１１ｂが挿入されてなり、外側電極１１ａ及び内側電極１１ｂを半導体薄膜２の表面に接触させて、１−１０００Ｖ程度の所定の電圧を印加した場合の電流値からシート抵抗値を測定することができる。尚、シート抵抗値の測定は、上述したシート抵抗測定器を使用する代わりに、上記外側電極１１ａ及び内側電極１１ｂと同様の形状からなる金属パターンを半導体薄膜２の表面に成膜して同様に測定することもでき、高シート抵抗値を測定できる限り他の測定器を用いても良い。
【００３０】
測定の結果、シート抵抗値が所定値（例えば、１×１０9Ω／□）以上であれば、イオンインプランテーション装置を用いて第１の不純物導入工程を行う。この工程は、ｐ型不純物を半導体薄膜２にドープする工程である。本実施形態においては、導入元素をＢ（ボロン）、加速電圧を１０kV、ドーズ量を１×１０11 /cm2として、イオン源から生じた不純物イオンを質量分離にかけて目的のイオン種のみを取り出し、且つビーム状に整形して得られたイオンビームを走査しながら半導体薄膜２に導入することにより、導入した不純物の濃度が１×１０17/cm3となるようにした。
【００３１】
本実施形態においては、イオンインプランテーション装置として、日新イオン機器製のものを使用した。このイオンインプランテーション装置は磁場偏向器を備えており、静電偏向では走査が困難な程度に大電流のイオンビームを磁場偏向で走査することにより、イオンを打ち込むことができる。投入される基板サイズは、32cm×40cmより大きなものであっても問題はなく、1000cm2 以上の大面積を有する絶縁基板100の効率的な処理が可能である。また、最大ビーム電流は１６mAであり、注入エネルギーは10KeV 〜100KeV の間で可変であり、ドーズ量は１×１０11/cm2 〜 １×１０20/cm2 の範囲で制御可能である。注入可能なイオン種としてはＰ（リン）とＢ（ボロン）に対応している。
【００３２】
半導体薄膜２の成膜にプラズマＣＶＤ法を用いた場合のように、半導体薄膜２の膜中の水素を脱離させる必要があれば、窒素雰囲気中に絶縁基板１００を投入して４００〜４５０℃の温度で1時間程度加熱することにより、アニールを行う。この脱水素化アニール工程は、ＲＴＡ等のランプアニールを用いても良く、また、前記第１の不純物導入工程の前に行っても良い。
【００３３】
一方、測定した半導体薄膜２のシート抵抗値が所定値（例えば、１×１０9Ω／□）未満であれば、大気中等に含まれるボロン等の不純物が半導体薄膜２に十分導入されて第１の不純物導入工程は既に行われているので、イオンインプランテーション装置などを用いた不純物の導入は不要である。特に、ガラスからなる絶縁基板１００上にバッファ層１を設けずに半導体薄膜２を形成した場合には、絶縁基板１００に含まれるボロン等の不純物が半導体薄膜２に導入されて第１の不純物導入工程が不要になり易く、工程の短縮化を図ることができる。尚、２５０mJ/m2 〜５００mJ/m2のレーザエネルギー条件により、ｐ型ライクにすることも可能である。
【００３４】
続いて、図１（ｂ）に示すように、レーザアニール又は固相成長等の手段を用いて、半導体薄膜２の非晶質シリコンを結晶化させて多結晶シリコンに転換する。
【００３５】
次に、上述したシート抵抗測定器を使用して、多結晶シリコンからなる半導体薄膜２のシート抵抗値を測定する。シート抵抗値は、半導体薄膜２における不純物の濃度が低いほど大きくなり、相関関係を有していることから、このシート抵抗値に基づいて半導体薄膜２中に含まれる不純物濃度を把握することができる。
【００３６】
この後、図１（ｃ）に示すように、測定したシート抵抗値に基づいて、第２の不純物導入工程を行う。この工程は、半導体薄膜２の表面にｎ型不純物を導入する工程であり、後工程でチャネル領域となる部分の不純物濃度を調整して、ＴＦＴの閾値電圧Vthを制御するための工程である。上述したように、シート抵抗値は、既にドープされているｐ型不純物の量と相関関係を有していることから、シート抵抗値に基づいて導入するｎ型不純物のドーピング量を決定し、前記イオンインプランテーション装置を用いてドーピングを行う。
【００３７】
この第２の不純物導入工程は、半導体薄膜２の厚み方向に対して表面近傍の極浅部分に不純物が主に導入されるように、打ち込み深さが決定される。本実施形態においては、具体的な条件として、加速電圧は１０kV、イオンビーム電流は０．０１μＡ〜１０μＡ、水平方向の走査周波数は１Hz、垂直方向の走査速度は３０mm／sec、ビームスポットのオーバーラップ量は６６．７％、垂直方向の走査サイクルは８cycles〜１０cycles、要した総時間は３００sec 〜４００sec とした。この工程は、上述した脱水素化アニール工程の前に行っても良く、或いは、後述するゲート絶縁膜３の成膜工程の後に行なっても良い。また、不純物の導入は、半導体注入機などを用いて行っても良く、質量分離型の注入機によりリボンビームをガラス基板上に走査して行うことも可能である。
【００３８】
半導体薄膜２には既にｐ型不純物が導入されているため、図１（ｃ）に示すように、ｎ型不純物が導入された領域には、互いに反対の導電型がキャンセルされて、イントリンシック（intrinsic）層に類似したｉ層２ａが形成される。そして、ｉ層２ａの下方には、厚み方向に沿ってｐ型が支配的となるｐ型層２ｂが形成される。即ち、半導体薄膜２は、第１及び第２の不純物導入工程により、第１層としてのｉ層２ａ及び第２層としてのｐ型層２ｂが積層された状態になる。
【００３９】
その後、図１（ｄ）に示すように、この半導体薄膜２をエッチングでアイランド状にパターニングし、薄膜トランジスタの素子領域を形成する。そして、エッチングされた半導体薄膜２を被覆する様にゲート絶縁膜３を形成する。ゲート絶縁膜３の形成は、例えば、プラズマＣＶＤ法、常圧ＣＶＤ法、減圧ＣＶＤ法、ＥＣＲ−ＣＶＤ法、スパッタ法等でＳｉＯ2 膜を50nm〜600nm堆積成長させることにより行うことができる。
【００４０】
次に、絶縁基板１００上にＡｌ，Ｔｉ，Ｍｏ，Ｗ，Ｔａ，あるいはこれらの合金を２００nm〜８００nmの厚みで成膜し、所定の形状にパターニングして、ゲート絶縁膜３上にゲート電極４を形成する。
【００４１】
ついで、このゲート電極４をマスクとして、前記イオンインプランテーション装置を用いてｎ型不純物を打ち込む第３の不純物導入工程を行う。即ち、図２（ａ）に示すように、イオン源から生じた不純物イオンを質量分離にかけて目的のイオン種であるリンのみを取り出し、且つビーム状に整形して得られたイオンビームを走査しながら、ゲート電極４をマスクとして1×1014/cm2 未満のドーズ量で半導体薄膜２に注入することにより、ＴＦＴの低濃度不純物領域（ＬＤＤ領域）８１を形成する。ドーズ量は、ＬＤＤ領域８１に存在するボロンの濃度よりもリンの濃度が大きくなるように設定する必要があり、具体的には、６×1012/cm2〜５×1013/cm2の範囲に設定することが好ましい。これにより、ＬＤＤ領域８１はｎ型が支配的となり、ゲート電極４の下方がチャネル領域８０となる。
【００４２】
この後、図２（ｂ）に示すように、ゲート電極４の周囲にレジストパターン６を形成した後、イオンドーピング装置を用いてイオンシャワーを行う。即ち、別のイオン源から生じた不純物イオンを質量分離にかけずに目的のイオン種であるリンを含んだまま電界加速して得られたイオンシャワーを、走査することなく1×1021/cm3 以上のドーズ量で半導体薄膜２に注入し、ＴＦＴの高濃度不純物領域８２を形成する。本実施形態においてはドーズ量を1×1021/cm2 程度とした。このイオンドーピング装置は、バケットタイプのチャンバから一括して不純物イオンを引き出し、絶縁基板１００の全面に照射するためスループットは高く、搬送を含めても１枚当たりの処理時間は１分程度である。なお、イオンドーピング装置の代わりに、前記イオンインプランテーション装置を用いてイオンシャワーを行っても良い。
【００４３】
こうして、第３の不純物導入工程においてチャネル領域８０の両側に形成された低濃度不純物領域８１及び高濃度不純物領域８２により、ソース領域９１及びドレイン領域９２が形成される。チャネル領域８０に形成されたｐ型層２ｂはｐ型が支配的であるのに対し、ソース領域９１及びドレイン領域９２はｎ型が支配的となるので、ソース領域９１及びドレイン領域９２間は、半導体薄膜の表面に沿ってｎｐｎ接合となる。なお、絶縁基板１００上にCMOS回路を集積形成する場合には、ｎチャネルトランジスタ用のレジストパタン６とは別にｐチャネルトランジスタ用のレジストパタンを形成し、イオン源のガス系を５％Ｂ2Ｈ6／Ｈ2 に切り換え、ドーズ量1×1021/cm2 程度でＢ+をイオン注入すれば良い。
【００４４】
次に、図２（ｃ）に示すように、絶縁基板１００上にＰＳＧ等からなる膜厚が６００nm程度の層間絶縁膜９を形成する。そして、３００℃〜４００℃の温度下で熱処理を行ない、半導体薄膜２に注入されたドーパントを活性化させる。この様な低温活性化アニールの代わりにレーザ活性化アニールを行なっても良い。
【００４５】
この後、層間絶縁膜９にコンタクトホールを開口し、Ａｌ−Ｓｉ等からなる金属膜をスパッタリングにより成膜してから所定の形状にパターニングして、配線電極１０に加工する。この配線電極１０の上を順にＳｉＯ2 膜１１及びＳｉＮx 膜１２で被覆する。これらの膜の合計厚みは２００nm〜４００nm程度である。この状態で絶縁基板１００を窒素雰囲気中に投入し３５０℃程度の温度で１時間程度水素化アニールを実行することにより、ＴＦＴが完成する。尚、以上説明したＴＦＴのプロセス温度は、最高が脱水素アニール工程における４００℃〜６００℃である。
【００４６】
このようにｉ層２ａ及びｐ型層２ｂが積層されたチャネル領域８０を有する多結晶シリコンＴＦＴによれば、ソース領域９１及びドレイン領域９２を、ｐ型層２ｂにおいて支配的な導電型とは反対の導電型にすることにより、ソース領域９１及びドレイン領域９２間をｎｐｎ接合にすることができ、ゲート電圧が負の状態におけるリーク電流の低減が可能になる。
【００４７】
また、ゲート電極４をｉ層２ａと対向するように配置することにより、正のゲート電圧を僅かに印加するだけで、電子の誘起によりｉ層２ａにｎ型領域が発生し、ソース領域９１及びドレイン領域９２間に電流が流れるようになる。したがって、閾値電圧Vthの制御が容易になり、閾値電圧Vthを０Ｖに近づけることができる。
【００４８】
ｉ層２ａの定義については後述するが、リーク電流を低減する観点からは、ソース領域９１及びドレイン領域９２間に、オフ状態でより完全なｎｐｎ接合が得られるように、チャネル領域８０の全体厚みに対するｉ層２ａの厚みが５０％以下であることが好ましく、３０％以下がより好ましく、１０％以下が更に好ましい。一方、閾値電圧Vthの制御性の観点からは、オン状態におけるチャネルを確保するため、ｉ層２ａの厚みは１ｎｍ以上であることが好ましく、２ｎｍ以上であることがより好ましく、３ｎｍ以上が更に好ましい。このように、リーク電流の低減にはｉ層２ａが薄い方が好ましい一方、閾値電圧Vthの制御性向上にはｉ層２ａが厚い方が好ましいため、これらを両立させるようにｉ層２ａの厚みを適宜設定することが好ましい。本実施形態においては、半導体薄膜２の厚みが１００ｎｍに対して、ｉ層２ａの厚みを３０ｎｍとしている。
【００４９】
図４は、本発明者らが、チャネル領域８０におけるＢ（ボロン）及びＰ（リン）の濃度を測定した結果を示すグラフである。このグラフにおいて、左端はチャネル領域８０の表面における濃度を示している。グラフの左端に近いチャネル領域８０の表面近傍においてはボロン及びリンの濃度が略一致しており、本実施形態においては、この濃度差が5×1016 /cm3未満の厚み方向の領域をｉ層と定義している。ｉ層におけるｐ型不純物とｎ型不純物との濃度差は、ｉ層表面におけるシート抵抗値と相関関係を有し、濃度差が小さいほどシート抵抗値は大きくなるので、ｉ層表面のシート抵抗値は、1×109 Ω／□より大きな値となる。
【００５０】
一方、ｉ層の下方においては、ボロンの濃度が略一定であるのに対しリンの濃度が徐々に低下しており、ボロンが支配的となるｐ型層が形成されている。このｐ型層は、チャネル領域８０におけるｉ層以外の領域である。
【００５１】
図５は、ドレイン電圧ＶDSが４Ｖにおけるゲート電圧ＶGSとドレイン電流ＩDとの関係を示すグラフである。この測定結果を、図１３に示す従来のＴＦＴのものと比較すると、ゲート電圧ＶGSが正の領域では特性の相違がほとんど見られないが、ＶGSが負の領域では本実施形態のＴＦＴの方がドレイン電流ＩDのはね上がりが少なく、更に、オフ電流自体も減少していることがわかる。
【００５２】
（第２実施形態）
第１の実施形態における多結晶シリコンＴＦＴが一般にコプレーナ(coplanar)構造又は正スタガ構造と呼ばれるのに対し、いわゆるボトムゲート構造又は逆スタガ(inverted stagger)構造と呼ばれる多結晶シリコンＴＦＴに対しても本発明を適用することができる。このＴＦＴの製造工程を図６に示す。尚、同図において、第１の実施形態と同様の構成部分については同一の符号を付している。
【００５３】
まず、図６（ａ）に示すように、ガラス等からなる絶縁基板１００の上にＳｉＯ2 膜又はＳｉＮx 膜等を約１００nm〜２００nmの厚みで形成し、バッファ層１とする。絶縁基板１００の大きさは３０cm×３５cmである。次いで、Ａｌ，Ｔａ，Ｍｏ，Ｗ，Ｃｒ又はこれらの合金からなる金属膜を１００nm〜２００nmの厚みで形成し、所定の形状にパターニングしてゲート電極４に加工する。
【００５４】
ついで、プラズマＣＶＤ法、常圧ＣＶＤ法、減圧ＣＶＤ法等でＳｉＮx を５０nm堆積し、ゲート絶縁膜９ａとする。さらにこの上に、連続的に非晶質シリコンからなる半導体薄膜２を約３０nm〜１００nmの厚みで成膜する。ここでプラズマＣＶＤ法を用いた場合は、膜中の水素を脱離させる為に窒素雰囲気中で４００℃〜４５０℃、１時間程度のアニールを行なう。この脱水素化アニールはＲＴＰ等のランプアニールを用いても良い。
【００５５】
次に、実施の形態１と同様に加熱した後、この半導体薄膜２のシート抵抗値を測定する。シート抵抗測定器としては、第１の実施形態と同様のものを使用することができる。測定の結果、シート抵抗値が所定値（例えば、１×１０9Ω／□）以上であれば、第１の実施形態と同様に、イオンインプランテーション装置を用いて第１の不純物導入工程を行う。ドーピングの条件は、第１の実施形態と同様である。半導体薄膜２のシート抵抗値が所定値（例えば、１×１０9Ω／□）未満であれば、大気中等に含まれるボロン等の不純物が半導体薄膜２に十分導入されており、第１の不純物導入工程は終了している。
【００５６】
続いて、レーザアニール又は固相成長等の手段を用いて、半導体薄膜２の非晶質シリコンを結晶化させて多結晶シリコンに転換する。そして、上述したシート抵抗測定器を使用して、多結晶シリコンからなる半導体薄膜２のシート抵抗値を測定する。
【００５７】
この後、測定したシート抵抗値に基づいて、第１の実施形態と同様に、第２の不純物導入工程を行う。シート抵抗値は既にドープされているｐ型不純物の量と相関関係を有していることから、シート抵抗値に基づいて、閾値電圧Vthの所望の制御を行うために導入するｎ型不純物のドーピング量を決定し、前記イオンインプランテーション装置を用いてドーピングを行う。この第２の不純物導入工程は、半導体薄膜２の厚み方向に対してゲート電極４に近い最深部分に不純物が主に導入されるように、導入深さが設定される。具体的な条件としては、加速電圧は１００kV、イオンビーム電流は１５μＡ、水平方向の走査周波数は１Hz、垂直方向の走査速度は３０mm／sec、ビームスポットのオーバーラップ量は６６．７％、垂直方向の走査サイクルは８cycles〜１０cycles、要した総時間は３００sec 〜４００sec とした。
【００５８】
半導体薄膜２には既にｐ型不純物が導入されているため、ｎ型不純物が導入されたゲート電極４に近い領域には、ｐ型とｎ型とがキャンセルされて、イントリンシック層に類似したｉ層２ａが形成される。そして、ｉ層２ａの上方は、厚み方向に沿ってｐ型不純物が支配的となるｐ型層２ｂが形成される。即ち、半導体薄膜２は、第１及び第２の不純物導入工程により、ｉ層２ａ及びｐ型層２ｂが積層された状態になる。
【００５９】
その後、図６（ｂ）に示すように、半導体薄膜２をエッチングでアイランド状にパターニングし、薄膜トランジスタの素子領域とする。そして、エッチングされた半導体薄膜２を被覆する様にＳｉＯ2 膜を100nm〜300nmの厚みで形成した後、ゲート電極４をマスクとした裏面露光によりパターニングして、レジストパターン６ａに加工する。
【００６０】
ついで、前記イオンインプランテーション装置を用いてｎ型不純物を打ち込む第３の不純物導入工程を行う。即ち、イオン源から生じた不純物イオンを質量分離にかけて目的のイオン種であるリンのみを取り出し、且つビーム状に整形して得られたイオンビームを走査しながら、レジストパターン６ａをマスクとして半導体薄膜２に注入することにより、ＴＦＴの低濃度不純物領域８１を形成する。ドーズ量は、ＬＤＤ領域８１に存在するボロンの濃度よりもリンの濃度が大きくなるように、６×1012/cm2 〜５×1013/cm2の範囲に設定することが好ましい。これにより、ＬＤＤ領域８１はｎ型不純物が支配的となり、レジストパターン６ａの下方には、チャネル領域８０が形成される。
【００６１】
そして、図６（ｃ）に示すように、レジストパターン６ａを覆うように更にレジストパターン６を形成した後、イオンシャワーを行う。即ち、別のイオン源から生じた不純物イオンを質量分離にかけずに目的のイオン種であるリンを含んだまま電界加速して得られたイオンシャワーを、走査することなく1×1021/cm2 以上のドーズ量で半導体薄膜２に注入し、ＴＦＴの高濃度不純物領域８２を形成する。本実施形態においては、ドーズ量を1×1021/cm2 程度とした。なお、イオンドーピング装置の代わりに、前記イオンインプランテーション装置を用いて第４の不純物導入工程を行っても良い。
【００６２】
こうして、第３の不純物導入工程においてチャネル領域８０の両側に形成された低濃度不純物領域８１及び高濃度不純物領域８２により、ソース領域９１及びドレイン領域９２が形成される。
【００６３】
この後、３００℃〜４００℃程度でアニールし、半導体薄膜２に注入されたドーパントを活性化させる。この活性化アニールをレーザアニールで行なっても良いことは第１実施形態と同様である。
【００６４】
チャネル領域８０に形成されたｐ型層２ｂはｐ型が支配的であるのに対し、ソース領域９１及びドレイン領域９２はｎ型が支配的となるので、ソース領域９１及びドレイン領域９２間は、半導体薄膜の表面に沿ってｎｐｎ接合となる。なお、絶縁基板１００上にCMOS回路を集積形成する場合には、Ｎチャネルトランジスタ用のレジストパタン６とは別にＰチャネルトランジスタ用のレジストパタンを形成し、イオン源のガス系を５％Ｂ2Ｈ6／Ｈ2 に切り換え、ドーズ量1×1021/cm2 程度でＢ+をイオン注入すれば良い。
【００６５】
次に、図６（ｄ）に示すように、絶縁基板１００上にＰＳＧ等からなる膜厚が６００nm程度の層間絶縁膜９を形成する。そして、３００℃〜４００℃の温度下で熱処理を行ない、半導体薄膜２に注入されたドーパントを活性化させる。この様な低温活性化アニールの代わりにレーザ活性化アニールを行なっても良い。
【００６６】
この後、層間絶縁膜９にコンタクトホールを開口し、Ａｌ−Ｓｉ等からなる金属膜をスパッタリングにより成膜してから所定の形状にパターニングして、配線電極１０に加工する。この配線電極１０の上を順にＳｉＯ2 膜１１及びＳｉＮx 膜１２で被覆する。これらの膜の合計厚みは２００nm〜４００nm程度である。この状態で絶縁基板１００を窒素雰囲気中に投入し３５０℃程度の温度で１時間程度水素化アニールを実行することにより、ＴＦＴが完成する。このアニール処理により、ＳｉＯ2 膜１１に含有されていた水素が半導体薄膜２に導入され、ＴＦＴの動作特性を改善できる。
【００６７】
このＴＦＴによれば、第１の実施形態と同様、ソース領域９１及びドレイン領域９２を、ｐ型層２ｂにおいて支配的な導電型とは反対の導電型にすることにより、ソース領域９１及びドレイン領域９２間をｎｐｎ接合にすることができ、ゲート電圧が負の状態におけるリーク電流の低減が可能になる。
【００６８】
また、ゲート電極４をｉ層２ａと対向するように配置することにより、正のゲート電圧を僅かに印加するだけで、電子の誘起によりｉ層２ａにｎ型領域が発生し、ソース領域９１及びドレイン領域９２間に電流が流れるようになる。したがって、閾値電圧Vthの制御が容易になり、閾値電圧Vthを０Ｖに近づけることができる。
【００６９】
図７は、第１の不純物導入工程により半導体薄膜２におけるボロンの濃度を１×１０17/cm3とした後、第２の不純物導入工程においてリンをドーピング場合の、リンのドーズ量に対する閾値電圧Vthの測定結果を示すグラフである。同図に示すように、リンのドーズ量と閾値電圧Vthとは一定の関係を有しており、リンのドーズ量が９×１０11/cm2の時に閾値電圧Vthは約０．２Ｖとなり、十分低い値に制御可能である。また、リンの任意のドーズ量に対する閾値電圧Vthのばらつきは約０．１Ｖであり、ばらつきを抑制して閾値電圧Vthを正確に制御することができる。また、同図から明らかなように、閾値電圧Vthはシート抵抗値と相関関係を有しており、第２の不純物導入工程後に抵抗値を測定することにより、閾値電圧Vthを把握することができる。
【００７０】
図７は、第１の不純物導入工程で導入したボロンの濃度が１×１０17/cm3の場合の測定結果であるが、他の濃度の場合についても、リンのドーズ量、閾値電圧Vth及びシート抵抗値の間に相関関係があることを、本発明者らは確認している。ボロンの濃度が１×１０16/cm3の場合、及び、１×１０18/cm3の場合の測定結果を、それぞれ図８（ａ）及び（ｂ）に示す。
【００７１】
（第３実施形態）
上述した多結晶シリコンＴＦＴを用いた半導体装置の一例として、液晶表示装置を図９に示す。同図に示すように、この液晶表示装置は、互いに対向するように配置されたＴＦＴアレイ基板５２及び対向基板６０を有している。
【００７２】
ＴＦＴアレイ基板５２は、上面側（対向基板６０側）に、スイッチング素子であるＴＦＴ５３がマトリックス状に整列配置されている。このＴＦＴ５３は、第１の実施形態又は第２の実施形態におけるＴＦＴと同様にして形成することができる。
【００７３】
対向基板６０は、絶縁基板であるガラス基板であり、下面側（ＴＦＴアレイ基板５２側）に、カラーフィルタ５９及び透明電極５８が設けられている。ＴＦＴアレイ基板５２及び対向基板６０の間には、ポリイミドなどの配向膜５５，５７間に液晶層５６を有している。更に、ＴＦＴアレイ基板５２及び対向基板６０は、対向する面とは反対側の面に、それぞれ偏光板５１，６０が貼り付けられている。ＴＦＴアレイ基板５２の下方には、視認性を向上するためにバックライト６３が設けられている。
【００７４】
このように構成された液晶表示装置によれば、ＴＦＴ５３におけるリーク電流の低減及び閾値電圧Vthの制御性向上により、画素の輝点欠陥がない均一で安定した表示画面を得ることができる共に、ＴＦＴ５３の駆動電圧を抑制して省電力化が可能である。
【００７５】
（第４実施形態）
上述した多結晶シリコンＴＦＴを用いた半導体装置の一例として、ＥＬ表示装置の回路図を図１０に示す。このＥＬ表示装置は、ＴＦＴアレイ基板を備えており、ＴＦＴアレイ基板は、各画素領域に、スイッチング用ＴＦＴ７１、駆動用ＴＦＴ７４及びＥＬ素子７０が配置されている。スイッチング用ＴＦＴ７１のゲート電極はゲート信号線７２に接続されており、ドレイン電極はドレイン信号線７３に接続されており、ソース電極は駆動用ＴＦＴ７４のゲート電極に接続されている。また、駆動用ＴＦＴ７４のソース電極はＥＬ素子７０の陽極に接続されており、ドレイン電極は電源線７６に接続されている。符号７５は、信号保持用のコンデンサである。
【００７６】
図１１に示すように、駆動用ＴＦＴ７４はＴＦＴアレイ基板２００上に配置されており、ＥＬ素子７０は、陽極２０２、有機層２０３及び陰極２０４が積層されて構成されている。ＥＬ素子７０の上部はガラス板２０５により覆われている。
【００７７】
図１０において、駆動回路７７によってゲート信号線７２に与えたパルス信号がスイッチング用ＴＦＴ７１のゲート電極に印加されると、スイッチング用ＴＦＴ７１がオン状態となり、駆動回路７８によってドレイン信号線７３に与えたドレイン信号が駆動用ＴＦＴ７４のゲート電極に与えられる。これにより、駆動用ＴＦＴ７４がオン状態となり、電源線７６からＥＬ素子７０に電流が供給され、ＥＬ素子７０が発光する。
【００７８】
このＥＬ表示装置は、スイッチング用ＴＦＴ７１及び駆動用ＴＦＴ７４におけるリーク電流の低減により、スイッチング用ＴＦＴ７１のオフ状態において駆動用ＴＦＴ７４がオン状態になるおそれがなく、ＥＬ素子７０が異常発光する事態が防止される。また、閾値電圧Vthの制御性向上により、ＥＬ素子７０に供給される電流のばらつきを抑制することができる。この結果、画面の輝度むらを抑え、良好な表示を得ることができる。
【００７９】
例えば、８階調の表示を行う場合、通常ノイズはシグナルに対して１／１０（２０ｄＢ）となるように設計することが求められる。このノイズの主原因はＴＦＴ特性のばらつきによると考えられるため、本発明により、上記要求を満たすことが容易となる。また、リーク電流を抑えながらオン電流を大きくすることができるので、ＥＬ素子７０の輝度を維持することが容易であり、長寿命化を図ることができる。
【００８０】
（その他の実施形態）
以上、本発明の実施の形態について詳述したが、本発明の具体的な態様が上記実施形態に限定されるものではない。例えば、チャネル領域におけるｉ層及びｐ型層は、他の製造プロセスにより形成することももちろん差し支えない。
【００８１】
また、上記各実施形態においては、第１の不純物導入工程においてボロンなどのｐ型不純物を導入し、第２の不純物導入工程においてリンなどのｎ型不純物を導入することにより、チャネル領域にｉ層及びｐ型層を形成しているが、第１の不純物導入工程においてリンなどのｎ型不純物を導入し、第２の不純物導入工程においてボロンなどのｐ型不純物を導入することにより、チャネル領域にｉ層及びｎ型層を形成しても良い。即ち、イントリンシック層に類似したｉ層と、厚み方向に沿ってｎ型不純物が支配的となるｎ型層との積層構造を形成しても良い。この場合は、前記第３の不純物導入工程においてｐ型不純物を打ち込むことにより、ソース領域９１及びドレイン領域９２間が、半導体薄膜の表面に沿ってｐｎｐ接合となるので、上記各実施形態と同様の効果を得ることができる。
【００８２】
また、上記各実施形態においては、ｐ型不純物としてＢ（ボロン）を使用し、ｎ型不純物としてＰ（リン）を使用しているが、ｐ型不純物として、Ａｌ（アルミニウム）、Ｇａ（ガリウム）、Ｉｎ（インジウム）、Ｔｌ（タリウム）などを使用することも可能であり、また、ｎ型不純物として、Ｎ（窒素）、Ａｓ（砒素）、Ｓｂ（アンチモン）、Ｂｉ（ビスマス）などを使用することも可能であり、これらを任意に組み合わせれば良い。
【００８３】
また、半導体装置としては、液晶表示装置やＥＬ表示装置以外であっても良く、例えば、イメージセンサのスイッチング素子などに本発明を適用することが可能である。
【００８４】
【発明の効果】
以上の説明から明らかなように、本発明によれば、オフ電流を低減すると共に閾値電圧の制御が容易な半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】 本発明の第１実施形態に係る半導体装置において、薄膜トランジスタの製造工程を示す断面図である。
【図２】 本発明の第１実施形態に係る半導体装置において、薄膜トランジスタの製造工程を示す断面図である。
【図３】 前記薄膜トランジスタの製造工程で使用するシート抵抗測定器の概略構成図である。
【図４】 前記薄膜トランジスタのチャネル領域におけるＢ（ボロン）及びＰ（リン）の濃度を測定した結果を示す図である。
【図５】 前記薄膜トランジスタのゲート電圧ＶGSとドレイン電流ＩDとの関係を示す図である。
【図６】 本発明の第２実施形態に係る半導体装置において、薄膜トランジスタの製造工程を示す断面図である。
【図７】 第２の不純物導入工程においてリンをドーピング場合の、リンのドーズ量に対する閾値電圧Vthの測定結果を示す図である。
【図８】 第２の不純物導入工程においてリンをドーピング場合の、リンのドーズ量に対する閾値電圧Vthの測定結果を示す図である。
【図９】 本発明の第３実施形態に係る半導体装置である液晶表示装置の断面図である。
【図１０】 本発明の第４実施形態に係る半導体装置であるＥＬ表示装置の回路図である。
【図１１】 前記ＥＬ表示装置の要部断面図である。
【図１２】 従来の半導体装置における薄膜トランジスタの断面図である。
【図１３】 従来の薄膜トランジスタのゲート電圧ＶGSとドレイン電流ＩDとの関係を示す図である。
【符号の説明】
２ 半導体薄膜
２ａ ｉ層
２ｂ ｐ型層
３ ゲート絶縁膜
４ ゲート電極
９ 層間絶縁膜
９ａ ゲート絶縁膜
８０ チャネル領域
８１ 低濃度不純物領域
８２ 高濃度不純物領域
９１ ソース領域
９２ ドレイン領域
１００ 絶縁基板
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に多結晶シリコンからなる半導体薄膜にソース領域、チャネル領域、及びドレイン領域が形成された薄膜トランジスタを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
液晶ディスプレイをはじめとする半導体装置の開発が現在盛んに行われている。従来の半導体装置に形成される薄膜トランジスタ（ＴＦＴ）は、非晶質シリコンを活性層とする構造が一般的であったが、非晶質シリコンＴＦＴはキャリア移動度が低く十分な動作特性を備えていないため、最近では多結晶シリコンＴＦＴが注目されている。多結晶シリコンＴＦＴは、非晶質シリコンＴＦＴに比べて動作特性に優れており、画素スイッチング用としてだけでなく、周辺駆動回路のデバイスとしても使用することができ、特に大画面で高解像度の駆動回路内蔵型液晶ディスプレイに好適に用いることができる。一般に、多結晶シリコンＴＦＴの製造においては、１０００℃以上の熱処理を含む高温プロセスと、最高温度が６００℃以下に抑制された低温プロセスとに分けられるが、コスト面で有利なガラスを絶縁基板として使用可能な低温プロセスが現在主流となっている。従来の半導体装置における多結晶シリコンＴＦＴの一例を図１２に示す。
【０００３】
同図に示すように、ガラスからなる絶縁基板１２０にバッファ層１３０が形成され、このバッファ層１３０の上に多結晶シリコンからなる半導体薄膜１１０が形成されている。この半導体薄膜１１０は、チャネル領域１４０と、ソース・ドレイン領域１４２と、ＬＤＤ(Lightly Doped Drain)領域１４１とを有しており、ドレイン端での電界集中をＬＤＤ領域１４１によってある程度緩和できるように構成されている。
【０００４】
半導体薄膜１１０はゲート絶縁膜１１５により覆われており、このゲート絶縁膜１１５を介してチャネル領域１４０の上方にゲート膜１４４が設けられている。ゲート膜１４４は層間絶縁層１２５によって覆われており、ゲート絶縁膜１１５及び層間絶縁層１２５に形成されたコンタクトホールを介して、ソース・ドレイン領域１４２がソース電極１４７及びドレイン電極１４８にそれぞれ接続されている。また、ゲート膜１４４は、層間絶縁層１２５に形成されたコンタクトホールを介してゲート電極１４５に接続されている。
【０００５】
このような構成を有する多結晶シリコンＴＦＴの代表的な特性を図１３に示す。
同図は、ドレイン電圧ＶDSが４Ｖにおけるゲート電圧ＶGSに対するドレイン電流ＩDの関係を示すグラフである。ドレイン電流ＩDは、ゲート電圧ＶGSが０Ｖの近傍で最小値となり、ゲート電圧ＶGSが増加するにつれてドレイン電流ＩDも増加する。ゲート電圧ＶGSの値が正の領域におけるドレイン電流ＩDの増加は、トランジスタのオフ状態からオン状態への変化を意味するものであるから、電流の増加率はできる限り大きいことが望ましい。例えば、液晶表示装置に使用する場合、液晶の表示はコンデンサの電位により決定されるため、短時間にデータを書き込むことができるようにＴＦＴには十分な電流（オン電流）を流す必要がある。多結晶シリコンＴＦＴの場合、半導体薄膜におけるキャリア移動度はかなり大きいため、十分なオン電流を供給できる点については特に問題がない。
【０００６】
ところが、多結晶シリコンＴＦＴでは、半導体薄膜中の結晶粒界に高密度のトラップ準位が存在し、このトラップを介してキャリアが移動する。このため、ゲート電圧ＶGSが負の領域においても、ゲート電圧ＶGSの絶対値の増加と共にドレイン電流ＩDが増加する。この現象は、オフ状態でのリーク電流であるオフ電流がゲート電圧依存性を有することを意味するものであり、トランジスタの特性としては好ましくない。また、オフ電流自体を更に低減させることも必要である。例えば、アクティブマトリクス型の液晶表示装置に使用される多結晶シリコンＴＦＴはゲート逆バイアス下で用いられるため、オフ電流が大きくなるとデータの保持特性が悪化するという問題を生じる。即ち、コンデンサに書き込まれたデータは、書き込み時間よりもはるかに長時間保持される必要があるが、コンデンサの静電容量は小さいため、ＴＦＴのオフ状態におけるオフ電流により、ドレインの電位（すなわちコンデンサの電位）は急激にソースの電位に近づき、書き込まれたデータが正しく保持されなくなる。オフ電流の増大に伴う問題は、液晶表示装置だけの問題ではなく他の半導体装置においても生じ、例えば、通常のロジック回路においては静止電流の増加を招き、メモリ回路の場合は誤動作の原因となる。
【０００７】
そこで、オフ電流を低減するため、チャネル領域１４０に不純物を導入してｐ-にすることも知られている。しかし、打ち込まれた不純物は比較的低濃度であることが要求されるのに対し、従来の低温プロセスにおいてはこのような濃度調整が難しく、実現は困難であった。また、同様の理由から閾値電圧Vthの制御が十分に行われず、更には半導体薄膜が初期から不純物により汚染されている場合もあるため、大面積の絶縁基板上におけるＴＦＴの動作特性が不均一であるという問題を有していた。例えば、液晶表示装置の場合、閾値電圧Vthがデプレッション側に振れるとオフ電流が増大して、画素の輝点欠陥になるという問題を生じる。
【０００８】
【発明が解決しようとする課題】
本発明は、オフ電流を低減すると共に閾値電圧の制御が容易な半導体装置及びその製造方法の提供を目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するための本発明の半導体装置は、絶縁基板上に形成された多結晶の半導体薄膜を有する薄膜トランジスタを備え、前記半導体薄膜内に、チャネル領域と、該チャネル領域の両側にそれぞれ位置するソース領域及びドレイン領域とを有し、前記チャネル領域は、第１導電型の不純物、及び、前記第１導電型とは反対の導電型である第２導電型の不純物の双方を含有し、前記第１導電型と前記第２導電型とがキャンセルされた第１層と、前記第１導電型又は第２導電型のいずれかが支配的な第２層とが積層されることにより構成されており、前記第１層と絶縁膜を介して対向するようにゲート電極が形成されており、前記ソース領域及びドレイン領域は、前記第２層において支配的な導電型とは反対の導電型からなる。
【００１０】
この半導体装置によれば、第２層の両側に位置するソース領域及びドレイン領域の導電型が第２層の導電型と反対であるので、オフ状態におけるリーク電流を低減することができる。
【００１１】
また、第１層は、前記第１導電型と前記第２導電型とがキャンセルされているので、イントリンシック（intrinsic）な層に類似した層であり、この第１層と対向するようにゲート電極を形成しているので、閾値電圧の制御を容易に行うことができる。
【００１２】
前記ゲート電極は、前記半導体薄膜上に形成されていても良く、或いは、前記絶縁基板と前記半導体薄膜との間に形成されていても良い。
【００１３】
また、前記ソース領域及びドレイン領域は、高濃度不純物領域と、前記チャネル領域及び高濃度不純物領域間に位置し前記高濃度不純物領域よりも不純物濃度が低い低濃度不純物領域とを有する構成にすることが好ましい。
【００１４】
前記第１層は、前記第１導電型及び第２導電型の主たる不純物同士の濃度差が、例えば5×1016 /cm3未満の領域と定義することができる。このような定義に基づく前記第１層の厚みは、１ｎｍ以上であることが好ましく、且つ、前記チャネル領域の全体厚みに対して５０％以下であることが好ましい。
【００１５】
前記第１層における２種類の不純物の濃度差は表面のシート抵抗値と相関関係を有しており、不純物同士の濃度差が小さくなるほどシート抵抗値が大きくなる。具体的には、前記第１層を上述のように定義したとき、表面のシート抵抗値は、1×109 Ω／□より大きい値となる。シート抵抗値の上限は特にないが、例えば1×1012 Ω／□程度にすることができる。
【００１６】
前記ソース領域及びドレイン領域はｎ型であり、前記第２層はｐ型が支配的なｐ型層であることが好ましい。
【００１７】
また、前記絶縁基板はガラスにすることができ、前記半導体薄膜は、このガラス基板に直接形成されていても良い。
【００１８】
また、本発明の前記目的は、半導体薄膜を有する薄膜トランジスタを備えた半導体装置の製造方法であって、絶縁基板上に、第１導電型の不純物、又は、前記第１導電型とは反対の導電型である第２導電型の不純物のいずれかが導入された半導体薄膜を形成する第１の不純物導入工程と、前記半導体薄膜に強光またはレーザ光を照射して多結晶化する多結晶化工程と、前記多結晶の半導体薄膜に、前記第１の不純物導入工程で導入した不純物と反対の導電型の不純物を導入することにより、前記第１導電型と前記第２導電型とがキャンセルされた第１層と、前記第１導電型又は第２導電型のいずれかが支配的な第2層との積層構造からなるチャネル領域を形成する第２の不純物導入工程と、前記第１層上に絶縁膜を介してゲート電極を形成するゲート電極形成工程と、前記ゲート電極をマスクとして、前記第２層において支配的な導電型とは反対の導電型の不純物を前記半導体薄膜に導入することにより、導入した不純物の導電型が支配的なソース領域及びドレイン領域を形成する第３の不純物導入工程とを備える半導体装置の製造方法により達成される。
【００１９】
前記第３の不純物導入工程は、前記ゲート電極をマスクとして、前記第２層において支配的な導電型とは反対の導電型の不純物を前記半導体薄膜に導入することにより、導入した不純物の導電型が支配的な低濃度不純物領域を形成すると共に、前記ゲート電極の下方にチャネル領域を形成する低濃度不純物領域形成工程と、前記チャネル領域の両側に隣接する一部の領域をマスク材で覆い、前記低濃度不純物領域形成工程で導入する不純物のドーズ量よりも多いドーズ量で同じ導電型の不純物を導入することにより、前記チャネル領域の両側に前記低濃度不純物領域を介して高濃度不純物領域を形成する高濃度不純物領域形成工程とを備えることができ、前記チャネル領域の両側に形成された前記低濃度不純物領域及び高濃度不純物領域により、前記ソース領域及びドレイン領域をそれぞれ形成することができる。
【００２０】
また、前記多結晶化工程と前記第２の不純物導入工程との間に、前記半導体薄膜のシート抵抗値を測定する工程を更に備えても良く、該シート抵抗値に基づいて、前記第２の不純物導入工程で導入する不純物の量を決定することができる。
【００２１】
前記第１の不純物導入工程で導入する不純物はｐ型不純物であることが好ましく、前記第２及び第３の不純物導入工程で導入する不純物はｎ型不純物であることが好ましい。
【００２２】
また、前記第１の不純物導入工程において、ガラスからなる前記絶縁基板に前記半導体薄膜を直接形成することにより、前記絶縁基板に含まれるボロンを前記半導体薄膜に導入するようにすることもできる。
【００２３】
また、本発明の前記目的は、半導体薄膜を有する薄膜トランジスタを備えた半導体装置の製造方法であって、絶縁基板上にゲート電極を形成した後、絶縁膜を介して半導体薄膜を形成し、該半導体薄膜に、第１導電型の不純物、又は、前記第１導電型とは反対の導電型である第２導電型の不純物のいずれかを導入する第１の不純物導入工程と、前記半導体薄膜に強光またはレーザ光を照射して多結晶化する多結晶化工程と、前記多結晶の半導体薄膜に、前記第１の不純物導入工程で導入した不純物とは反対の導電型の不純物を導入することにより、前記第１導電型と前記第２導電型とがキャンセルされた第１層と、前記第１導電型又は第２導電型のいずれかが支配的な第２層との積層構造からなるチャネル領域を、前記第１層が前記ゲート電極と対向するように形成する第２の不純物導入工程と、 前記半導体薄膜の一部をマスク材で覆い、前記第２層において支配的な導電型とは反対の導電型の不純物を前記半導体薄膜に導入することにより、導入した不純物の導電型が支配的なソース領域及びドレイン領域を形成する第３の不純物導入工程とを備える半導体装置の製造方法によっても達成される。
【００２４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００２５】
（第１実施形態）
図１及び図２は、本発明の第１実施形態に係る半導体装置において、薄膜トランジスタ（ＴＦＴ）の製造工程を示す断面図である。尚、半導体装置には、ＴＦＴ単体だけでなく、このＴＦＴを集積化した半導体回路や電子機器などが含まれる。
【００２６】
まず、図１（ａ）に示すように、ガラス等からなる絶縁基板１００上に、下地膜としてのバッファ層１を形成する。バッファ層１は、例えば、ＳｉＯ2 膜又はＳｉＮx 膜をスパッタリング法などにより形成することができ、厚みは、約１００nm〜１０００nmにすることができる。本実施形態においては、絶縁基板１００の大きさを３２cm×４０cmとしている。
【００２７】
ついで、プラズマＣＶＤ法又はＬＰＣＶＤ法等で、非晶質シリコンからなる半導体薄膜２を３０nm〜１００nmの膜厚で成膜する。絶縁基板１００上にバッファ層１を設けずに、半導体薄膜２を直接形成することも可能である。
【００２８】
次に、この半導体薄膜２をオーブンなどで加熱したり、レーザを照射することにより、半導体薄膜２に含まれている不純物を活性化した後、シート抵抗値を測定する。これにより、大気などに含まれるボロンなどの不純物による汚染の程度を把握することができる。加熱条件としては、例えば、６００℃で１時間程度行えば良い。また、シート抵抗測定器としては、高抵抗の測定レンジを有するものが好ましい。本実施形態においては、「三菱ハイレスタ」を使用した。
【００２９】
このシート抵抗器は、図３に示すように、内径が６mmの平面視リング状の外側電極１１ａに、直径が３mmの平面視円状の内側電極１１ｂが挿入されてなり、外側電極１１ａ及び内側電極１１ｂを半導体薄膜２の表面に接触させて、１−１０００Ｖ程度の所定の電圧を印加した場合の電流値からシート抵抗値を測定することができる。尚、シート抵抗値の測定は、上述したシート抵抗測定器を使用する代わりに、上記外側電極１１ａ及び内側電極１１ｂと同様の形状からなる金属パターンを半導体薄膜２の表面に成膜して同様に測定することもでき、高シート抵抗値を測定できる限り他の測定器を用いても良い。
【００３０】
測定の結果、シート抵抗値が所定値（例えば、１×１０9Ω／□）以上であれば、イオンインプランテーション装置を用いて第１の不純物導入工程を行う。この工程は、ｐ型不純物を半導体薄膜２にドープする工程である。本実施形態においては、導入元素をＢ（ボロン）、加速電圧を１０kV、ドーズ量を１×１０11 /cm2として、イオン源から生じた不純物イオンを質量分離にかけて目的のイオン種のみを取り出し、且つビーム状に整形して得られたイオンビームを走査しながら半導体薄膜２に導入することにより、導入した不純物の濃度が１×１０17/cm3となるようにした。
【００３１】
本実施形態においては、イオンインプランテーション装置として、日新イオン機器製のものを使用した。このイオンインプランテーション装置は磁場偏向器を備えており、静電偏向では走査が困難な程度に大電流のイオンビームを磁場偏向で走査することにより、イオンを打ち込むことができる。投入される基板サイズは、32cm×40cmより大きなものであっても問題はなく、1000cm2 以上の大面積を有する絶縁基板100の効率的な処理が可能である。また、最大ビーム電流は１６mAであり、注入エネルギーは10KeV 〜100KeV の間で可変であり、ドーズ量は１×１０11/cm2 〜 １×１０20/cm2 の範囲で制御可能である。注入可能なイオン種としてはＰ（リン）とＢ（ボロン）に対応している。
【００３２】
半導体薄膜２の成膜にプラズマＣＶＤ法を用いた場合のように、半導体薄膜２の膜中の水素を脱離させる必要があれば、窒素雰囲気中に絶縁基板１００を投入して４００〜４５０℃の温度で1時間程度加熱することにより、アニールを行う。この脱水素化アニール工程は、ＲＴＡ等のランプアニールを用いても良く、また、前記第１の不純物導入工程の前に行っても良い。
【００３３】
一方、測定した半導体薄膜２のシート抵抗値が所定値（例えば、１×１０9Ω／□）未満であれば、大気中等に含まれるボロン等の不純物が半導体薄膜２に十分導入されて第１の不純物導入工程は既に行われているので、イオンインプランテーション装置などを用いた不純物の導入は不要である。特に、ガラスからなる絶縁基板１００上にバッファ層１を設けずに半導体薄膜２を形成した場合には、絶縁基板１００に含まれるボロン等の不純物が半導体薄膜２に導入されて第１の不純物導入工程が不要になり易く、工程の短縮化を図ることができる。尚、２５０mJ/m2 〜５００mJ/m2のレーザエネルギー条件により、ｐ型ライクにすることも可能である。
【００３４】
続いて、図１（ｂ）に示すように、レーザアニール又は固相成長等の手段を用いて、半導体薄膜２の非晶質シリコンを結晶化させて多結晶シリコンに転換する。
【００３５】
次に、上述したシート抵抗測定器を使用して、多結晶シリコンからなる半導体薄膜２のシート抵抗値を測定する。シート抵抗値は、半導体薄膜２における不純物の濃度が低いほど大きくなり、相関関係を有していることから、このシート抵抗値に基づいて半導体薄膜２中に含まれる不純物濃度を把握することができる。
【００３６】
この後、図１（ｃ）に示すように、測定したシート抵抗値に基づいて、第２の不純物導入工程を行う。この工程は、半導体薄膜２の表面にｎ型不純物を導入する工程であり、後工程でチャネル領域となる部分の不純物濃度を調整して、ＴＦＴの閾値電圧Vthを制御するための工程である。上述したように、シート抵抗値は、既にドープされているｐ型不純物の量と相関関係を有していることから、シート抵抗値に基づいて導入するｎ型不純物のドーピング量を決定し、前記イオンインプランテーション装置を用いてドーピングを行う。
【００３７】
この第２の不純物導入工程は、半導体薄膜２の厚み方向に対して表面近傍の極浅部分に不純物が主に導入されるように、打ち込み深さが決定される。本実施形態においては、具体的な条件として、加速電圧は１０kV、イオンビーム電流は０．０１μＡ〜１０μＡ、水平方向の走査周波数は１Hz、垂直方向の走査速度は３０mm／sec、ビームスポットのオーバーラップ量は６６．７％、垂直方向の走査サイクルは８cycles〜１０cycles、要した総時間は３００sec 〜４００sec とした。この工程は、上述した脱水素化アニール工程の前に行っても良く、或いは、後述するゲート絶縁膜３の成膜工程の後に行なっても良い。また、不純物の導入は、半導体注入機などを用いて行っても良く、質量分離型の注入機によりリボンビームをガラス基板上に走査して行うことも可能である。
【００３８】
半導体薄膜２には既にｐ型不純物が導入されているため、図１（ｃ）に示すように、ｎ型不純物が導入された領域には、互いに反対の導電型がキャンセルされて、イントリンシック（intrinsic）層に類似したｉ層２ａが形成される。そして、ｉ層２ａの下方には、厚み方向に沿ってｐ型が支配的となるｐ型層２ｂが形成される。即ち、半導体薄膜２は、第１及び第２の不純物導入工程により、第１層としてのｉ層２ａ及び第２層としてのｐ型層２ｂが積層された状態になる。
【００３９】
その後、図１（ｄ）に示すように、この半導体薄膜２をエッチングでアイランド状にパターニングし、薄膜トランジスタの素子領域を形成する。そして、エッチングされた半導体薄膜２を被覆する様にゲート絶縁膜３を形成する。ゲート絶縁膜３の形成は、例えば、プラズマＣＶＤ法、常圧ＣＶＤ法、減圧ＣＶＤ法、ＥＣＲ−ＣＶＤ法、スパッタ法等でＳｉＯ2 膜を50nm〜600nm堆積成長させることにより行うことができる。
【００４０】
次に、絶縁基板１００上にＡｌ，Ｔｉ，Ｍｏ，Ｗ，Ｔａ，あるいはこれらの合金を２００nm〜８００nmの厚みで成膜し、所定の形状にパターニングして、ゲート絶縁膜３上にゲート電極４を形成する。
【００４１】
ついで、このゲート電極４をマスクとして、前記イオンインプランテーション装置を用いてｎ型不純物を打ち込む第３の不純物導入工程を行う。即ち、図２（ａ）に示すように、イオン源から生じた不純物イオンを質量分離にかけて目的のイオン種であるリンのみを取り出し、且つビーム状に整形して得られたイオンビームを走査しながら、ゲート電極４をマスクとして1×1014/cm2 未満のドーズ量で半導体薄膜２に注入することにより、ＴＦＴの低濃度不純物領域（ＬＤＤ領域）８１を形成する。ドーズ量は、ＬＤＤ領域８１に存在するボロンの濃度よりもリンの濃度が大きくなるように設定する必要があり、具体的には、６×1012/cm2〜５×1013/cm2の範囲に設定することが好ましい。これにより、ＬＤＤ領域８１はｎ型が支配的となり、ゲート電極４の下方がチャネル領域８０となる。
【００４２】
この後、図２（ｂ）に示すように、ゲート電極４の周囲にレジストパターン６を形成した後、イオンドーピング装置を用いてイオンシャワーを行う。即ち、別のイオン源から生じた不純物イオンを質量分離にかけずに目的のイオン種であるリンを含んだまま電界加速して得られたイオンシャワーを、走査することなく1×1021/cm3 以上のドーズ量で半導体薄膜２に注入し、ＴＦＴの高濃度不純物領域８２を形成する。本実施形態においてはドーズ量を1×1021/cm2 程度とした。このイオンドーピング装置は、バケットタイプのチャンバから一括して不純物イオンを引き出し、絶縁基板１００の全面に照射するためスループットは高く、搬送を含めても１枚当たりの処理時間は１分程度である。なお、イオンドーピング装置の代わりに、前記イオンインプランテーション装置を用いてイオンシャワーを行っても良い。
【００４３】
こうして、第３の不純物導入工程においてチャネル領域８０の両側に形成された低濃度不純物領域８１及び高濃度不純物領域８２により、ソース領域９１及びドレイン領域９２が形成される。チャネル領域８０に形成されたｐ型層２ｂはｐ型が支配的であるのに対し、ソース領域９１及びドレイン領域９２はｎ型が支配的となるので、ソース領域９１及びドレイン領域９２間は、半導体薄膜の表面に沿ってｎｐｎ接合となる。なお、絶縁基板１００上にCMOS回路を集積形成する場合には、ｎチャネルトランジスタ用のレジストパタン６とは別にｐチャネルトランジスタ用のレジストパタンを形成し、イオン源のガス系を５％Ｂ2Ｈ6／Ｈ2 に切り換え、ドーズ量1×1021/cm2 程度でＢ+をイオン注入すれば良い。
【００４４】
次に、図２（ｃ）に示すように、絶縁基板１００上にＰＳＧ等からなる膜厚が６００nm程度の層間絶縁膜９を形成する。そして、３００℃〜４００℃の温度下で熱処理を行ない、半導体薄膜２に注入されたドーパントを活性化させる。この様な低温活性化アニールの代わりにレーザ活性化アニールを行なっても良い。
【００４５】
この後、層間絶縁膜９にコンタクトホールを開口し、Ａｌ−Ｓｉ等からなる金属膜をスパッタリングにより成膜してから所定の形状にパターニングして、配線電極１０に加工する。この配線電極１０の上を順にＳｉＯ2 膜１１及びＳｉＮx 膜１２で被覆する。これらの膜の合計厚みは２００nm〜４００nm程度である。この状態で絶縁基板１００を窒素雰囲気中に投入し３５０℃程度の温度で１時間程度水素化アニールを実行することにより、ＴＦＴが完成する。尚、以上説明したＴＦＴのプロセス温度は、最高が脱水素アニール工程における４００℃〜６００℃である。
【００４６】
このようにｉ層２ａ及びｐ型層２ｂが積層されたチャネル領域８０を有する多結晶シリコンＴＦＴによれば、ソース領域９１及びドレイン領域９２を、ｐ型層２ｂにおいて支配的な導電型とは反対の導電型にすることにより、ソース領域９１及びドレイン領域９２間をｎｐｎ接合にすることができ、ゲート電圧が負の状態におけるリーク電流の低減が可能になる。
【００４７】
また、ゲート電極４をｉ層２ａと対向するように配置することにより、正のゲート電圧を僅かに印加するだけで、電子の誘起によりｉ層２ａにｎ型領域が発生し、ソース領域９１及びドレイン領域９２間に電流が流れるようになる。したがって、閾値電圧Vthの制御が容易になり、閾値電圧Vthを０Ｖに近づけることができる。
【００４８】
ｉ層２ａの定義については後述するが、リーク電流を低減する観点からは、ソース領域９１及びドレイン領域９２間に、オフ状態でより完全なｎｐｎ接合が得られるように、チャネル領域８０の全体厚みに対するｉ層２ａの厚みが５０％以下であることが好ましく、３０％以下がより好ましく、１０％以下が更に好ましい。一方、閾値電圧Vthの制御性の観点からは、オン状態におけるチャネルを確保するため、ｉ層２ａの厚みは１ｎｍ以上であることが好ましく、２ｎｍ以上であることがより好ましく、３ｎｍ以上が更に好ましい。このように、リーク電流の低減にはｉ層２ａが薄い方が好ましい一方、閾値電圧Vthの制御性向上にはｉ層２ａが厚い方が好ましいため、これらを両立させるようにｉ層２ａの厚みを適宜設定することが好ましい。本実施形態においては、半導体薄膜２の厚みが１００ｎｍに対して、ｉ層２ａの厚みを３０ｎｍとしている。
【００４９】
図４は、本発明者らが、チャネル領域８０におけるＢ（ボロン）及びＰ（リン）の濃度を測定した結果を示すグラフである。このグラフにおいて、左端はチャネル領域８０の表面における濃度を示している。グラフの左端に近いチャネル領域８０の表面近傍においてはボロン及びリンの濃度が略一致しており、本実施形態においては、この濃度差が5×1016 /cm3未満の厚み方向の領域をｉ層と定義している。ｉ層におけるｐ型不純物とｎ型不純物との濃度差は、ｉ層表面におけるシート抵抗値と相関関係を有し、濃度差が小さいほどシート抵抗値は大きくなるので、ｉ層表面のシート抵抗値は、1×109 Ω／□より大きな値となる。
【００５０】
一方、ｉ層の下方においては、ボロンの濃度が略一定であるのに対しリンの濃度が徐々に低下しており、ボロンが支配的となるｐ型層が形成されている。このｐ型層は、チャネル領域８０におけるｉ層以外の領域である。
【００５１】
図５は、ドレイン電圧ＶDSが４Ｖにおけるゲート電圧ＶGSとドレイン電流ＩDとの関係を示すグラフである。この測定結果を、図１３に示す従来のＴＦＴのものと比較すると、ゲート電圧ＶGSが正の領域では特性の相違がほとんど見られないが、ＶGSが負の領域では本実施形態のＴＦＴの方がドレイン電流ＩDのはね上がりが少なく、更に、オフ電流自体も減少していることがわかる。
【００５２】
（第２実施形態）
第１の実施形態における多結晶シリコンＴＦＴが一般にコプレーナ(coplanar)構造又は正スタガ構造と呼ばれるのに対し、いわゆるボトムゲート構造又は逆スタガ(inverted stagger)構造と呼ばれる多結晶シリコンＴＦＴに対しても本発明を適用することができる。このＴＦＴの製造工程を図６に示す。尚、同図において、第１の実施形態と同様の構成部分については同一の符号を付している。
【００５３】
まず、図６（ａ）に示すように、ガラス等からなる絶縁基板１００の上にＳｉＯ2 膜又はＳｉＮx 膜等を約１００nm〜２００nmの厚みで形成し、バッファ層１とする。絶縁基板１００の大きさは３０cm×３５cmである。次いで、Ａｌ，Ｔａ，Ｍｏ，Ｗ，Ｃｒ又はこれらの合金からなる金属膜を１００nm〜２００nmの厚みで形成し、所定の形状にパターニングしてゲート電極４に加工する。
【００５４】
ついで、プラズマＣＶＤ法、常圧ＣＶＤ法、減圧ＣＶＤ法等でＳｉＮx を５０nm堆積し、ゲート絶縁膜９ａとする。さらにこの上に、連続的に非晶質シリコンからなる半導体薄膜２を約３０nm〜１００nmの厚みで成膜する。ここでプラズマＣＶＤ法を用いた場合は、膜中の水素を脱離させる為に窒素雰囲気中で４００℃〜４５０℃、１時間程度のアニールを行なう。この脱水素化アニールはＲＴＰ等のランプアニールを用いても良い。
【００５５】
次に、実施の形態１と同様に加熱した後、この半導体薄膜２のシート抵抗値を測定する。シート抵抗測定器としては、第１の実施形態と同様のものを使用することができる。測定の結果、シート抵抗値が所定値（例えば、１×１０9Ω／□）以上であれば、第１の実施形態と同様に、イオンインプランテーション装置を用いて第１の不純物導入工程を行う。ドーピングの条件は、第１の実施形態と同様である。半導体薄膜２のシート抵抗値が所定値（例えば、１×１０9Ω／□）未満であれば、大気中等に含まれるボロン等の不純物が半導体薄膜２に十分導入されており、第１の不純物導入工程は終了している。
【００５６】
続いて、レーザアニール又は固相成長等の手段を用いて、半導体薄膜２の非晶質シリコンを結晶化させて多結晶シリコンに転換する。そして、上述したシート抵抗測定器を使用して、多結晶シリコンからなる半導体薄膜２のシート抵抗値を測定する。
【００５７】
この後、測定したシート抵抗値に基づいて、第１の実施形態と同様に、第２の不純物導入工程を行う。シート抵抗値は既にドープされているｐ型不純物の量と相関関係を有していることから、シート抵抗値に基づいて、閾値電圧Vthの所望の制御を行うために導入するｎ型不純物のドーピング量を決定し、前記イオンインプランテーション装置を用いてドーピングを行う。この第２の不純物導入工程は、半導体薄膜２の厚み方向に対してゲート電極４に近い最深部分に不純物が主に導入されるように、導入深さが設定される。具体的な条件としては、加速電圧は１００kV、イオンビーム電流は１５μＡ、水平方向の走査周波数は１Hz、垂直方向の走査速度は３０mm／sec、ビームスポットのオーバーラップ量は６６．７％、垂直方向の走査サイクルは８cycles〜１０cycles、要した総時間は３００sec 〜４００sec とした。
【００５８】
半導体薄膜２には既にｐ型不純物が導入されているため、ｎ型不純物が導入されたゲート電極４に近い領域には、ｐ型とｎ型とがキャンセルされて、イントリンシック層に類似したｉ層２ａが形成される。そして、ｉ層２ａの上方は、厚み方向に沿ってｐ型不純物が支配的となるｐ型層２ｂが形成される。即ち、半導体薄膜２は、第１及び第２の不純物導入工程により、ｉ層２ａ及びｐ型層２ｂが積層された状態になる。
【００５９】
その後、図６（ｂ）に示すように、半導体薄膜２をエッチングでアイランド状にパターニングし、薄膜トランジスタの素子領域とする。そして、エッチングされた半導体薄膜２を被覆する様にＳｉＯ2 膜を100nm〜300nmの厚みで形成した後、ゲート電極４をマスクとした裏面露光によりパターニングして、レジストパターン６ａに加工する。
【００６０】
ついで、前記イオンインプランテーション装置を用いてｎ型不純物を打ち込む第３の不純物導入工程を行う。即ち、イオン源から生じた不純物イオンを質量分離にかけて目的のイオン種であるリンのみを取り出し、且つビーム状に整形して得られたイオンビームを走査しながら、レジストパターン６ａをマスクとして半導体薄膜２に注入することにより、ＴＦＴの低濃度不純物領域８１を形成する。ドーズ量は、ＬＤＤ領域８１に存在するボロンの濃度よりもリンの濃度が大きくなるように、６×1012/cm2 〜５×1013/cm2の範囲に設定することが好ましい。これにより、ＬＤＤ領域８１はｎ型不純物が支配的となり、レジストパターン６ａの下方には、チャネル領域８０が形成される。
【００６１】
そして、図６（ｃ）に示すように、レジストパターン６ａを覆うように更にレジストパターン６を形成した後、イオンシャワーを行う。即ち、別のイオン源から生じた不純物イオンを質量分離にかけずに目的のイオン種であるリンを含んだまま電界加速して得られたイオンシャワーを、走査することなく1×1021/cm2 以上のドーズ量で半導体薄膜２に注入し、ＴＦＴの高濃度不純物領域８２を形成する。本実施形態においては、ドーズ量を1×1021/cm2 程度とした。なお、イオンドーピング装置の代わりに、前記イオンインプランテーション装置を用いて第４の不純物導入工程を行っても良い。
【００６２】
こうして、第３の不純物導入工程においてチャネル領域８０の両側に形成された低濃度不純物領域８１及び高濃度不純物領域８２により、ソース領域９１及びドレイン領域９２が形成される。
【００６３】
この後、３００℃〜４００℃程度でアニールし、半導体薄膜２に注入されたドーパントを活性化させる。この活性化アニールをレーザアニールで行なっても良いことは第１実施形態と同様である。
【００６４】
チャネル領域８０に形成されたｐ型層２ｂはｐ型が支配的であるのに対し、ソース領域９１及びドレイン領域９２はｎ型が支配的となるので、ソース領域９１及びドレイン領域９２間は、半導体薄膜の表面に沿ってｎｐｎ接合となる。なお、絶縁基板１００上にCMOS回路を集積形成する場合には、Ｎチャネルトランジスタ用のレジストパタン６とは別にＰチャネルトランジスタ用のレジストパタンを形成し、イオン源のガス系を５％Ｂ2Ｈ6／Ｈ2 に切り換え、ドーズ量1×1021/cm2 程度でＢ+をイオン注入すれば良い。
【００６５】
次に、図６（ｄ）に示すように、絶縁基板１００上にＰＳＧ等からなる膜厚が６００nm程度の層間絶縁膜９を形成する。そして、３００℃〜４００℃の温度下で熱処理を行ない、半導体薄膜２に注入されたドーパントを活性化させる。この様な低温活性化アニールの代わりにレーザ活性化アニールを行なっても良い。
【００６６】
この後、層間絶縁膜９にコンタクトホールを開口し、Ａｌ−Ｓｉ等からなる金属膜をスパッタリングにより成膜してから所定の形状にパターニングして、配線電極１０に加工する。この配線電極１０の上を順にＳｉＯ2 膜１１及びＳｉＮx 膜１２で被覆する。これらの膜の合計厚みは２００nm〜４００nm程度である。この状態で絶縁基板１００を窒素雰囲気中に投入し３５０℃程度の温度で１時間程度水素化アニールを実行することにより、ＴＦＴが完成する。このアニール処理により、ＳｉＯ2 膜１１に含有されていた水素が半導体薄膜２に導入され、ＴＦＴの動作特性を改善できる。
【００６７】
このＴＦＴによれば、第１の実施形態と同様、ソース領域９１及びドレイン領域９２を、ｐ型層２ｂにおいて支配的な導電型とは反対の導電型にすることにより、ソース領域９１及びドレイン領域９２間をｎｐｎ接合にすることができ、ゲート電圧が負の状態におけるリーク電流の低減が可能になる。
【００６８】
また、ゲート電極４をｉ層２ａと対向するように配置することにより、正のゲート電圧を僅かに印加するだけで、電子の誘起によりｉ層２ａにｎ型領域が発生し、ソース領域９１及びドレイン領域９２間に電流が流れるようになる。したがって、閾値電圧Vthの制御が容易になり、閾値電圧Vthを０Ｖに近づけることができる。
【００６９】
図７は、第１の不純物導入工程により半導体薄膜２におけるボロンの濃度を１×１０17/cm3とした後、第２の不純物導入工程においてリンをドーピング場合の、リンのドーズ量に対する閾値電圧Vthの測定結果を示すグラフである。同図に示すように、リンのドーズ量と閾値電圧Vthとは一定の関係を有しており、リンのドーズ量が９×１０11/cm2の時に閾値電圧Vthは約０．２Ｖとなり、十分低い値に制御可能である。また、リンの任意のドーズ量に対する閾値電圧Vthのばらつきは約０．１Ｖであり、ばらつきを抑制して閾値電圧Vthを正確に制御することができる。また、同図から明らかなように、閾値電圧Vthはシート抵抗値と相関関係を有しており、第２の不純物導入工程後に抵抗値を測定することにより、閾値電圧Vthを把握することができる。
【００７０】
図７は、第１の不純物導入工程で導入したボロンの濃度が１×１０17/cm3の場合の測定結果であるが、他の濃度の場合についても、リンのドーズ量、閾値電圧Vth及びシート抵抗値の間に相関関係があることを、本発明者らは確認している。ボロンの濃度が１×１０16/cm3の場合、及び、１×１０18/cm3の場合の測定結果を、それぞれ図８（ａ）及び（ｂ）に示す。
【００７１】
（第３実施形態）
上述した多結晶シリコンＴＦＴを用いた半導体装置の一例として、液晶表示装置を図９に示す。同図に示すように、この液晶表示装置は、互いに対向するように配置されたＴＦＴアレイ基板５２及び対向基板６０を有している。
【００７２】
ＴＦＴアレイ基板５２は、上面側（対向基板６０側）に、スイッチング素子であるＴＦＴ５３がマトリックス状に整列配置されている。このＴＦＴ５３は、第１の実施形態又は第２の実施形態におけるＴＦＴと同様にして形成することができる。
【００７３】
対向基板６０は、絶縁基板であるガラス基板であり、下面側（ＴＦＴアレイ基板５２側）に、カラーフィルタ５９及び透明電極５８が設けられている。ＴＦＴアレイ基板５２及び対向基板６０の間には、ポリイミドなどの配向膜５５，５７間に液晶層５６を有している。更に、ＴＦＴアレイ基板５２及び対向基板６０は、対向する面とは反対側の面に、それぞれ偏光板５１，６０が貼り付けられている。ＴＦＴアレイ基板５２の下方には、視認性を向上するためにバックライト６３が設けられている。
【００７４】
このように構成された液晶表示装置によれば、ＴＦＴ５３におけるリーク電流の低減及び閾値電圧Vthの制御性向上により、画素の輝点欠陥がない均一で安定した表示画面を得ることができる共に、ＴＦＴ５３の駆動電圧を抑制して省電力化が可能である。
【００７５】
（第４実施形態）
上述した多結晶シリコンＴＦＴを用いた半導体装置の一例として、ＥＬ表示装置の回路図を図１０に示す。このＥＬ表示装置は、ＴＦＴアレイ基板を備えており、ＴＦＴアレイ基板は、各画素領域に、スイッチング用ＴＦＴ７１、駆動用ＴＦＴ７４及びＥＬ素子７０が配置されている。スイッチング用ＴＦＴ７１のゲート電極はゲート信号線７２に接続されており、ドレイン電極はドレイン信号線７３に接続されており、ソース電極は駆動用ＴＦＴ７４のゲート電極に接続されている。また、駆動用ＴＦＴ７４のソース電極はＥＬ素子７０の陽極に接続されており、ドレイン電極は電源線７６に接続されている。符号７５は、信号保持用のコンデンサである。
【００７６】
図１１に示すように、駆動用ＴＦＴ７４はＴＦＴアレイ基板２００上に配置されており、ＥＬ素子７０は、陽極２０２、有機層２０３及び陰極２０４が積層されて構成されている。ＥＬ素子７０の上部はガラス板２０５により覆われている。
【００７７】
図１０において、駆動回路７７によってゲート信号線７２に与えたパルス信号がスイッチング用ＴＦＴ７１のゲート電極に印加されると、スイッチング用ＴＦＴ７１がオン状態となり、駆動回路７８によってドレイン信号線７３に与えたドレイン信号が駆動用ＴＦＴ７４のゲート電極に与えられる。これにより、駆動用ＴＦＴ７４がオン状態となり、電源線７６からＥＬ素子７０に電流が供給され、ＥＬ素子７０が発光する。
【００７８】
このＥＬ表示装置は、スイッチング用ＴＦＴ７１及び駆動用ＴＦＴ７４におけるリーク電流の低減により、スイッチング用ＴＦＴ７１のオフ状態において駆動用ＴＦＴ７４がオン状態になるおそれがなく、ＥＬ素子７０が異常発光する事態が防止される。また、閾値電圧Vthの制御性向上により、ＥＬ素子７０に供給される電流のばらつきを抑制することができる。この結果、画面の輝度むらを抑え、良好な表示を得ることができる。
【００７９】
例えば、８階調の表示を行う場合、通常ノイズはシグナルに対して１／１０（２０ｄＢ）となるように設計することが求められる。このノイズの主原因はＴＦＴ特性のばらつきによると考えられるため、本発明により、上記要求を満たすことが容易となる。また、リーク電流を抑えながらオン電流を大きくすることができるので、ＥＬ素子７０の輝度を維持することが容易であり、長寿命化を図ることができる。
【００８０】
（その他の実施形態）
以上、本発明の実施の形態について詳述したが、本発明の具体的な態様が上記実施形態に限定されるものではない。例えば、チャネル領域におけるｉ層及びｐ型層は、他の製造プロセスにより形成することももちろん差し支えない。
【００８１】
また、上記各実施形態においては、第１の不純物導入工程においてボロンなどのｐ型不純物を導入し、第２の不純物導入工程においてリンなどのｎ型不純物を導入することにより、チャネル領域にｉ層及びｐ型層を形成しているが、第１の不純物導入工程においてリンなどのｎ型不純物を導入し、第２の不純物導入工程においてボロンなどのｐ型不純物を導入することにより、チャネル領域にｉ層及びｎ型層を形成しても良い。即ち、イントリンシック層に類似したｉ層と、厚み方向に沿ってｎ型不純物が支配的となるｎ型層との積層構造を形成しても良い。この場合は、前記第３の不純物導入工程においてｐ型不純物を打ち込むことにより、ソース領域９１及びドレイン領域９２間が、半導体薄膜の表面に沿ってｐｎｐ接合となるので、上記各実施形態と同様の効果を得ることができる。
【００８２】
また、上記各実施形態においては、ｐ型不純物としてＢ（ボロン）を使用し、ｎ型不純物としてＰ（リン）を使用しているが、ｐ型不純物として、Ａｌ（アルミニウム）、Ｇａ（ガリウム）、Ｉｎ（インジウム）、Ｔｌ（タリウム）などを使用することも可能であり、また、ｎ型不純物として、Ｎ（窒素）、Ａｓ（砒素）、Ｓｂ（アンチモン）、Ｂｉ（ビスマス）などを使用することも可能であり、これらを任意に組み合わせれば良い。
【００８３】
また、半導体装置としては、液晶表示装置やＥＬ表示装置以外であっても良く、例えば、イメージセンサのスイッチング素子などに本発明を適用することが可能である。
【００８４】
【発明の効果】
以上の説明から明らかなように、本発明によれば、オフ電流を低減すると共に閾値電圧の制御が容易な半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】 本発明の第１実施形態に係る半導体装置において、薄膜トランジスタの製造工程を示す断面図である。
【図２】 本発明の第１実施形態に係る半導体装置において、薄膜トランジスタの製造工程を示す断面図である。
【図３】 前記薄膜トランジスタの製造工程で使用するシート抵抗測定器の概略構成図である。
【図４】 前記薄膜トランジスタのチャネル領域におけるＢ（ボロン）及びＰ（リン）の濃度を測定した結果を示す図である。
【図５】 前記薄膜トランジスタのゲート電圧ＶGSとドレイン電流ＩDとの関係を示す図である。
【図６】 本発明の第２実施形態に係る半導体装置において、薄膜トランジスタの製造工程を示す断面図である。
【図７】 第２の不純物導入工程においてリンをドーピング場合の、リンのドーズ量に対する閾値電圧Vthの測定結果を示す図である。
【図８】 第２の不純物導入工程においてリンをドーピング場合の、リンのドーズ量に対する閾値電圧Vthの測定結果を示す図である。
【図９】 本発明の第３実施形態に係る半導体装置である液晶表示装置の断面図である。
【図１０】 本発明の第４実施形態に係る半導体装置であるＥＬ表示装置の回路図である。
【図１１】 前記ＥＬ表示装置の要部断面図である。
【図１２】 従来の半導体装置における薄膜トランジスタの断面図である。
【図１３】 従来の薄膜トランジスタのゲート電圧ＶGSとドレイン電流ＩDとの関係を示す図である。
【符号の説明】
２ 半導体薄膜
２ａ ｉ層
２ｂ ｐ型層
３ ゲート絶縁膜
４ ゲート電極
９ 層間絶縁膜
９ａ ゲート絶縁膜
８０ チャネル領域
８１ 低濃度不純物領域
８２ 高濃度不純物領域
９１ ソース領域
９２ ドレイン領域
１００ 絶縁基板
Claims (15)
- 絶縁基板上に形成された多結晶の半導体薄膜を有する薄膜トランジスタを備え、前記半導体薄膜内に、チャネル領域と、該チャネル領域の両側にそれぞれ位置するソース領域及びドレイン領域とを有し、
前記チャネル領域は、第１導電型の不純物、及び、前記第１導電型とは反対の導電型である第２導電型の不純物の双方を含有し、前記第１導電型と前記第２導電型とがキャンセルされた第１層と、前記第１導電型又は第２導電型のいずれかが支配的な第２層とが積層されることにより構成されており、
前記第１層と絶縁膜を介して対向するようにゲート電極が形成されており、
前記ソース領域及びドレイン領域は、前記第２層において支配的な導電型とは反対の導電型からなる半導体装置。 - 前記ゲート電極は、前記半導体薄膜上に形成されている請求項１に記載の半導体装置。
- 前記ゲート電極は、前記絶縁基板と前記半導体薄膜との間に形成されている請求項１に記載の半導体装置。
- 前記ソース領域及びドレイン領域は、高濃度不純物領域と、前記チャネル領域及び高濃度不純物領域間に位置し前記高濃度不純物領域よりも不純物濃度が低い低濃度不純物領域とを有する請求項１に記載の半導体装置。
- 前記第１層における前記第１導電型の不純物の濃度と第２導電型の不純物の濃度との差が、5×1016 /cm3未満である請求項１に記載の半導体装置。
- 前記第１層の厚みは、１ｎｍ以上であり、且つ、前記チャネル領域の全体厚みに対して５０％以下である請求項１に記載の半導体装置。
- 前記第１層のシート抵抗値は、1×109 Ω／□より大きい値である請求項１に記載の半導体装置。
- 前記ソース領域及びドレイン領域はｎ型であり、前記第２層はｐ型が支配的なｐ型層である請求項１に記載の半導体装置。
- 前記絶縁基板はガラスからなり、前記半導体薄膜は、前記絶縁基板に直接形成されている請求項１に記載の半導体装置。
- 半導体薄膜を有する薄膜トランジスタを備えた半導体装置の製造方法であって、
絶縁基板上に、第１導電型の不純物、又は、前記第１導電型とは反対の導電型である第２導電型の不純物のいずれかが導入された半導体薄膜を形成する第１の不純物導入工程と、
前記半導体薄膜に強光またはレーザ光を照射して多結晶化する多結晶化工程と、
前記多結晶の半導体薄膜に、前記第１の不純物導入工程で導入した不純物と反対の導電型の不純物を導入することにより、前記第１導電型と前記第２導電型とがキャンセルされた第１層と、前記第１導電型又は第２導電型のいずれかが支配的な第２層との積層構造からなるチャネル領域を形成する第２の不純物導入工程と、
前記第１層上に絶縁膜を介してゲート電極を形成するゲート電極形成工程と、
前記ゲート電極をマスクとして、前記第２層において支配的な導電型とは反対の導電型の不純物を前記半導体薄膜に導入することにより、導入した不純物の導電型が支配的なソース領域及びドレイン領域を形成する第３の不純物導入工程とを備える半導体装置の製造方法。 - 前記第３の不純物導入工程は、
前記ゲート電極をマスクとして、前記第２層において支配的な導電型とは反対の導電型の不純物を前記半導体薄膜に導入することにより、導入した不純物の導電型が支配的な低濃度不純物領域を形成すると共に、前記ゲート電極の下方にチャネル領域を形成する低濃度不純物領域形成工程と、
前記チャネル領域の両側に隣接する一部の領域をマスク材で覆い、前記低濃度不純物領域形成工程で導入する不純物のドーズ量よりも多いドーズ量で同じ導電型の不純物を導入することにより、前記チャネル領域の両側に前記低濃度不純物領域を介して高濃度不純物領域を形成する高濃度不純物領域形成工程とを備え、
前記チャネル領域の両側に形成された前記低濃度不純物領域及び高濃度不純物領域により、前記ソース領域及びドレイン領域がそれぞれ形成される請求項１０に記載の半導体装置の製造方法。 - 前記多結晶化工程と前記第２の不純物導入工程との間に、前記半導体薄膜のシート抵抗値を測定する工程を更に備え、該シート抵抗値に基づいて、前記第２の不純物導入工程で導入する不純物の量を決定する請求項１０に記載の半導体装置の製造方法。
- 前記第１の不純物導入工程で導入する不純物はｐ型不純物であり、前記第２及び第３の不純物導入工程で導入する不純物はｎ型不純物である請求項１０に記載の半導体装置の製造方法。
- 前記第１の不純物導入工程において、ガラスからなる前記絶縁基板に前記半導体薄膜を直接形成することにより、前記絶縁基板に含まれるボロンを前記半導体薄膜に導入するようにした請求項１０に記載の半導体装置の製造方法。
- 半導体薄膜を有する薄膜トランジスタを備えた半導体装置の製造方法であって、
絶縁基板上にゲート電極を形成した後、絶縁膜を介して半導体薄膜を形成し、該半導体薄膜に、第１導電型の不純物、又は、前記第１導電型とは反対の導電型である第２導電型の不純物のいずれかを導入する第１の不純物導入工程と、
前記半導体薄膜に強光またはレーザ光を照射して多結晶化する多結晶化工程と、
前記多結晶の半導体薄膜に、前記第１の不純物導入工程で導入した不純物とは反対の導電型の不純物を導入することにより、前記第１導電型と前記第２導電型とがキャンセルされた第１層と、前記第１導電型又は第２導電型のいずれかが支配的な第２層との積層構造からなるチャネル領域を、前記第１層が前記ゲート電極と対向するように形成する第２の不純物導入工程と、
前記半導体薄膜の一部をマスク材で覆い、前記第２層において支配的な導電型とは反対の導電型の不純物を前記半導体薄膜に導入することにより、導入した不純物の導電型が支配的なソース領域及びドレイン領域を形成する第３の不純物導入工程とを備える半導体装置の製造方法。
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