JP4191933B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に多結晶シリコンからなる半導体薄膜にソース領域、チャネル領域、及びドレイン領域が形成された薄膜トランジスタを有する半導体装置及びその製造方法に関する。
【0002】
【従来の技術】
液晶ディスプレイをはじめとする半導体装置の開発が現在盛んに行われている。従来の半導体装置に形成される薄膜トランジスタ(TFT)は、非晶質シリコンを活性層とする構造が一般的であったが、非晶質シリコンTFTはキャリア移動度が低く十分な動作特性を備えていないため、最近では多結晶シリコンTFTが注目されている。多結晶シリコンTFTは、非晶質シリコンTFTに比べて動作特性に優れており、画素スイッチング用としてだけでなく、周辺駆動回路のデバイスとしても使用することができ、特に大画面で高解像度の駆動回路内蔵型液晶ディスプレイに好適に用いることができる。一般に、多結晶シリコンTFTの製造においては、1000℃以上の熱処理を含む高温プロセスと、最高温度が600℃以下に抑制された低温プロセスとに分けられるが、コスト面で有利なガラスを絶縁基板として使用可能な低温プロセスが現在主流となっている。従来の半導体装置における多結晶シリコンTFTの一例を図12に示す。
【0003】
同図に示すように、ガラスからなる絶縁基板120にバッファ層130が形成され、このバッファ層130の上に多結晶シリコンからなる半導体薄膜110が形成されている。この半導体薄膜110は、チャネル領域140と、ソース・ドレイン領域142と、LDD(Lightly Doped Drain)領域141とを有しており、ドレイン端での電界集中をLDD領域141によってある程度緩和できるように構成されている。
【0004】
半導体薄膜110はゲート絶縁膜115により覆われており、このゲート絶縁膜115を介してチャネル領域140の上方にゲート膜144が設けられている。ゲート膜144は層間絶縁層125によって覆われており、ゲート絶縁膜115及び層間絶縁層125に形成されたコンタクトホールを介して、ソース・ドレイン領域142がソース電極147及びドレイン電極148にそれぞれ接続されている。また、ゲート膜144は、層間絶縁層125に形成されたコンタクトホールを介してゲート電極145に接続されている。
【0005】
このような構成を有する多結晶シリコンTFTの代表的な特性を図13に示す。
同図は、ドレイン電圧VDSが4Vにおけるゲート電圧VGSに対するドレイン電流IDの関係を示すグラフである。ドレイン電流IDは、ゲート電圧VGSが0Vの近傍で最小値となり、ゲート電圧VGSが増加するにつれてドレイン電流IDも増加する。ゲート電圧VGSの値が正の領域におけるドレイン電流IDの増加は、トランジスタのオフ状態からオン状態への変化を意味するものであるから、電流の増加率はできる限り大きいことが望ましい。例えば、液晶表示装置に使用する場合、液晶の表示はコンデンサの電位により決定されるため、短時間にデータを書き込むことができるようにTFTには十分な電流(オン電流)を流す必要がある。多結晶シリコンTFTの場合、半導体薄膜におけるキャリア移動度はかなり大きいため、十分なオン電流を供給できる点については特に問題がない。
【0006】
ところが、多結晶シリコンTFTでは、半導体薄膜中の結晶粒界に高密度のトラップ準位が存在し、このトラップを介してキャリアが移動する。このため、ゲート電圧VGSが負の領域においても、ゲート電圧VGSの絶対値の増加と共にドレイン電流IDが増加する。この現象は、オフ状態でのリーク電流であるオフ電流がゲート電圧依存性を有することを意味するものであり、トランジスタの特性としては好ましくない。また、オフ電流自体を更に低減させることも必要である。例えば、アクティブマトリクス型の液晶表示装置に使用される多結晶シリコンTFTはゲート逆バイアス下で用いられるため、オフ電流が大きくなるとデータの保持特性が悪化するという問題を生じる。即ち、コンデンサに書き込まれたデータは、書き込み時間よりもはるかに長時間保持される必要があるが、コンデンサの静電容量は小さいため、TFTのオフ状態におけるオフ電流により、ドレインの電位(すなわちコンデンサの電位)は急激にソースの電位に近づき、書き込まれたデータが正しく保持されなくなる。オフ電流の増大に伴う問題は、液晶表示装置だけの問題ではなく他の半導体装置においても生じ、例えば、通常のロジック回路においては静止電流の増加を招き、メモリ回路の場合は誤動作の原因となる。
【0007】
そこで、オフ電流を低減するため、チャネル領域140に不純物を導入してp-にすることも知られている。しかし、打ち込まれた不純物は比較的低濃度であることが要求されるのに対し、従来の低温プロセスにおいてはこのような濃度調整が難しく、実現は困難であった。また、同様の理由から閾値電圧Vthの制御が十分に行われず、更には半導体薄膜が初期から不純物により汚染されている場合もあるため、大面積の絶縁基板上におけるTFTの動作特性が不均一であるという問題を有していた。例えば、液晶表示装置の場合、閾値電圧Vthがデプレッション側に振れるとオフ電流が増大して、画素の輝点欠陥になるという問題を生じる。
【0008】
【発明が解決しようとする課題】
本発明は、オフ電流を低減すると共に閾値電圧の制御が容易な半導体装置及びその製造方法の提供を目的とする。
【0009】
【課題を解決するための手段】
上記目的を達成するための本発明の半導体装置は、絶縁基板上に形成された多結晶の半導体薄膜を有する薄膜トランジスタを備え、前記半導体薄膜内に、チャネル領域と、該チャネル領域の両側にそれぞれ位置するソース領域及びドレイン領域とを有し、前記チャネル領域は、第1導電型の不純物、及び、前記第1導電型とは反対の導電型である第2導電型の不純物の双方を含有し、前記第1導電型と前記第2導電型とがキャンセルされた第1層と、前記第1導電型又は第2導電型のいずれかが支配的な第2層とが積層されることにより構成されており、前記第1層と絶縁膜を介して対向するようにゲート電極が形成されており、前記ソース領域及びドレイン領域は、前記第2層において支配的な導電型とは反対の導電型からなる。
【0010】
この半導体装置によれば、第2層の両側に位置するソース領域及びドレイン領域の導電型が第2層の導電型と反対であるので、オフ状態におけるリーク電流を低減することができる。
【0011】
また、第1層は、前記第1導電型と前記第2導電型とがキャンセルされているので、イントリンシック(intrinsic)な層に類似した層であり、この第1層と対向するようにゲート電極を形成しているので、閾値電圧の制御を容易に行うことができる。
【0012】
前記ゲート電極は、前記半導体薄膜上に形成されていても良く、或いは、前記絶縁基板と前記半導体薄膜との間に形成されていても良い。
【0013】
また、前記ソース領域及びドレイン領域は、高濃度不純物領域と、前記チャネル領域及び高濃度不純物領域間に位置し前記高濃度不純物領域よりも不純物濃度が低い低濃度不純物領域とを有する構成にすることが好ましい。
【0014】
前記第1層は、前記第1導電型及び第2導電型の主たる不純物同士の濃度差が、例えば5×1016 /cm3未満の領域と定義することができる。このような定義に基づく前記第1層の厚みは、1nm以上であることが好ましく、且つ、前記チャネル領域の全体厚みに対して50%以下であることが好ましい。
【0015】
前記第1層における2種類の不純物の濃度差は表面のシート抵抗値と相関関係を有しており、不純物同士の濃度差が小さくなるほどシート抵抗値が大きくなる。具体的には、前記第1層を上述のように定義したとき、表面のシート抵抗値は、1×109 Ω/□より大きい値となる。シート抵抗値の上限は特にないが、例えば1×1012 Ω/□程度にすることができる。
【0016】
前記ソース領域及びドレイン領域はn型であり、前記第2層はp型が支配的なp型層であることが好ましい。
【0017】
また、前記絶縁基板はガラスにすることができ、前記半導体薄膜は、このガラス基板に直接形成されていても良い。
【0018】
また、本発明の前記目的は、半導体薄膜を有する薄膜トランジスタを備えた半導体装置の製造方法であって、絶縁基板上に、第1導電型の不純物、又は、前記第1導電型とは反対の導電型である第2導電型の不純物のいずれかが導入された半導体薄膜を形成する第1の不純物導入工程と、前記半導体薄膜に強光またはレーザ光を照射して多結晶化する多結晶化工程と、前記多結晶の半導体薄膜に、前記第1の不純物導入工程で導入した不純物と反対の導電型の不純物を導入することにより、前記第1導電型と前記第2導電型とがキャンセルされた第1層と、前記第1導電型又は第2導電型のいずれかが支配的な第2層との積層構造からなるチャネル領域を形成する第2の不純物導入工程と、前記第1層上に絶縁膜を介してゲート電極を形成するゲート電極形成工程と、前記ゲート電極をマスクとして、前記第2層において支配的な導電型とは反対の導電型の不純物を前記半導体薄膜に導入することにより、導入した不純物の導電型が支配的なソース領域及びドレイン領域を形成する第3の不純物導入工程とを備える半導体装置の製造方法により達成される。
【0019】
前記第3の不純物導入工程は、前記ゲート電極をマスクとして、前記第2層において支配的な導電型とは反対の導電型の不純物を前記半導体薄膜に導入することにより、導入した不純物の導電型が支配的な低濃度不純物領域を形成すると共に、前記ゲート電極の下方にチャネル領域を形成する低濃度不純物領域形成工程と、前記チャネル領域の両側に隣接する一部の領域をマスク材で覆い、前記低濃度不純物領域形成工程で導入する不純物のドーズ量よりも多いドーズ量で同じ導電型の不純物を導入することにより、前記チャネル領域の両側に前記低濃度不純物領域を介して高濃度不純物領域を形成する高濃度不純物領域形成工程とを備えることができ、前記チャネル領域の両側に形成された前記低濃度不純物領域及び高濃度不純物領域により、前記ソース領域及びドレイン領域をそれぞれ形成することができる。
【0020】
また、前記多結晶化工程と前記第2の不純物導入工程との間に、前記半導体薄膜のシート抵抗値を測定する工程を更に備えても良く、該シート抵抗値に基づいて、前記第2の不純物導入工程で導入する不純物の量を決定することができる。
【0021】
前記第1の不純物導入工程で導入する不純物はp型不純物であることが好ましく、前記第2及び第3の不純物導入工程で導入する不純物はn型不純物であることが好ましい。
【0022】
また、前記第1の不純物導入工程において、ガラスからなる前記絶縁基板に前記半導体薄膜を直接形成することにより、前記絶縁基板に含まれるボロンを前記半導体薄膜に導入するようにすることもできる。
【0023】
また、本発明の前記目的は、半導体薄膜を有する薄膜トランジスタを備えた半導体装置の製造方法であって、絶縁基板上にゲート電極を形成した後、絶縁膜を介して半導体薄膜を形成し、該半導体薄膜に、第1導電型の不純物、又は、前記第1導電型とは反対の導電型である第2導電型の不純物のいずれかを導入する第1の不純物導入工程と、前記半導体薄膜に強光またはレーザ光を照射して多結晶化する多結晶化工程と、前記多結晶の半導体薄膜に、前記第1の不純物導入工程で導入した不純物とは反対の導電型の不純物を導入することにより、前記第1導電型と前記第2導電型とがキャンセルされた第1層と、前記第1導電型又は第2導電型のいずれかが支配的な第2層との積層構造からなるチャネル領域を、前記第1層が前記ゲート電極と対向するように形成する第2の不純物導入工程と、 前記半導体薄膜の一部をマスク材で覆い、前記第2層において支配的な導電型とは反対の導電型の不純物を前記半導体薄膜に導入することにより、導入した不純物の導電型が支配的なソース領域及びドレイン領域を形成する第3の不純物導入工程とを備える半導体装置の製造方法によっても達成される。
【0024】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。
【0025】
(第1実施形態)
図1及び図2は、本発明の第1実施形態に係る半導体装置において、薄膜トランジスタ(TFT)の製造工程を示す断面図である。尚、半導体装置には、TFT単体だけでなく、このTFTを集積化した半導体回路や電子機器などが含まれる。
【0026】
まず、図1(a)に示すように、ガラス等からなる絶縁基板100上に、下地膜としてのバッファ層1を形成する。バッファ層1は、例えば、SiO2 膜又はSiNx 膜をスパッタリング法などにより形成することができ、厚みは、約100nm〜1000nmにすることができる。本実施形態においては、絶縁基板100の大きさを32cm×40cmとしている。
【0027】
ついで、プラズマCVD法又はLPCVD法等で、非晶質シリコンからなる半導体薄膜2を30nm〜100nmの膜厚で成膜する。絶縁基板100上にバッファ層1を設けずに、半導体薄膜2を直接形成することも可能である。
【0028】
次に、この半導体薄膜2をオーブンなどで加熱したり、レーザを照射することにより、半導体薄膜2に含まれている不純物を活性化した後、シート抵抗値を測定する。これにより、大気などに含まれるボロンなどの不純物による汚染の程度を把握することができる。加熱条件としては、例えば、600℃で1時間程度行えば良い。また、シート抵抗測定器としては、高抵抗の測定レンジを有するものが好ましい。本実施形態においては、「三菱ハイレスタ」を使用した。
【0029】
このシート抵抗器は、図3に示すように、内径が6mmの平面視リング状の外側電極11aに、直径が3mmの平面視円状の内側電極11bが挿入されてなり、外側電極11a及び内側電極11bを半導体薄膜2の表面に接触させて、1−1000V程度の所定の電圧を印加した場合の電流値からシート抵抗値を測定することができる。尚、シート抵抗値の測定は、上述したシート抵抗測定器を使用する代わりに、上記外側電極11a及び内側電極11bと同様の形状からなる金属パターンを半導体薄膜2の表面に成膜して同様に測定することもでき、高シート抵抗値を測定できる限り他の測定器を用いても良い。
【0030】
測定の結果、シート抵抗値が所定値(例えば、1×109Ω/□)以上であれば、イオンインプランテーション装置を用いて第1の不純物導入工程を行う。この工程は、p型不純物を半導体薄膜2にドープする工程である。本実施形態においては、導入元素をB(ボロン)、加速電圧を10kV、ドーズ量を1×1011 /cm2として、イオン源から生じた不純物イオンを質量分離にかけて目的のイオン種のみを取り出し、且つビーム状に整形して得られたイオンビームを走査しながら半導体薄膜2に導入することにより、導入した不純物の濃度が1×1017/cm3となるようにした。
【0031】
本実施形態においては、イオンインプランテーション装置として、日新イオン機器製のものを使用した。このイオンインプランテーション装置は磁場偏向器を備えており、静電偏向では走査が困難な程度に大電流のイオンビームを磁場偏向で走査することにより、イオンを打ち込むことができる。投入される基板サイズは、32cm×40cmより大きなものであっても問題はなく、1000cm2 以上の大面積を有する絶縁基板100の効率的な処理が可能である。また、最大ビーム電流は16mAであり、注入エネルギーは10KeV 〜100KeV の間で可変であり、ドーズ量は1×1011/cm2 〜 1×1020/cm2 の範囲で制御可能である。注入可能なイオン種としてはP(リン)とB(ボロン)に対応している。
【0032】
半導体薄膜2の成膜にプラズマCVD法を用いた場合のように、半導体薄膜2の膜中の水素を脱離させる必要があれば、窒素雰囲気中に絶縁基板100を投入して400〜450℃の温度で1時間程度加熱することにより、アニールを行う。この脱水素化アニール工程は、RTA等のランプアニールを用いても良く、また、前記第1の不純物導入工程の前に行っても良い。
【0033】
一方、測定した半導体薄膜2のシート抵抗値が所定値(例えば、1×109Ω/□)未満であれば、大気中等に含まれるボロン等の不純物が半導体薄膜2に十分導入されて第1の不純物導入工程は既に行われているので、イオンインプランテーション装置などを用いた不純物の導入は不要である。特に、ガラスからなる絶縁基板100上にバッファ層1を設けずに半導体薄膜2を形成した場合には、絶縁基板100に含まれるボロン等の不純物が半導体薄膜2に導入されて第1の不純物導入工程が不要になり易く、工程の短縮化を図ることができる。尚、250mJ/m2 〜500mJ/m2のレーザエネルギー条件により、p型ライクにすることも可能である。
【0034】
続いて、図1(b)に示すように、レーザアニール又は固相成長等の手段を用いて、半導体薄膜2の非晶質シリコンを結晶化させて多結晶シリコンに転換する。
【0035】
次に、上述したシート抵抗測定器を使用して、多結晶シリコンからなる半導体薄膜2のシート抵抗値を測定する。シート抵抗値は、半導体薄膜2における不純物の濃度が低いほど大きくなり、相関関係を有していることから、このシート抵抗値に基づいて半導体薄膜2中に含まれる不純物濃度を把握することができる。
【0036】
この後、図1(c)に示すように、測定したシート抵抗値に基づいて、第2の不純物導入工程を行う。この工程は、半導体薄膜2の表面にn型不純物を導入する工程であり、後工程でチャネル領域となる部分の不純物濃度を調整して、TFTの閾値電圧Vthを制御するための工程である。上述したように、シート抵抗値は、既にドープされているp型不純物の量と相関関係を有していることから、シート抵抗値に基づいて導入するn型不純物のドーピング量を決定し、前記イオンインプランテーション装置を用いてドーピングを行う。
【0037】
この第2の不純物導入工程は、半導体薄膜2の厚み方向に対して表面近傍の極浅部分に不純物が主に導入されるように、打ち込み深さが決定される。本実施形態においては、具体的な条件として、加速電圧は10kV、イオンビーム電流は0.01μA〜10μA、水平方向の走査周波数は1Hz、垂直方向の走査速度は30mm/sec、ビームスポットのオーバーラップ量は66.7%、垂直方向の走査サイクルは8cycles〜10cycles、要した総時間は300sec 〜400sec とした。この工程は、上述した脱水素化アニール工程の前に行っても良く、或いは、後述するゲート絶縁膜3の成膜工程の後に行なっても良い。また、不純物の導入は、半導体注入機などを用いて行っても良く、質量分離型の注入機によりリボンビームをガラス基板上に走査して行うことも可能である。
【0038】
半導体薄膜2には既にp型不純物が導入されているため、図1(c)に示すように、n型不純物が導入された領域には、互いに反対の導電型がキャンセルされて、イントリンシック(intrinsic)層に類似したi層2aが形成される。そして、i層2aの下方には、厚み方向に沿ってp型が支配的となるp型層2bが形成される。即ち、半導体薄膜2は、第1及び第2の不純物導入工程により、第1層としてのi層2a及び第2層としてのp型層2bが積層された状態になる。
【0039】
その後、図1(d)に示すように、この半導体薄膜2をエッチングでアイランド状にパターニングし、薄膜トランジスタの素子領域を形成する。そして、エッチングされた半導体薄膜2を被覆する様にゲート絶縁膜3を形成する。ゲート絶縁膜3の形成は、例えば、プラズマCVD法、常圧CVD法、減圧CVD法、ECR−CVD法、スパッタ法等でSiO2 膜を50nm〜600nm堆積成長させることにより行うことができる。
【0040】
次に、絶縁基板100上にAl,Ti,Mo,W,Ta,あるいはこれらの合金を200nm〜800nmの厚みで成膜し、所定の形状にパターニングして、ゲート絶縁膜3上にゲート電極4を形成する。
【0041】
ついで、このゲート電極4をマスクとして、前記イオンインプランテーション装置を用いてn型不純物を打ち込む第3の不純物導入工程を行う。即ち、図2(a)に示すように、イオン源から生じた不純物イオンを質量分離にかけて目的のイオン種であるリンのみを取り出し、且つビーム状に整形して得られたイオンビームを走査しながら、ゲート電極4をマスクとして1×1014/cm2 未満のドーズ量で半導体薄膜2に注入することにより、TFTの低濃度不純物領域(LDD領域)81を形成する。ドーズ量は、LDD領域81に存在するボロンの濃度よりもリンの濃度が大きくなるように設定する必要があり、具体的には、6×1012/cm2〜5×1013/cm2の範囲に設定することが好ましい。これにより、LDD領域81はn型が支配的となり、ゲート電極4の下方がチャネル領域80となる。
【0042】
この後、図2(b)に示すように、ゲート電極4の周囲にレジストパターン6を形成した後、イオンドーピング装置を用いてイオンシャワーを行う。即ち、別のイオン源から生じた不純物イオンを質量分離にかけずに目的のイオン種であるリンを含んだまま電界加速して得られたイオンシャワーを、走査することなく1×1021/cm3 以上のドーズ量で半導体薄膜2に注入し、TFTの高濃度不純物領域82を形成する。本実施形態においてはドーズ量を1×1021/cm2 程度とした。このイオンドーピング装置は、バケットタイプのチャンバから一括して不純物イオンを引き出し、絶縁基板100の全面に照射するためスループットは高く、搬送を含めても1枚当たりの処理時間は1分程度である。なお、イオンドーピング装置の代わりに、前記イオンインプランテーション装置を用いてイオンシャワーを行っても良い。
【0043】
こうして、第3の不純物導入工程においてチャネル領域80の両側に形成された低濃度不純物領域81及び高濃度不純物領域82により、ソース領域91及びドレイン領域92が形成される。チャネル領域80に形成されたp型層2bはp型が支配的であるのに対し、ソース領域91及びドレイン領域92はn型が支配的となるので、ソース領域91及びドレイン領域92間は、半導体薄膜の表面に沿ってnpn接合となる。なお、絶縁基板100上にCMOS回路を集積形成する場合には、nチャネルトランジスタ用のレジストパタン6とは別にpチャネルトランジスタ用のレジストパタンを形成し、イオン源のガス系を5%B2H6/H2 に切り換え、ドーズ量1×1021/cm2 程度でB+をイオン注入すれば良い。
【0044】
次に、図2(c)に示すように、絶縁基板100上にPSG等からなる膜厚が600nm程度の層間絶縁膜9を形成する。そして、300℃〜400℃の温度下で熱処理を行ない、半導体薄膜2に注入されたドーパントを活性化させる。この様な低温活性化アニールの代わりにレーザ活性化アニールを行なっても良い。
【0045】
この後、層間絶縁膜9にコンタクトホールを開口し、Al−Si等からなる金属膜をスパッタリングにより成膜してから所定の形状にパターニングして、配線電極10に加工する。この配線電極10の上を順にSiO2 膜11及びSiNx 膜12で被覆する。これらの膜の合計厚みは200nm〜400nm程度である。この状態で絶縁基板100を窒素雰囲気中に投入し350℃程度の温度で1時間程度水素化アニールを実行することにより、TFTが完成する。尚、以上説明したTFTのプロセス温度は、最高が脱水素アニール工程における400℃〜600℃である。
【0046】
このようにi層2a及びp型層2bが積層されたチャネル領域80を有する多結晶シリコンTFTによれば、ソース領域91及びドレイン領域92を、p型層2bにおいて支配的な導電型とは反対の導電型にすることにより、ソース領域91及びドレイン領域92間をnpn接合にすることができ、ゲート電圧が負の状態におけるリーク電流の低減が可能になる。
【0047】
また、ゲート電極4をi層2aと対向するように配置することにより、正のゲート電圧を僅かに印加するだけで、電子の誘起によりi層2aにn型領域が発生し、ソース領域91及びドレイン領域92間に電流が流れるようになる。したがって、閾値電圧Vthの制御が容易になり、閾値電圧Vthを0Vに近づけることができる。
【0048】
i層2aの定義については後述するが、リーク電流を低減する観点からは、ソース領域91及びドレイン領域92間に、オフ状態でより完全なnpn接合が得られるように、チャネル領域80の全体厚みに対するi層2aの厚みが50%以下であることが好ましく、30%以下がより好ましく、10%以下が更に好ましい。一方、閾値電圧Vthの制御性の観点からは、オン状態におけるチャネルを確保するため、i層2aの厚みは1nm以上であることが好ましく、2nm以上であることがより好ましく、3nm以上が更に好ましい。このように、リーク電流の低減にはi層2aが薄い方が好ましい一方、閾値電圧Vthの制御性向上にはi層2aが厚い方が好ましいため、これらを両立させるようにi層2aの厚みを適宜設定することが好ましい。本実施形態においては、半導体薄膜2の厚みが100nmに対して、i層2aの厚みを30nmとしている。
【0049】
図4は、本発明者らが、チャネル領域80におけるB(ボロン)及びP(リン)の濃度を測定した結果を示すグラフである。このグラフにおいて、左端はチャネル領域80の表面における濃度を示している。グラフの左端に近いチャネル領域80の表面近傍においてはボロン及びリンの濃度が略一致しており、本実施形態においては、この濃度差が5×1016 /cm3未満の厚み方向の領域をi層と定義している。i層におけるp型不純物とn型不純物との濃度差は、i層表面におけるシート抵抗値と相関関係を有し、濃度差が小さいほどシート抵抗値は大きくなるので、i層表面のシート抵抗値は、1×109 Ω/□より大きな値となる。
【0050】
一方、i層の下方においては、ボロンの濃度が略一定であるのに対しリンの濃度が徐々に低下しており、ボロンが支配的となるp型層が形成されている。このp型層は、チャネル領域80におけるi層以外の領域である。
【0051】
図5は、ドレイン電圧VDSが4Vにおけるゲート電圧VGSとドレイン電流IDとの関係を示すグラフである。この測定結果を、図13に示す従来のTFTのものと比較すると、ゲート電圧VGSが正の領域では特性の相違がほとんど見られないが、VGSが負の領域では本実施形態のTFTの方がドレイン電流IDのはね上がりが少なく、更に、オフ電流自体も減少していることがわかる。
【0052】
(第2実施形態)
第1の実施形態における多結晶シリコンTFTが一般にコプレーナ(coplanar)構造又は正スタガ構造と呼ばれるのに対し、いわゆるボトムゲート構造又は逆スタガ(inverted stagger)構造と呼ばれる多結晶シリコンTFTに対しても本発明を適用することができる。このTFTの製造工程を図6に示す。尚、同図において、第1の実施形態と同様の構成部分については同一の符号を付している。
【0053】
まず、図6(a)に示すように、ガラス等からなる絶縁基板100の上にSiO2 膜又はSiNx 膜等を約100nm〜200nmの厚みで形成し、バッファ層1とする。絶縁基板100の大きさは30cm×35cmである。次いで、Al,Ta,Mo,W,Cr又はこれらの合金からなる金属膜を100nm〜200nmの厚みで形成し、所定の形状にパターニングしてゲート電極4に加工する。
【0054】
ついで、プラズマCVD法、常圧CVD法、減圧CVD法等でSiNx を50nm堆積し、ゲート絶縁膜9aとする。さらにこの上に、連続的に非晶質シリコンからなる半導体薄膜2を約30nm〜100nmの厚みで成膜する。ここでプラズマCVD法を用いた場合は、膜中の水素を脱離させる為に窒素雰囲気中で400℃〜450℃、1時間程度のアニールを行なう。この脱水素化アニールはRTP等のランプアニールを用いても良い。
【0055】
次に、実施の形態1と同様に加熱した後、この半導体薄膜2のシート抵抗値を測定する。シート抵抗測定器としては、第1の実施形態と同様のものを使用することができる。測定の結果、シート抵抗値が所定値(例えば、1×109Ω/□)以上であれば、第1の実施形態と同様に、イオンインプランテーション装置を用いて第1の不純物導入工程を行う。ドーピングの条件は、第1の実施形態と同様である。半導体薄膜2のシート抵抗値が所定値(例えば、1×109Ω/□)未満であれば、大気中等に含まれるボロン等の不純物が半導体薄膜2に十分導入されており、第1の不純物導入工程は終了している。
【0056】
続いて、レーザアニール又は固相成長等の手段を用いて、半導体薄膜2の非晶質シリコンを結晶化させて多結晶シリコンに転換する。そして、上述したシート抵抗測定器を使用して、多結晶シリコンからなる半導体薄膜2のシート抵抗値を測定する。
【0057】
この後、測定したシート抵抗値に基づいて、第1の実施形態と同様に、第2の不純物導入工程を行う。シート抵抗値は既にドープされているp型不純物の量と相関関係を有していることから、シート抵抗値に基づいて、閾値電圧Vthの所望の制御を行うために導入するn型不純物のドーピング量を決定し、前記イオンインプランテーション装置を用いてドーピングを行う。この第2の不純物導入工程は、半導体薄膜2の厚み方向に対してゲート電極4に近い最深部分に不純物が主に導入されるように、導入深さが設定される。具体的な条件としては、加速電圧は100kV、イオンビーム電流は15μA、水平方向の走査周波数は1Hz、垂直方向の走査速度は30mm/sec、ビームスポットのオーバーラップ量は66.7%、垂直方向の走査サイクルは8cycles〜10cycles、要した総時間は300sec 〜400sec とした。
【0058】
半導体薄膜2には既にp型不純物が導入されているため、n型不純物が導入されたゲート電極4に近い領域には、p型とn型とがキャンセルされて、イントリンシック層に類似したi層2aが形成される。そして、i層2aの上方は、厚み方向に沿ってp型不純物が支配的となるp型層2bが形成される。即ち、半導体薄膜2は、第1及び第2の不純物導入工程により、i層2a及びp型層2bが積層された状態になる。
【0059】
その後、図6(b)に示すように、半導体薄膜2をエッチングでアイランド状にパターニングし、薄膜トランジスタの素子領域とする。そして、エッチングされた半導体薄膜2を被覆する様にSiO2 膜を100nm〜300nmの厚みで形成した後、ゲート電極4をマスクとした裏面露光によりパターニングして、レジストパターン6aに加工する。
【0060】
ついで、前記イオンインプランテーション装置を用いてn型不純物を打ち込む第3の不純物導入工程を行う。即ち、イオン源から生じた不純物イオンを質量分離にかけて目的のイオン種であるリンのみを取り出し、且つビーム状に整形して得られたイオンビームを走査しながら、レジストパターン6aをマスクとして半導体薄膜2に注入することにより、TFTの低濃度不純物領域81を形成する。ドーズ量は、LDD領域81に存在するボロンの濃度よりもリンの濃度が大きくなるように、6×1012/cm2 〜5×1013/cm2の範囲に設定することが好ましい。これにより、LDD領域81はn型不純物が支配的となり、レジストパターン6aの下方には、チャネル領域80が形成される。
【0061】
そして、図6(c)に示すように、レジストパターン6aを覆うように更にレジストパターン6を形成した後、イオンシャワーを行う。即ち、別のイオン源から生じた不純物イオンを質量分離にかけずに目的のイオン種であるリンを含んだまま電界加速して得られたイオンシャワーを、走査することなく1×1021/cm2 以上のドーズ量で半導体薄膜2に注入し、TFTの高濃度不純物領域82を形成する。本実施形態においては、ドーズ量を1×1021/cm2 程度とした。なお、イオンドーピング装置の代わりに、前記イオンインプランテーション装置を用いて第4の不純物導入工程を行っても良い。
【0062】
こうして、第3の不純物導入工程においてチャネル領域80の両側に形成された低濃度不純物領域81及び高濃度不純物領域82により、ソース領域91及びドレイン領域92が形成される。
【0063】
この後、300℃〜400℃程度でアニールし、半導体薄膜2に注入されたドーパントを活性化させる。この活性化アニールをレーザアニールで行なっても良いことは第1実施形態と同様である。
【0064】
チャネル領域80に形成されたp型層2bはp型が支配的であるのに対し、ソース領域91及びドレイン領域92はn型が支配的となるので、ソース領域91及びドレイン領域92間は、半導体薄膜の表面に沿ってnpn接合となる。なお、絶縁基板100上にCMOS回路を集積形成する場合には、Nチャネルトランジスタ用のレジストパタン6とは別にPチャネルトランジスタ用のレジストパタンを形成し、イオン源のガス系を5%B2H6/H2 に切り換え、ドーズ量1×1021/cm2 程度でB+をイオン注入すれば良い。
【0065】
次に、図6(d)に示すように、絶縁基板100上にPSG等からなる膜厚が600nm程度の層間絶縁膜9を形成する。そして、300℃〜400℃の温度下で熱処理を行ない、半導体薄膜2に注入されたドーパントを活性化させる。この様な低温活性化アニールの代わりにレーザ活性化アニールを行なっても良い。
【0066】
この後、層間絶縁膜9にコンタクトホールを開口し、Al−Si等からなる金属膜をスパッタリングにより成膜してから所定の形状にパターニングして、配線電極10に加工する。この配線電極10の上を順にSiO2 膜11及びSiNx 膜12で被覆する。これらの膜の合計厚みは200nm〜400nm程度である。この状態で絶縁基板100を窒素雰囲気中に投入し350℃程度の温度で1時間程度水素化アニールを実行することにより、TFTが完成する。このアニール処理により、SiO2 膜11に含有されていた水素が半導体薄膜2に導入され、TFTの動作特性を改善できる。
【0067】
このTFTによれば、第1の実施形態と同様、ソース領域91及びドレイン領域92を、p型層2bにおいて支配的な導電型とは反対の導電型にすることにより、ソース領域91及びドレイン領域92間をnpn接合にすることができ、ゲート電圧が負の状態におけるリーク電流の低減が可能になる。
【0068】
また、ゲート電極4をi層2aと対向するように配置することにより、正のゲート電圧を僅かに印加するだけで、電子の誘起によりi層2aにn型領域が発生し、ソース領域91及びドレイン領域92間に電流が流れるようになる。したがって、閾値電圧Vthの制御が容易になり、閾値電圧Vthを0Vに近づけることができる。
【0069】
図7は、第1の不純物導入工程により半導体薄膜2におけるボロンの濃度を1×1017/cm3とした後、第2の不純物導入工程においてリンをドーピング場合の、リンのドーズ量に対する閾値電圧Vthの測定結果を示すグラフである。同図に示すように、リンのドーズ量と閾値電圧Vthとは一定の関係を有しており、リンのドーズ量が9×1011/cm2の時に閾値電圧Vthは約0.2Vとなり、十分低い値に制御可能である。また、リンの任意のドーズ量に対する閾値電圧Vthのばらつきは約0.1Vであり、ばらつきを抑制して閾値電圧Vthを正確に制御することができる。また、同図から明らかなように、閾値電圧Vthはシート抵抗値と相関関係を有しており、第2の不純物導入工程後に抵抗値を測定することにより、閾値電圧Vthを把握することができる。
【0070】
図7は、第1の不純物導入工程で導入したボロンの濃度が1×1017/cm3の場合の測定結果であるが、他の濃度の場合についても、リンのドーズ量、閾値電圧Vth及びシート抵抗値の間に相関関係があることを、本発明者らは確認している。ボロンの濃度が1×1016/cm3の場合、及び、1×1018/cm3の場合の測定結果を、それぞれ図8(a)及び(b)に示す。
【0071】
(第3実施形態)
上述した多結晶シリコンTFTを用いた半導体装置の一例として、液晶表示装置を図9に示す。同図に示すように、この液晶表示装置は、互いに対向するように配置されたTFTアレイ基板52及び対向基板60を有している。
【0072】
TFTアレイ基板52は、上面側(対向基板60側)に、スイッチング素子であるTFT53がマトリックス状に整列配置されている。このTFT53は、第1の実施形態又は第2の実施形態におけるTFTと同様にして形成することができる。
【0073】
対向基板60は、絶縁基板であるガラス基板であり、下面側(TFTアレイ基板52側)に、カラーフィルタ59及び透明電極58が設けられている。TFTアレイ基板52及び対向基板60の間には、ポリイミドなどの配向膜55,57間に液晶層56を有している。更に、TFTアレイ基板52及び対向基板60は、対向する面とは反対側の面に、それぞれ偏光板51,60が貼り付けられている。TFTアレイ基板52の下方には、視認性を向上するためにバックライト63が設けられている。
【0074】
このように構成された液晶表示装置によれば、TFT53におけるリーク電流の低減及び閾値電圧Vthの制御性向上により、画素の輝点欠陥がない均一で安定した表示画面を得ることができる共に、TFT53の駆動電圧を抑制して省電力化が可能である。
【0075】
(第4実施形態)
上述した多結晶シリコンTFTを用いた半導体装置の一例として、EL表示装置の回路図を図10に示す。このEL表示装置は、TFTアレイ基板を備えており、TFTアレイ基板は、各画素領域に、スイッチング用TFT71、駆動用TFT74及びEL素子70が配置されている。スイッチング用TFT71のゲート電極はゲート信号線72に接続されており、ドレイン電極はドレイン信号線73に接続されており、ソース電極は駆動用TFT74のゲート電極に接続されている。また、駆動用TFT74のソース電極はEL素子70の陽極に接続されており、ドレイン電極は電源線76に接続されている。符号75は、信号保持用のコンデンサである。
【0076】
図11に示すように、駆動用TFT74はTFTアレイ基板200上に配置されており、EL素子70は、陽極202、有機層203及び陰極204が積層されて構成されている。EL素子70の上部はガラス板205により覆われている。
【0077】
図10において、駆動回路77によってゲート信号線72に与えたパルス信号がスイッチング用TFT71のゲート電極に印加されると、スイッチング用TFT71がオン状態となり、駆動回路78によってドレイン信号線73に与えたドレイン信号が駆動用TFT74のゲート電極に与えられる。これにより、駆動用TFT74がオン状態となり、電源線76からEL素子70に電流が供給され、EL素子70が発光する。
【0078】
このEL表示装置は、スイッチング用TFT71及び駆動用TFT74におけるリーク電流の低減により、スイッチング用TFT71のオフ状態において駆動用TFT74がオン状態になるおそれがなく、EL素子70が異常発光する事態が防止される。また、閾値電圧Vthの制御性向上により、EL素子70に供給される電流のばらつきを抑制することができる。この結果、画面の輝度むらを抑え、良好な表示を得ることができる。
【0079】
例えば、8階調の表示を行う場合、通常ノイズはシグナルに対して1/10(20dB)となるように設計することが求められる。このノイズの主原因はTFT特性のばらつきによると考えられるため、本発明により、上記要求を満たすことが容易となる。また、リーク電流を抑えながらオン電流を大きくすることができるので、EL素子70の輝度を維持することが容易であり、長寿命化を図ることができる。
【0080】
(その他の実施形態)
以上、本発明の実施の形態について詳述したが、本発明の具体的な態様が上記実施形態に限定されるものではない。例えば、チャネル領域におけるi層及びp型層は、他の製造プロセスにより形成することももちろん差し支えない。
【0081】
また、上記各実施形態においては、第1の不純物導入工程においてボロンなどのp型不純物を導入し、第2の不純物導入工程においてリンなどのn型不純物を導入することにより、チャネル領域にi層及びp型層を形成しているが、第1の不純物導入工程においてリンなどのn型不純物を導入し、第2の不純物導入工程においてボロンなどのp型不純物を導入することにより、チャネル領域にi層及びn型層を形成しても良い。即ち、イントリンシック層に類似したi層と、厚み方向に沿ってn型不純物が支配的となるn型層との積層構造を形成しても良い。この場合は、前記第3の不純物導入工程においてp型不純物を打ち込むことにより、ソース領域91及びドレイン領域92間が、半導体薄膜の表面に沿ってpnp接合となるので、上記各実施形態と同様の効果を得ることができる。
【0082】
また、上記各実施形態においては、p型不純物としてB(ボロン)を使用し、n型不純物としてP(リン)を使用しているが、p型不純物として、Al(アルミニウム)、Ga(ガリウム)、In(インジウム)、Tl(タリウム)などを使用することも可能であり、また、n型不純物として、N(窒素)、As(砒素)、Sb(アンチモン)、Bi(ビスマス)などを使用することも可能であり、これらを任意に組み合わせれば良い。
【0083】
また、半導体装置としては、液晶表示装置やEL表示装置以外であっても良く、例えば、イメージセンサのスイッチング素子などに本発明を適用することが可能である。
【0084】
【発明の効果】
以上の説明から明らかなように、本発明によれば、オフ電流を低減すると共に閾値電圧の制御が容易な半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図1】 本発明の第1実施形態に係る半導体装置において、薄膜トランジスタの製造工程を示す断面図である。
【図2】 本発明の第1実施形態に係る半導体装置において、薄膜トランジスタの製造工程を示す断面図である。
【図3】 前記薄膜トランジスタの製造工程で使用するシート抵抗測定器の概略構成図である。
【図4】 前記薄膜トランジスタのチャネル領域におけるB(ボロン)及びP(リン)の濃度を測定した結果を示す図である。
【図5】 前記薄膜トランジスタのゲート電圧VGSとドレイン電流IDとの関係を示す図である。
【図6】 本発明の第2実施形態に係る半導体装置において、薄膜トランジスタの製造工程を示す断面図である。
【図7】 第2の不純物導入工程においてリンをドーピング場合の、リンのドーズ量に対する閾値電圧Vthの測定結果を示す図である。
【図8】 第2の不純物導入工程においてリンをドーピング場合の、リンのドーズ量に対する閾値電圧Vthの測定結果を示す図である。
【図9】 本発明の第3実施形態に係る半導体装置である液晶表示装置の断面図である。
【図10】 本発明の第4実施形態に係る半導体装置であるEL表示装置の回路図である。
【図11】 前記EL表示装置の要部断面図である。
【図12】 従来の半導体装置における薄膜トランジスタの断面図である。
【図13】 従来の薄膜トランジスタのゲート電圧VGSとドレイン電流IDとの関係を示す図である。
【符号の説明】
2 半導体薄膜
2a i層
2b p型層
3 ゲート絶縁膜
4 ゲート電極
9 層間絶縁膜
9a ゲート絶縁膜
80 チャネル領域
81 低濃度不純物領域
82 高濃度不純物領域
91 ソース領域
92 ドレイン領域
100 絶縁基板
Claims (15)
- 絶縁基板上に形成された多結晶の半導体薄膜を有する薄膜トランジスタを備え、前記半導体薄膜内に、チャネル領域と、該チャネル領域の両側にそれぞれ位置するソース領域及びドレイン領域とを有し、
前記チャネル領域は、第1導電型の不純物、及び、前記第1導電型とは反対の導電型である第2導電型の不純物の双方を含有し、前記第1導電型と前記第2導電型とがキャンセルされた第1層と、前記第1導電型又は第2導電型のいずれかが支配的な第2層とが積層されることにより構成されており、
前記第1層と絶縁膜を介して対向するようにゲート電極が形成されており、
前記ソース領域及びドレイン領域は、前記第2層において支配的な導電型とは反対の導電型からなる半導体装置。 - 前記ゲート電極は、前記半導体薄膜上に形成されている請求項1に記載の半導体装置。
- 前記ゲート電極は、前記絶縁基板と前記半導体薄膜との間に形成されている請求項1に記載の半導体装置。
- 前記ソース領域及びドレイン領域は、高濃度不純物領域と、前記チャネル領域及び高濃度不純物領域間に位置し前記高濃度不純物領域よりも不純物濃度が低い低濃度不純物領域とを有する請求項1に記載の半導体装置。
- 前記第1層における前記第1導電型の不純物の濃度と第2導電型の不純物の濃度との差が、5×1016 /cm3未満である請求項1に記載の半導体装置。
- 前記第1層の厚みは、1nm以上であり、且つ、前記チャネル領域の全体厚みに対して50%以下である請求項1に記載の半導体装置。
- 前記第1層のシート抵抗値は、1×109 Ω/□より大きい値である請求項1に記載の半導体装置。
- 前記ソース領域及びドレイン領域はn型であり、前記第2層はp型が支配的なp型層である請求項1に記載の半導体装置。
- 前記絶縁基板はガラスからなり、前記半導体薄膜は、前記絶縁基板に直接形成されている請求項1に記載の半導体装置。
- 半導体薄膜を有する薄膜トランジスタを備えた半導体装置の製造方法であって、
絶縁基板上に、第1導電型の不純物、又は、前記第1導電型とは反対の導電型である第2導電型の不純物のいずれかが導入された半導体薄膜を形成する第1の不純物導入工程と、
前記半導体薄膜に強光またはレーザ光を照射して多結晶化する多結晶化工程と、
前記多結晶の半導体薄膜に、前記第1の不純物導入工程で導入した不純物と反対の導電型の不純物を導入することにより、前記第1導電型と前記第2導電型とがキャンセルされた第1層と、前記第1導電型又は第2導電型のいずれかが支配的な第2層との積層構造からなるチャネル領域を形成する第2の不純物導入工程と、
前記第1層上に絶縁膜を介してゲート電極を形成するゲート電極形成工程と、
前記ゲート電極をマスクとして、前記第2層において支配的な導電型とは反対の導電型の不純物を前記半導体薄膜に導入することにより、導入した不純物の導電型が支配的なソース領域及びドレイン領域を形成する第3の不純物導入工程とを備える半導体装置の製造方法。 - 前記第3の不純物導入工程は、
前記ゲート電極をマスクとして、前記第2層において支配的な導電型とは反対の導電型の不純物を前記半導体薄膜に導入することにより、導入した不純物の導電型が支配的な低濃度不純物領域を形成すると共に、前記ゲート電極の下方にチャネル領域を形成する低濃度不純物領域形成工程と、
前記チャネル領域の両側に隣接する一部の領域をマスク材で覆い、前記低濃度不純物領域形成工程で導入する不純物のドーズ量よりも多いドーズ量で同じ導電型の不純物を導入することにより、前記チャネル領域の両側に前記低濃度不純物領域を介して高濃度不純物領域を形成する高濃度不純物領域形成工程とを備え、
前記チャネル領域の両側に形成された前記低濃度不純物領域及び高濃度不純物領域により、前記ソース領域及びドレイン領域がそれぞれ形成される請求項10に記載の半導体装置の製造方法。 - 前記多結晶化工程と前記第2の不純物導入工程との間に、前記半導体薄膜のシート抵抗値を測定する工程を更に備え、該シート抵抗値に基づいて、前記第2の不純物導入工程で導入する不純物の量を決定する請求項10に記載の半導体装置の製造方法。
- 前記第1の不純物導入工程で導入する不純物はp型不純物であり、前記第2及び第3の不純物導入工程で導入する不純物はn型不純物である請求項10に記載の半導体装置の製造方法。
- 前記第1の不純物導入工程において、ガラスからなる前記絶縁基板に前記半導体薄膜を直接形成することにより、前記絶縁基板に含まれるボロンを前記半導体薄膜に導入するようにした請求項10に記載の半導体装置の製造方法。
- 半導体薄膜を有する薄膜トランジスタを備えた半導体装置の製造方法であって、
絶縁基板上にゲート電極を形成した後、絶縁膜を介して半導体薄膜を形成し、該半導体薄膜に、第1導電型の不純物、又は、前記第1導電型とは反対の導電型である第2導電型の不純物のいずれかを導入する第1の不純物導入工程と、
前記半導体薄膜に強光またはレーザ光を照射して多結晶化する多結晶化工程と、
前記多結晶の半導体薄膜に、前記第1の不純物導入工程で導入した不純物とは反対の導電型の不純物を導入することにより、前記第1導電型と前記第2導電型とがキャンセルされた第1層と、前記第1導電型又は第2導電型のいずれかが支配的な第2層との積層構造からなるチャネル領域を、前記第1層が前記ゲート電極と対向するように形成する第2の不純物導入工程と、
前記半導体薄膜の一部をマスク材で覆い、前記第2層において支配的な導電型とは反対の導電型の不純物を前記半導体薄膜に導入することにより、導入した不純物の導電型が支配的なソース領域及びドレイン領域を形成する第3の不純物導入工程とを備える半導体装置の製造方法。
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