JPH1098193A

JPH1098193A - 薄膜半導体装置

Info

Publication number: JPH1098193A
Application number: JP26931096A
Authority: JP
Inventors: Hisao Hayashi; 久雄林
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-09-19
Filing date: 1996-09-19
Publication date: 1998-04-14

Abstract

(57)【要約】【課題】薄膜半導体装置に集積形成される薄膜トラン
ジスタのオフ電流を抑制する一方オン電流を増大化す
る。【解決手段】薄膜半導体装置はゲート絶縁膜１を間に
してゲート電極２及び半導体薄膜３を重ねたＭＯＳ型の
薄膜トランジスタを絶縁体からなる基板４の表面に集積
形成したものである。半導体薄膜３は多結晶構造を有
し、比較的粒径の大きな結晶粒が分布している大粒径部
Ａと、比較的粒径の小さな結晶粒が分布している小粒径
部Ｂとに分かれている。半導体薄膜３にはゲート電極２
と整合するチャネル領域Ｃｈと、不純物が比較的高濃度
で注入された高濃度不純物領域Ｎ＋と両領域の間に介在
し同一伝導型の不純物が比較的低濃度で注入された低濃
度不純物領域Ｎ−とが形成されている。チャネル領域Ｃ
ｈ及び低濃度不純物領域Ｎ−は半導体薄膜３の大粒径部
Ａに位置する一方、高濃度不純物領域Ｎ＋は少くとも半
導体薄膜３の小粒径部Ｂに位置する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばアクティブ
マトリクス型液晶表示装置の駆動基板として用いられる
薄膜半導体装置に関する。より詳しくは、薄膜半導体装
置に集積形成される薄膜トランジスタのチャネル構造に
関する。

【０００２】

【従来の技術】先ず本発明の背景を明らかにする為に、
図９を参照してアクティブマトリクス型液晶表示装置の
一般的な構成を簡潔に説明する。ガラス基板（図示せ
ず）の表面には液晶セルＬＣを駆動する為の薄膜トラン
ジスタ（ＴＦＴ）が形成されている。互いに直交するゲ
ートラインＸ及び信号ラインＹも形成されている。これ
ら直交するラインの交点にＴＦＴが配置されている。
尚、ゲートラインＸの一部がＴＦＴのゲート電極Ｇを構
成する。更に、個々のＴＦＴに対応して画素電極ＰＸＬ
も形成されている。このガラス基板には液晶層（図示せ
ず）を介して対向配置された他方の基板（図示せず）が
重ねられている。この対向基板と液晶層との間には対向
電極ＣＯＭが設けられており、個々の画素電極ＰＸＬと
の間で前述した液晶セルＬＣを構成する。

【０００３】薄膜トランジスタＴＦＴは例えば半導体薄
膜として多結晶シリコンを用いており、ソース領域Ｓ、
ドレイン領域Ｄ及び両者の間に介在するチャネル領域Ｃ
ｈが形成されている。ソース領域Ｓは信号ラインＹに接
続されているとともに、ドレイン領域Ｄは対応する画素
電極ＰＸＬに接続されている。ゲートラインＸを介して
選択信号を供給するとＴＦＴは導通し、信号ラインＹか
ら供給される画像信号をサンプリングして画素電極ＰＸ
Ｌに書き込む。選択信号の供給が解除されるとＴＦＴは
非導通状態となり画素電極ＰＸＬに書き込まれた画像信
号がホールドされる。

【０００４】以上の説明から理解されるように、薄膜ト
ランジスタは画像信号のサンプリング及びホールドに用
いられる為、以下の電気特性が要求されている。即ち、
薄膜トランジスタを導通状態にした時、液晶セルＬＣを
充電させる為に十分な駆動電流（オン電流）を供給でき
ることと、薄膜トランジスタを非導通状態にした時、電
荷の形でホールドされた画像信号を維持する為極力リー
ク電流（オフ電流）が流れないことである。多結晶シリ
コン等の半導体薄膜を用いてトランジスタを形成した場
合、一般にオン電流は大きい値をとることが可能であ
る。これは、非晶質半導体と異なり多結晶半導体ではか
なり大きいキャリア移動度が得られる為である。一方、
書き込まれた画像信号はサンプリング時間よりも遥かに
長い時間保持されなくてはならない。液晶セルＬＣの静
電容量は通常数pF程度の小さい値である為、薄膜トラン
ジスタが非導通状態の時に僅かでもリーク電流（オフ電
流）が流れるとドレインの電位即ち画素電極ＰＸＬの電
位は急激にソースの電位に近づきサンプリングされた画
像信号は正しくホールドされなくなってしまう。多結晶
半導体薄膜を用いてトランジスタを形成した場合、多結
晶半導体薄膜中の結晶粒界に多くのトラップ準位が局在
している為、このトラップを介してかなり多くのリーク
電流が流れてしまう。

【０００５】

【発明が解決しようとする課題】このリーク電流を抑え
る為に、所謂ＬＤＤ領域を設けた構造が提案されてい
る。例えば、特開平２−２７７７２号公報、特開平４−
３４４６１８号公報、特開平５−２５１７０６号公報等
に開示がある。このＬＤＤ領域は、ソース／ドレインを
構成する高濃度不純物領域の各々とチャネル領域との間
に設けられた、ソース／ドレインと同じ伝導型の低濃度
不純物領域である。このようにＬＤＤ領域を設けると多
結晶半導体薄膜中に形成されたＰＮ接合のエネルギー障
壁の幅が広くなる。この為、ＰＮ接合部に加えられる電
界強度が弱められソース／ドレイン間のリーク電流を抑
制できる。尚、通常ＬＤＤと云うのはドレイン側にのみ
設けるのでこのように呼ばれている。しかしながら、液
晶駆動用の薄膜トランジスタの場合には電流を双方向に
流す必要があるので、どちらがソースでどちらがドレイ
ンであるとの区別がない。従って、以下の説明において
は特別の断わりがない限り両側に低濃度不純物領域があ
るものとする。

【０００６】しかしながら、ＬＤＤ領域を設けた構造で
あっても、リーク電流を完全に抑制することができず、
点欠陥画素が発生していた。特に、全体的にリーク電流
レベルが大きくなる高温（例えば５５℃）動作時には、
点滅を繰り返す点欠陥画素が多数発生してしまう。又、
ＬＤＤ領域を設けた副作用として、環境条件や駆動条件
によっては薄膜トランジスタの駆動電流（オン電流）供
給不足が生じ点欠陥画素が発生する。このような従来の
問題に鑑み、本発明は、実用的なレベルでオフ電流を十
分抑制するとともにオン電流を十分確保することが可能
なＬＤＤチャネル構造を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明にかかる薄膜半導
体装置は基本的に、ゲート絶縁膜を間にしてゲート電極
及び半導体薄膜を重ねたＭＯＳ型の薄膜トランジスタを
絶縁体からなる基板の表面に集積形成したものである。
該半導体薄膜は多結晶構造を有し比較的粒径の大きな結
晶粒が分布している大粒径部と比較的粒径の小さな結晶
粒が分布している小粒径部とに分かれている。該半導体
薄膜にはゲート電極と整合するチャネル領域と、不純物
が比較的高濃度で注入された高濃度不純物領域（ソース
／ドレイン領域）と、両領域の間に介在し同一伝導型の
不純物が比較的低濃度で注入された低濃度不純物領域
（ＬＤＤ領域）とが形成されている。特徴事項として、
前記チャネル領域及び低濃度不純物領域は該半導体薄膜
の大粒径部に位置する一方、前記高濃度不純物領域は少
くとも該半導体薄膜の小粒径部に位置する。

【０００８】一実施形態では、前記大粒径部は基板上に
成膜した半導体薄膜を固相成長処理で結晶化した部分で
あり、前記小粒径部は不純物の注入（例えば、イオンイ
ンプランテーションやイオンドーピング）により一旦非
晶質化した部分を熱処理で再結晶化した部分である。好
ましくは、前記低濃度不純物領域と高濃度不純物領域の
境界が前記大粒径部と小粒径部の境目を越えて大粒径部
側に位置している。又、好ましくは該チャネル領域と高
濃度不純物領域の間に薄膜トランジスタの駆動バイアス
を印加した時、両領域の間に介在する低濃度不純物領域
が全て空乏化するように、該低濃度不純物領域に注入さ
れる不純物の濃度が調整されている。或いは、該チャネ
ル領域と高濃度不純物領域の間に薄膜トランジスタの駆
動バイアスを印加した時、両領域の間に介在する低濃度
不純物領域が全て空乏化するように、該低濃度不純物領
域の幅寸法が調整されている。又、好ましくは前記大粒
径部に不純物をイオン注入して低濃度不純物領域を形成
する際、大粒径部に分布する結晶粒が非晶質化しないよ
うな元素を選択し且つドーズ量を設定する。好ましく
は、前記低濃度不純物領域は１×１０¹⁵／cm³ 以上の濃
度の水素を含有しており、これにより大粒径部に存在す
るトラップ準位を低減化させる。好ましくは、前記チャ
ネル領域と低濃度不純物領域の境界は、平面的に見てゲ
ート電極の端部よりも内側に位置している。好ましく
は、前記低濃度不純物領域に注入される不純物は比較的
小さな質量を有し、前記高濃度不純物領域に注入される
不純物は同一伝導型で比較的大きな質量を有する。好ま
しくは、前記高濃度不純物領域に属する半導体薄膜の部
分と金属電極とのコンタクトをとる場合、４００℃以下
の温度で両者の合金化が生じないように不純物濃度が調
整されている。好ましくは、前記半導体薄膜は下から順
に金属のゲート電極、ゲート絶縁膜及び半導体薄膜を積
層したボトムゲート構造を有し、前記半導体薄膜の大粒
径部はレーザ光の照射により結晶粒が大粒径化してい
る。かかる構成を有する薄膜半導体装置は表示装置の駆
動基板に用いられる。即ち、表示装置は所定の間隙を介
して互いに接合した一対の駆動基板及び対向基板と該間
隙に保持された電気光学物質とを備え、対向基板には対
向電極が形成され、駆動基板には画素電極及び薄膜トラ
ンジスタが集積形成されている。

【０００９】本発明によれば、チャネル領域及び低濃度
不純物領域（ＬＤＤ領域）は多結晶半導体薄膜の大粒径
部に位置する一方、高濃度不純物領域（ソース／ドレイ
ン領域）は多結晶半導体薄膜の小粒径部に位置する。チ
ャネル領域及びＬＤＤ領域は共に大粒径部に含まれてお
り、特性的に優れた多結晶構造を共有している。一般
に、チャネル領域には薄膜トランジスタの閾電圧を調整
する為に不純物が注入される一方、ＬＤＤ領域には導電
率を調整する為に反対伝導型の不純物が注入されてい
る。尚、閾電圧調整用としてチャネル領域に注入される
不純物は製造工程上同時に低濃度不純物領域にも注入さ
れることが多い。従って、低濃度不純物領域には二種類
の不純物が含まれることになる。このような場合、チャ
ネル領域とＬＤＤ領域で結晶構造が共通の為、ＬＤＤ領
域の導電率の調整が極めて容易になり、所望のオフ電流
及びオン電流が得られる。好ましくは、ＬＤＤ領域とソ
ース／ドレイン領域の境界が大粒径部と小粒径部の境目
を越えて大粒径部側に位置している。このようにするこ
とで、ＬＤＤ領域とソース／ドレイン領域との間の接合
リークを大幅に抑制することができる。又、好ましくは
チャネル領域とＬＤＤ領域の境界は平面的に見てゲート
電極の端部よりも内側に位置している。このようにする
ことで、ＬＤＤ領域の実効幅を狭くすることができ、オ
ン電流を大きくとれる。

【００１０】

【発明の実施の形態】以下図面を参照して本発明の最良
な実施形態を詳細に説明する。図１は、本発明にかかる
薄膜半導体装置の第１実施形態を示す部分断面図であ
り、理解を容易にする為一個の薄膜トランジスタのみを
示している。尚、この薄膜トランジスタはトップゲート
構造を有し且つＮチャネル型である。図示するように、
本薄膜半導体装置はゲート絶縁膜１を間にしてゲート電
極２及び半導体薄膜３を重ねたＭＯＳ型の薄膜トランジ
スタを絶縁体からなる基板４の上に集積形成したもので
ある。半導体薄膜３はポリシリコン等の多結晶構造を有
し、比較的粒径の大きな結晶粒が分布している大粒径部
Ａと比較的粒径の小さな結晶粒が分布している小粒径部
Ｂとに分かれている。大粒径部Ａは小粒径部Ｂに比べて
優れた電気特性を有している。半導体薄膜３にはゲート
電極２と整合するチャネル領域Ｃｈと、不純物が比較的
高濃度で注入された高濃度不純物領域Ｎ＋と両領域の間
に介在し同一伝導型の不純物が比較的低濃度で注入され
た低濃度不純物領域Ｎ−とが形成されている。ゲート電
極２を境にして一方のＮ＋領域はドレイン領域となり、
他方のＮ＋領域はソース領域となる。Ｎ−領域もゲート
電極２の両側に設けられており、それぞれＬＤＤ領域で
ある。本実施形態では、ＬＤＤ領域をソース領域及びド
レイン領域の両側に設けているが、場合によってはドレ
イン領域側のみに設けてもよい。特徴事項として、チャ
ネル領域Ｃｈ及びＮ−領域は半導体薄膜３の大粒径部Ａ
に位置する一方、Ｎ＋領域は少くとも半導体薄膜３の小
粒径部Ｂに位置している。即ち、チャネル領域ＣｈとＮ
−領域は共に電気特性が優れた大粒径部に属しており、
結晶構造が共通である。チャネル領域Ｃｈには薄膜トラ
ンジスタの閾電圧調整用にＰ型の不純物（例えばＢ）が
注入される。製造プロセス上、Ｂは同時にＬＤＤ領域に
も注入される。一方、Ｎ−領域にはＮ型の不純物（例え
ばＰ）が低濃度で注入され、その導電率（抵抗）を適切
に制御している。この場合、チャネル領域ＣｈとＮ−領
域で結晶構造が共通である為、極めて精度よくその導電
率を調整できる。結晶構造が同一である以上、チャネル
領域Ｃｈと同時にＬＤＤ領域に注入される閾電圧調整用
の不純物Ｂの振舞や電気的な効果は当然チャネル領域Ｃ
ｈと同様である。従って、これをベースにして所望の濃
度でＮ型の不純物ＰをＬＤＤ領域に注入することによ
り、精度よくＬＤＤ領域の導電率（抵抗）を調整でき
る。従って、実用的なレベルで十分なオフ電流の抑制化
とオン電流の増大化が可能になる。

【００１１】好ましくは、大粒径部Ａは基板４上に成膜
した半導体薄膜３を固相成長処理で結晶化した部分であ
り、小粒径部Ｂは不純物の注入により一旦非晶質化した
部分を熱処理で再結晶化した部分である。例えば、石英
基板上に成膜された非晶質シリコンを１０００℃以上の
固相成長処理で結晶化することにより、極めて特性的に
優れた多結晶半導体薄膜３の大粒径部Ａが得られる。
又、好ましくはチャネル領域ＣｈとＮ＋領域の間に半導
体薄膜の駆動バイアスを印加した時、両領域の間に介在
するＮ−領域が全て空乏化するように、Ｎ−領域に注入
される不純物の濃度が調整されている。この濃度は例え
ば１０¹⁸／cm³ 以下である。このようにすることで、Ｌ
ＤＤ領域の過度な高抵抗化を防ぎ、十分なオン電流を確
保することが可能になる。又、好ましくはチャネル領域
ＣｈとＮ＋領域の間に薄膜トランジスタの駆動バイアス
を印加した時、両領域の間に介在するＮ−領域が全て空
乏化するように、Ｎ−領域の幅寸法Ｗが調整されてい
る。この幅寸法Ｗは０．１μｍ〜０．５μｍ程度であ
る。このようにすることで、ＬＤＤ領域の過度な高抵抗
化を防ぎ、十分なオン電流を確保できるようにしてい
る。

【００１２】Ｎ−領域及びＮ＋領域はイオンインプラン
テーションやイオンドーピング等のイオン注入技術によ
り形成できる。不純物をイオン注入してＮ−領域を形成
する際、大粒径部Ａに分布する結晶粒が非晶質化しない
ような元素を選択し且つドーズ量を設定する。このよう
にすることで、Ｎ−領域の結晶構造をチャネル領域Ｃｈ
の結晶構造と同一に保持できる。一般に、不純物をイオ
ン注入する際にはチャネル領域Ｃｈの直上にゲート電極
２が既に形成されている為、チャネル領域Ｃｈの結晶構
造はイオン注入により何ら影響を受けない。尚、イオン
注入により結晶粒が非晶質化しないドーズ量は、例えば
１０¹³／cm² 以下である。又、結晶粒が非晶質化しない
ような元素は例えばＡｓやＰである。好ましくは、Ｎ−
領域に注入される不純物は比較的小さな質量を有し、Ｎ
＋領域に注入される不純物は同一伝導型で比較的大きな
質量を有する。例えば、Ｎ型の不純物の場合、Ｎ−領域
にはＰを注入し、Ｎ＋領域にはＡｓを注入する。イオン
インプランテーション装置やイオンドーピング装置の性
能上、低エネルギーで高ドーズのイオン注入を行なうに
は時間がかかる。そこで、質量の重い元素を用い高エネ
ルギーにしてＮ＋領域にイオン注入を行なえば処理時間
が短縮化できる。この場合、イオン注入の衝撃により結
晶構造が多少影響を受ける為、Ｎ＋領域はＮ−領域に比
較し小粒径となる。一方、Ｎ−領域についてはイオン注
入を低ドーズで行なうので軽い元素Ｐを用いても問題は
なく、その分Ｎ−領域が属する大粒径部Ａの結晶構造を
破壊する惧れがない。尚、Ｎ＋領域に対して軽い元素Ｐ
を高エネルギーでイオン注入すると過度の拡散が生じ特
性上問題となる。そこで、Ｎ＋領域に対しては質量の重
いＡｓを高エネルギーで打ち込むようにしている。

【００１３】好ましくは、Ｎ−領域及びＮ＋領域にイオ
ン注入された不純物は熱処理又はエキシマレーザ照射処
理により活性化される。この場合、活性化処理を調整す
ることで、Ｎ−領域の不純物がゲート電極２の下のチャ
ネル領域Ｃｈに部分的に拡散するようにしてもよい。こ
のように、濃度分布をもった接合をゲート電極下に形成
することで、十分なオン電流を確保することが可能にな
る。尚、本実施形態ではイオン注入を用いて不純物をＮ
−領域及びＮ＋領域にドーズ量をそれぞれ変えて導入し
ている。これに代えて、Ｎ＋領域を不純物の拡散処理で
形成してもよい。この場合不純物がＬＤＤ領域に向って
も拡散するので、Ｎ−領域とＮ＋領域との間で所望の不
純物濃度勾配が得られる。又、本実施形態ではＮ−領域
は１×１０¹⁵／cm³ 以上の水素を含有しており、これに
より大粒径部Ａに存在するトラップ準位を低減化してい
る。所謂水素化処理により、オフ電流を一層抑制できる
一方オン電流を一層増大化できる。

【００１４】図２は、本発明にかかる薄膜半導体装置の
第２実施形態を示す部分断面図である。図１と対応する
部分には対応する参照番号を付して理解を容易にしてい
る。本実施形態ではＮ−領域とＮ＋領域の境界Ｊ（接
合）が大粒径部Ａと小粒径部Ｂの境目を越えて大粒径部
Ａ側に位置している。かかる構成により、Ｎ−／Ｎ＋間
の接合リークを効果的に防ぐことができる。

【００１５】図３は、本発明にかかる薄膜半導体装置の
第３実施形態を示す部分断面図である。図２に示した第
２実施形態と対応する部分には対応する参照番号を付し
て理解を容易にしている。本実施形態ではチャネル領域
ＣｈとＮ−領域の境界Ｋは、平面的に見てゲート電極２
の端部よりも内側に位置している。例えば、Ｎ−領域に
イオン注入された不純物を熱アニール又はレーザアニー
ルで活性化するが、その時ゲート電極２の下方に位置す
るチャネル領域Ｃｈの部分に拡散するようにする。この
ように、チャネル領域ＣｈとＮ−領域の境界（接合）Ｋ
をゲート電極２の下方に組み込ませるでオン電流を確保
することが可能になる。即ち、かかる構造はＬＤＤ領域
の実効的な幅寸法が短縮化されることになり、その分オ
ン電流の増大化につながる。

【００１６】図４は、本発明にかかる薄膜半導体装置の
第４実施形態を示す部分断面図である。理解を容易にす
る為、図１に示した第１実施形態と対応する部分には対
応する参照番号を付してある。薄膜トランジスタは層間
絶縁膜６により被覆されており、その上には金属電極５
がパタニング形成されている。Ｎ＋領域に属する半導体
薄膜３の部分と金属電極５とのコンタクトをとる場合、
４００℃以下の温度で両者の合金化が生じないようにＮ
＋領域の不純物濃度が調整されている。このようにする
ことで、ソース／ドレイン領域と金属電極との電気的な
接続を安定化できる。即ち、金属電極５を構成する金属
元素がＮ＋領域や更にはＮ−領域に拡散することを防止
している。金属電極５に対するコンタクトはＮ＋領域に
設けるべきであり、Ｎ−領域にかからないようにするこ
とが重要である。

【００１７】図５は、本発明にかかる薄膜半導体装置の
第５実施形態を示す模式的な部分断面図である。理解を
容易にする為、図１に示した第１実施形態と対応する部
分には対応する参照番号を付してある。第１実施形態と
異なり本実施形態はボトムゲート構造であり、薄膜トラ
ンジスタは下から順に金属のゲート電極２、ゲート絶縁
膜１及び半導体薄膜３を積層したものである。好ましく
は、半導体薄膜３の大粒径部Ａはレーザ光の照射により
結晶粒が大粒径化している。一方、Ｎ＋領域はイオン注
入の後小粒径化されてしまう。

【００１８】次に、図６を参照して本発明にかかる薄膜
半導体装置の製造方法の具体例を説明する。この具体例
ではトップゲート構造で且つＮチャネル型の薄膜トラン
ジスタを集積形成している。先ず（ａ）に示すように、
石英からなる絶縁基板１００の上にバッファ層１０１と
してＳｉＯ₂ 膜やＳｉＮ_X 膜等を約１００nm〜２００nm
の厚みで堆積する。続いて、非晶質シリコン等からなる
半導体薄膜１０２を約３０nm〜８０nmの膜厚でプラズマ
ＣＶＤ法又はＬＰＣＶＤ法等により成膜する。尚、バッ
ファ層１０１は必ずしも必要ではない。ここで非晶質シ
リコンの成膜にプラズマＣＶＤ法を用いた場合は、膜中
の水素を脱離させる為に窒素雰囲気中４００℃〜４５０
℃で１時間程度のアニールを行なう。この脱水素化アニ
ールはＲＴＰ等のランプアニールを用いてもよい。次い
で、レーザアニール又は固相成長等の手段を用いて非晶
質シリコンを多結晶シリコンに転換する。本実施例では
固相成長法を用いている。多結晶シリコンに転換された
半導体薄膜１０２をエッチングでアイランド状にパタニ
ングし、この上にプラズマＣＶＤ法、常圧ＣＶＤ法、減
圧ＣＶＤ法、ＥＣＲ−ＣＶＤ法、スパッタリング法等で
ＳｉＯ₂ を５０〜１００nmの厚みで成膜し、ゲート絶縁
膜１０３とする。ここで必要ならばイオンドーピング装
置又はイオンインプランテーション装置を用い、薄膜ト
ランジスタの閾電圧Ｖｔｈを制御する目的でイオン注入
を行なう。例えば、Ｂ＋イオンを注入する場合、そのド
ーズ量は２×１０¹²／cm² 以下である。実際、Ｖｔｈを
制御する為には１×１０¹³／cm² 以下の低ドーズ量で精
度よくＢ＋のイオン注入を制御することが必要である。
尚、このＶｔｈを制御するイオン注入工程はゲート絶縁
膜１０３の成膜前に行なってもよい。場合によってはこ
のイオン注入工程は省略できる。

【００１９】次に、（ｂ）に示すように、ゲート絶縁膜
１０３の上に、Ａｌ，Ｔｉ，Ｍｏ，Ｗ，Ｔａ，Ｄｏｐｅ
ｄＰｏｌｙ・Ｓｉ等或いはこれらの合金を２００nm〜
８００nmの厚みで成膜し、所定の形状にパタニングして
ゲート電極１０４に加工する。次いで、ＬＤＤ構造を作
成する為のＬＤＤイオン注入を絶縁基板１００の全面に
対して行なう。例えば、Ｐ＋イオン１０５を３×１０¹²
／cm² 以下のドーズ量で注入する。一般に、ＬＤＤ領域
を形成する為には不純物イオンを１×１０¹³／cm² 以下
の低ドーズで精度よくイオン注入しなければならない。

【００２０】続いて、（ｃ）に示すように、Ｎチャネル
のレジストパタン１０６を形成し、Ｎ＋イオン１０７の
注入を１×１０¹⁵／cm² 程度のドーズ量で実施する。こ
れにより、Ｎチャネルのソース／ドレイン領域１０８が
形成される。この結果、ゲート電極１０４直下のチャネ
ル領域とソース／ドレイン領域１０８との間に低不純物
濃度のＬＤＤ領域が残されることになる。チャネル領域
及びＬＤＤ領域は低ドーズの不純物イオン注入によって
結晶構造が殆ど影響を受けないので、半導体薄膜１０２
の結晶化された大粒径部がそのまま残されることにな
る。一方、ソース／ドレイン領域に対しては高ドーズで
不純物イオンが注入される為、結晶構造が影響を受け小
粒径部となる。尚、ＣＭＯＳ回路を形成する場合、図示
しないがＰチャネルのレジストパタンを形成し、ドーズ
量１×１０¹⁵／cm² 程度でＢ＋をイオン注入すればよ
い。これにより、Ｐチャネル型の薄膜トランジスタが形
成される。

【００２１】最後に、（ｄ）に示すように、ＰＳＧ膜１
０９を約６００nmの厚みで成膜し、３００℃〜４００℃
程度でアニールしてドーパント（イオン注入された不純
物）を活性化させる。イオンドーピングを行なうと多結
晶シリコン中に多量の水素を導入することができる為、
ドーパントの低温活性化が可能になる。又、低温活性化
の為熱アニールの代わりにレーザ活性化アニールを行な
ってもよい。続いてコンタクトホールをＰＳＧ膜１０９
に開け、Ａｌ・Ｓｉ等の金属膜をスパッタリングし、所
定の形状にパタニングして金属電極１１０に加工する。
この上に、ＳｉＯ₂ 膜１１１及びＳｉＮ_X 膜１１２を２
００nm〜４００nmの厚みで連続的に成膜し、水素化アニ
ールを窒素雰囲気中３５０℃で１時間実施して薄膜トラ
ンジスタの完成となる。尚、このようにして製造された
薄膜半導体装置をアクティブマトリクス型液晶表示装置
の駆動基板として用いる場合、ＳｉＮ_X 膜１１２の上に
画素電極を形成し、ドレイン側の金属電極１１０にコン
タクトホールを介して接続させる。

【００２２】図７は、本発明にかかる薄膜半導体装置の
製造方法の他の具体例を示す工程図である。本例ではボ
トムゲート構造を有し且つＮチャネル型の薄膜トランジ
スタを形成している。先ず（ａ）に示すように、ガラス
等からなる絶縁基板２００の上に、ＳｉＯ₂膜やＳｉＮ_X
膜等を約１００nm〜２００nmの厚みで堆積しバッファ層
２０１とする。次いで、Ａｌ，Ｔａ，Ｍｏ，Ｗ，Ｃｒ又
はこれらの合金を１００nm〜２００nmの厚みで成膜し、
所定の形状にパタニングしてゲート電極２０２に加工す
る。特に、Ａｌ，Ｔａ，Ｍｏ／Ｔａ等を用いた場合はそ
の表面を陽極酸化することでゲート絶縁膜２０３を形成
できる。次いで、プラズマＣＶＤ法、常圧ＣＶＤ法、減
圧ＣＶＤ法等でＳｉＮ_X 膜を５０nmの厚みで堆積し、更
に連続的にＳｉＯ₂ 膜を約２００nmの厚みで堆積し、ゲ
ート絶縁膜２０４を形成する。更に、この上に連続的に
非晶質シリコンを約３０nm〜８０nmの厚みで成膜し半導
体薄膜２０５を設ける。ここでプラズマＣＶＤ法を用い
た場合は膜中の水素を脱離させる為に窒素雰囲気中４０
０℃〜４５０℃で１時間程度のアニールを行なう。この
脱水素化アニールはＲＴＰ等のランプアニールを用いて
もよい。必要ならばここで薄膜トランジスタのＶｔｈを
制御する目的でＢ＋をイオン注入する。この段階でレー
ザアニールを用いて非晶質シリコンを結晶化させ、更に
パタニングして半導体薄膜２０５を薄膜トランジスタの
素子領域とする。このレーザアニールにより、後工程で
チャネル領域及びＬＤＤ領域となる部分が大粒径化され
る。残るソース／ドレイン領域となる部分は後工程で小
粒径部となってしまう。

【００２３】次に、（ｂ）に示すように、ＳｉＯ₂ 膜を
約１００nm〜３００nmの厚みで堆積し、ゲート電極２０
２をマスクとしたセルフアライメントの裏面露光を行な
い、上述したＳｉＯ₂ 膜をパタニングしてエッチングス
トッパ２０６に加工する。ここでＬＤＤ構造を作成する
為のイオン注入を行ない、Ｐ＋イオン２０７を絶縁基板
２００の全面に対して照射する。

【００２４】（ｃ）に示すように、ＬＤＤイオン注入
後、Ｎチャネル用のレジストパタン２０９を作成し、ソ
ース／ドレイン領域のイオン注入を実行する。例えば、
Ａｓ＋イオン２１０を高ドーズでイオン注入する。これ
により、半導体薄膜２０５中に高不純物濃度のソース／
ドレイン領域２０８が形成される。又、エッチングスト
ッパ２０６の直下に位置するチャネル領域とソース／ド
レイン領域２０８との間には低不純物濃度のＬＤＤ領域
が残される。尚、ＣＭＯＳプロセスの場合は、図に示さ
ないが、Ｐチャネル用のレジストパタンを形成し、Ｂ＋
イオンを注入する。この後、３００℃〜４００℃程度で
アニールし、ドーパントを活性化させる。活性化アニー
ルをレーザアニールでも行なえることは先の実施例と同
様である。

【００２５】最後に、（ｄ）に示すように、ＳｉＯ₂ 膜
２１２を２００nm程度の厚みで成膜し、コンタクトホー
ルを開口した後、Ｍｏ，Ａｌ等の金属膜を２００nm〜４
００nmの厚みでスパッタリングし、これをパタニングし
て金属電極２１１に加工する。この上に、ＳｉＮ_X 膜２
１３を２００nm〜４００nmの厚みで成膜し、窒素雰囲気
中３５０℃で１時間程度水素化アニールを施して薄膜ト
ランジスタの完成となる。

【００２６】最後に、図８は本発明に従った薄膜半導体
装置を駆動基板として組み立てられたアクティブマトリ
クス型液晶表示装置の一例を示す模式的な斜視図であ
る。この表示装置は駆動基板３０１と対向基板３０２と
の間に液晶等からなる電気光学物質３０３を保持した構
造となっている。尚、対向基板３０２の内面には図示し
ないが対向電極が形成されている。一方、駆動基板３０
１の内表面には画素アレイ部３０４と周辺回路部とが集
積形成されている。周辺回路部は垂直走査回路３０５と
水平走査回路３０６とに分かれている。又、駆動基板３
０１の上端側には外部接続用の端子電極３０７も形成さ
れている。各端子電極３０７は配線３０８を介して垂直
走査回路３０５及び水平走査回路３０６に接続してい
る。画素アレイ部３０４には互いに交差するゲートライ
ン３０９と信号ライン３１０が形成されている。ゲート
ライン３０９は垂直走査回路３０５に接続し、信号ライ
ン３１０は水平走査回路３０６に接続している。両ライ
ン３０９，３１０の交差部には画素電極３１１とこれを
駆動するスイッチング素子とが形成されている。このス
イッチング素子は本発明に従って形成されたＬＤＤ構造
の薄膜トランジスタ３１２からなる。

【００２７】

【発明の効果】以上説明したように、本発明によれば、
チャネル領域及びＬＤＤ領域は半導体薄膜の大粒径部に
位置する一方、ソース／ドレイン領域は少くとも半導体
薄膜の小粒径部に位置する。好ましくは、ＬＤＤ領域と
ソース／ドレイン領域の境界が大粒径部と小粒径部の境
目を越えて大粒径部に位置している。又、好ましくはチ
ャネル領域とＬＤＤ領域との境界は、平面的に見てゲー
ト電極の端部よりも内側に位置している。以上のＬＤＤ
チャネル構造とすることにより、薄膜トランジスタのリ
ーク電流（オフ電流）を効果的に抑制できる一方、駆動
電流（オン電流）を効果的に増大できる。

【図面の簡単な説明】

【図１】本発明にかかる薄膜半導体装置の第１実施形態
を示す部分断面図である。

【図２】同じく第２実施形態を示す部分断面図である。

【図３】同じく第３実施形態を示す部分断面図である。

【図４】同じく第４実施形態を示す部分断面図である。

【図５】同じく第５実施形態を示す部分断面図である。

【図６】本発明にかかる薄膜半導体装置の製造方法を示
す工程図である。

【図７】本発明にかかる薄膜半導体装置の製造方法の他
の例を示す工程図である。

【図８】本発明にかかる薄膜半導体装置を駆動基板とし
て組み立てたアクティブマトリクス型表示装置の一例を
示す斜視図である。

【図９】従来のアクティブマトリクス型表示装置の一例
を示す等価回路図である。

【符号の説明】

１…ゲート絶縁膜、２…ゲート電極、３…半導体薄膜、
４…基板、Ａ…大粒径部、Ｂ…小粒径部、Ｃｈ…チャネ
ル領域、Ｎ−…低濃度不純物領域、Ｎ＋…高濃度不純物
領域、５…金属電極

Claims

【特許請求の範囲】

【請求項１】ゲート絶縁膜を間にしてゲート電極及び
半導体薄膜を重ねたＭＯＳ型の薄膜トランジスタを絶縁
体からなる基板の表面に集積形成した薄膜半導体装置で
あって、該半導体薄膜は多結晶構造を有し比較的粒径の大きな結
晶粒が分布している大粒径部と比較的粒径の小さな結晶
粒が分布している小粒径部とに分かれており、該半導体薄膜にはゲート電極と整合するチャネル領域
と、不純物が比較的高濃度で注入された高濃度不純物領
域と、両領域の間に介在し同一伝導型の不純物が比較的
低濃度で注入された低濃度不純物領域とが形成されてお
り、前記チャネル領域及び低濃度不純物領域は該半導体薄膜
の大粒径部に位置する一方、前記高濃度不純物領域は少
くとも該半導体薄膜の小粒径部に位置することを特徴と
する薄膜半導体装置。
【請求項２】前記大粒径部は基板上に成膜した半導体
薄膜を固相成長処理で結晶化した部分であり、前記小粒
径部は不純物の注入により一旦非晶質化した部分を熱処
理で再結晶化した部分であることを特徴とする請求項１
記載の薄膜半導体装置。
【請求項３】前記低濃度不純物領域と高濃度不純物領
域の境界が前記大粒径部と小粒径部の境目を越えて大粒
径部に位置していることを特徴とする請求項１記載の薄
膜半導体装置。
【請求項４】該チャネル領域と高濃度不純物領域の間
に薄膜トランジスタの駆動バイアスを印加した時、両領
域の間に介在する低濃度不純物領域が全て空乏化するよ
うに、該低濃度不純物領域に注入される不純物の濃度が
調整されていることを特徴とする請求項１記載の薄膜半
導体装置。
【請求項５】該チャネル領域と高濃度不純物領域の間
に薄膜トランジスタの駆動バイアスを印加した時、両領
域の間に介在する低濃度不純物領域が全て空乏化するよ
うに、該低濃度不純物領域の幅寸法が調整されているこ
とを特徴とする請求項１記載の薄膜半導体装置。
【請求項６】前記大粒径部に不純物をイオン注入して
低濃度不純物領域を形成する際、大粒径部に分布する結
晶粒が非晶質化しないように元素を選択し且つドーズ量
を設定することを特徴とする請求項１記載の薄膜半導体
装置。
【請求項７】前記低濃度不純物領域は１×１０¹⁵／cm
³ 以上の濃度の水素を含有しておりこれにより大粒径部
に存在するトラップ準位を低減化することを特徴とする
請求項１記載の薄膜半導体装置。
【請求項８】前記チャネル領域と低濃度不純物領域の
境界は、平面的に見てゲート電極の端部よりも内側に位
置していることを特徴とする請求項１記載の薄膜半導体
装置。
【請求項９】前記低濃度不純物領域に注入される不純
物は比較的小さな質量を有し、前記高濃度不純物領域に
注入される不純物は同一伝導型で比較的大きな質量を有
することを特徴とする請求項１記載の薄膜半導体装置。
【請求項１０】前記高濃度不純物領域に属する半導体
薄膜の部分と金属電極とのコンタクトをとる場合、４０
０℃以下の温度で両者の合金化が生じないように不純物
濃度が調整されていることを特徴とする請求項１記載の
薄膜半導体装置。
【請求項１１】前記薄膜トランジスタは下から順に金
属のゲート電極、ゲート絶縁膜及び半導体薄膜を積層し
たボトムゲート構造を有し、前記半導体薄膜の大粒径部
はレーザ光の照射により結晶粒が大粒径化していること
を特徴とする請求項１記載の薄膜半導体装置。
【請求項１２】所定の間隙を介して互いに接合した一
対の基板と該間隙に保持された電気光学物質とを備え、
一方の基板には対向電極が形成され他方の基板には画素
電極及び薄膜トランジスタが集積形成された表示装置で
あって、前記薄膜トランジスタはゲート絶縁膜を間にしてゲート
電極及び半導体薄膜を重ねたＭＯＳ型であり、該半導体薄膜は多結晶構造を有し比較的粒径の大きな結
晶粒が分布している大粒径部と比較的粒径の小さな結晶
粒が分布している小粒径部とに分かれており、該半導体薄膜にはゲート電極と整合したチャネル領域
と、不純物が比較的高濃度で注入された高濃度不純物領
域と、両領域の間に介在し同一伝導型の不純物が比較的
低濃度で注入された低濃度不純物領域とが形成されてお
り、前記チャネル領域及び低濃度不純物領域は該半導体薄膜
の大粒径部に位置する一方、前記高濃度不純物領域は少
くとも該半導体薄膜の小粒径部に位置することを特徴と
する表示装置。