JPH0982970A - 非単結晶半導体装置およびその製造方法 - Google Patents
非単結晶半導体装置およびその製造方法Info
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- JPH0982970A JPH0982970A JP23541295A JP23541295A JPH0982970A JP H0982970 A JPH0982970 A JP H0982970A JP 23541295 A JP23541295 A JP 23541295A JP 23541295 A JP23541295 A JP 23541295A JP H0982970 A JPH0982970 A JP H0982970A
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Abstract
(57)【要約】
【課題】 オフリーク電流を低減するとともに、光リー
ク電流を最小限に抑えて、安定した閾値電圧（Ｖth）を
有する多結晶半導体装置を提供する。 【解決手段】 絶縁性基板と、前記絶縁性基板上に形成
されたゲート電極と、前記ゲート電極の上に形成された
絶縁膜と、互いに分離して形成された第１および第２の
非単結晶半導体不純物領域と、前記第１および第２の非
単結晶半導体の不純物領域に挟まれた非単結晶半導体の
チャネル領域、および、前記非単結晶半導体の第１およ
び第２の不純物領域に、それぞれ接続された第１および
第２の電極を具備する非単結晶半導体装置である。前記
絶縁膜に形成された第１および第２の不純物領域のチャ
ネル領域側には、この不純物領域より低い濃度で不純物
が導入された高抵抗領域が存在することを特徴とする。
ク電流を最小限に抑えて、安定した閾値電圧（Ｖth）を
有する多結晶半導体装置を提供する。 【解決手段】 絶縁性基板と、前記絶縁性基板上に形成
されたゲート電極と、前記ゲート電極の上に形成された
絶縁膜と、互いに分離して形成された第１および第２の
非単結晶半導体不純物領域と、前記第１および第２の非
単結晶半導体の不純物領域に挟まれた非単結晶半導体の
チャネル領域、および、前記非単結晶半導体の第１およ
び第２の不純物領域に、それぞれ接続された第１および
第２の電極を具備する非単結晶半導体装置である。前記
絶縁膜に形成された第１および第２の不純物領域のチャ
ネル領域側には、この不純物領域より低い濃度で不純物
が導入された高抵抗領域が存在することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、非単結晶半導体装
置およびその製造方法に関する。
置およびその製造方法に関する。
【０００２】
【従来の技術】近年、カラー液晶ディスプレイをはじめ
とする入出力デバイスの高密度化、コンパクト化および
低コスト化などを実現するための技術として、多結晶シ
リコン薄膜トランジスター（以下、多結晶シリコンＴＦ
Ｔ）が注目されている。液晶ディスプレイにおいて高画
質な画面を得るためには、ＴＦＴのようなスイッチング
素子が必要であり、アモルファスシリコンＴＦＴの実用
化が進んでいるが、高速動作が可能であって、周辺回路
を一体形成できるという理由から、次世代のスイッチン
グ素子として多結晶シリコンＴＦＴが有望視されつつあ
る。しかも、多結晶シリコンＴＦＴは、駆動用のＩＣや
その接続が不要となり、高密度化および低コスト化にも
有利である。
とする入出力デバイスの高密度化、コンパクト化および
低コスト化などを実現するための技術として、多結晶シ
リコン薄膜トランジスター（以下、多結晶シリコンＴＦ
Ｔ）が注目されている。液晶ディスプレイにおいて高画
質な画面を得るためには、ＴＦＴのようなスイッチング
素子が必要であり、アモルファスシリコンＴＦＴの実用
化が進んでいるが、高速動作が可能であって、周辺回路
を一体形成できるという理由から、次世代のスイッチン
グ素子として多結晶シリコンＴＦＴが有望視されつつあ
る。しかも、多結晶シリコンＴＦＴは、駆動用のＩＣや
その接続が不要となり、高密度化および低コスト化にも
有利である。
【０００３】スイッチング素子として機能する画素ＴＦ
Ｔは、オフ状態のリーク電流、すなわち、オフ電流が極
めて低く、ＯＮ／ＯＦＦ比が高いことが要求される。し
かしながら、多結晶シリコンＴＦＴのオフ電流は、アモ
ルファスシリコンＴＦＴのオフ電流よりも高く、画素Ｔ
ＦＴの仕様を満たすものではなかった。これは、多結晶
シリコンには、多数のバンド間準位が存在することに起
因するものである。すなわち、多結晶シリコンＴＦＴに
おいて、逆バイアスゲート電圧が増加するとドレイン近
傍に電界集中が発生し、前述の準位を介してトンネル電
流が流れてしまう。
Ｔは、オフ状態のリーク電流、すなわち、オフ電流が極
めて低く、ＯＮ／ＯＦＦ比が高いことが要求される。し
かしながら、多結晶シリコンＴＦＴのオフ電流は、アモ
ルファスシリコンＴＦＴのオフ電流よりも高く、画素Ｔ
ＦＴの仕様を満たすものではなかった。これは、多結晶
シリコンには、多数のバンド間準位が存在することに起
因するものである。すなわち、多結晶シリコンＴＦＴに
おいて、逆バイアスゲート電圧が増加するとドレイン近
傍に電界集中が発生し、前述の準位を介してトンネル電
流が流れてしまう。
【０００４】なお、従来では、図４に示すような順スタ
ガ型構造の多結晶シリコンＴＦＴにおいて、自動的にマ
イクロオフセット領域を形成することにより、オフリー
ク電流を低減している。具体的には、ソース・ドレイン
電極１０２を基板１０１側に形成し、ゲート絶縁膜１０
５を介して、ゲート電極１０７を上置きの構造で形成
し、ソース・ドレイン領域１０３と、ゲート絶縁膜１０
５の下部に形成されるチャネル部１０４との間にチャネ
ル膜厚分の距離（マイクロオフセット）を設けることに
よって、ドレイン端での電界集中をある程度緩和してい
る。しかしながら、このような順スタガ型構造の場合に
は、オフセット領域はチャネル膜厚で決定されるため、
２０〜１００ｎｍのオフセット長しか確保することがで
きない。この程度のオフセット長では、前述の電界集中
を十分に緩和することができなかった。
ガ型構造の多結晶シリコンＴＦＴにおいて、自動的にマ
イクロオフセット領域を形成することにより、オフリー
ク電流を低減している。具体的には、ソース・ドレイン
電極１０２を基板１０１側に形成し、ゲート絶縁膜１０
５を介して、ゲート電極１０７を上置きの構造で形成
し、ソース・ドレイン領域１０３と、ゲート絶縁膜１０
５の下部に形成されるチャネル部１０４との間にチャネ
ル膜厚分の距離（マイクロオフセット）を設けることに
よって、ドレイン端での電界集中をある程度緩和してい
る。しかしながら、このような順スタガ型構造の場合に
は、オフセット領域はチャネル膜厚で決定されるため、
２０〜１００ｎｍのオフセット長しか確保することがで
きない。この程度のオフセット長では、前述の電界集中
を十分に緩和することができなかった。
【０００５】その結果、このような順スタガ型構造の多
結晶シリコンＴＦＴでは、図５に示すように、Ｖｄｓ＝
１０Ｖにおけるオフ電流は１×１０-10 Ａ近い値とな
り、高精細、高画質の液晶ディスプレイに用いられる画
素ＴＦＴのオフ電流スペックとされている１０-12 Ａ以
下に低減できないという問題があった。
結晶シリコンＴＦＴでは、図５に示すように、Ｖｄｓ＝
１０Ｖにおけるオフ電流は１×１０-10 Ａ近い値とな
り、高精細、高画質の液晶ディスプレイに用いられる画
素ＴＦＴのオフ電流スペックとされている１０-12 Ａ以
下に低減できないという問題があった。
【０００６】チャネル膜厚を１００ｎｍ以上にすれば、
電界集中を緩和することができるものの、次のような理
由から、順スタガ型構造における多結晶シリコン膜の膜
厚を大きくすることができなかった。周辺駆動回路用Ｔ
ＦＴは、高速な動作を要求されており、高い移動度が必
要とされる。一方、多結晶シリコン膜は、通常、アモル
ファスシリコン膜にレーザ光を照射して結晶化させるこ
とによって得られるので、アモルファスシリコン膜の膜
厚が厚い場合には、十分に溶融させることができない。
その結果、１００ｎｍ以上の膜厚のアモルファスシリコ
ン膜では、結晶性の良い多結晶シリコン膜が得られず、
ＴＦＴの移動度が低下して高速な動作に対応することが
困難となってしまう。
電界集中を緩和することができるものの、次のような理
由から、順スタガ型構造における多結晶シリコン膜の膜
厚を大きくすることができなかった。周辺駆動回路用Ｔ
ＦＴは、高速な動作を要求されており、高い移動度が必
要とされる。一方、多結晶シリコン膜は、通常、アモル
ファスシリコン膜にレーザ光を照射して結晶化させるこ
とによって得られるので、アモルファスシリコン膜の膜
厚が厚い場合には、十分に溶融させることができない。
その結果、１００ｎｍ以上の膜厚のアモルファスシリコ
ン膜では、結晶性の良い多結晶シリコン膜が得られず、
ＴＦＴの移動度が低下して高速な動作に対応することが
困難となってしまう。
【０００７】また、このような構造の多結晶シリコンＴ
ＦＴを液晶表示装置の画素部に用いた場合には、バック
ライトから照射された光が、ＴＦＴのチャネル部に到達
してしまうため、オフ時にチャネル領域にキャリアが誘
起される。その結果、光リーク電流が流れてしまい、保
持特性が劣化するという問題があった。
ＦＴを液晶表示装置の画素部に用いた場合には、バック
ライトから照射された光が、ＴＦＴのチャネル部に到達
してしまうため、オフ時にチャネル領域にキャリアが誘
起される。その結果、光リーク電流が流れてしまい、保
持特性が劣化するという問題があった。
【０００８】
【発明が解決しようとする課題】このように、高速動作
を可能とする多結晶半導体装置等の非単結晶半導体装置
においては、オフ状態のリーク電流が大きく、かつ、バ
ックライト等の光入射により発生する光リーク電流が大
きいという問題を避けることが困難であった。
を可能とする多結晶半導体装置等の非単結晶半導体装置
においては、オフ状態のリーク電流が大きく、かつ、バ
ックライト等の光入射により発生する光リーク電流が大
きいという問題を避けることが困難であった。
【０００９】そこで、本発明は、オフリーク電流を低減
するとともに、光リーク電流を最小限に抑えて、安定し
たしきい値電圧（Ｖth）を有する非単結晶半導体装置を
提供することを目的とする。
するとともに、光リーク電流を最小限に抑えて、安定し
たしきい値電圧（Ｖth）を有する非単結晶半導体装置を
提供することを目的とする。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、絶縁性基板と、前記絶縁性基板上に形成
されたゲート電極と、前記ゲート電極の上に形成された
絶縁膜と、互いに分離して形成された第１および第２の
非単結晶半導体不純物領域と、前記第１および第２の非
単結晶半導体の不純物領域に挟まれた非単結晶半導体の
チャネル領域、および、前記非単結晶半導体の第１およ
び第２の不純物領域に、それぞれ接続された第１および
第２の電極を具備し、前記絶縁膜に形成された第１およ
び第２の不純物領域のチャネル領域側には、この不純物
領域より低い濃度で不純物が導入された高抵抗領域が存
在することを特徴とする非単結晶半導体装置を提供す
る。
に、本発明は、絶縁性基板と、前記絶縁性基板上に形成
されたゲート電極と、前記ゲート電極の上に形成された
絶縁膜と、互いに分離して形成された第１および第２の
非単結晶半導体不純物領域と、前記第１および第２の非
単結晶半導体の不純物領域に挟まれた非単結晶半導体の
チャネル領域、および、前記非単結晶半導体の第１およ
び第２の不純物領域に、それぞれ接続された第１および
第２の電極を具備し、前記絶縁膜に形成された第１およ
び第２の不純物領域のチャネル領域側には、この不純物
領域より低い濃度で不純物が導入された高抵抗領域が存
在することを特徴とする非単結晶半導体装置を提供す
る。
【００１１】また、本発明は、絶縁性基板上にゲート電
極を形成する工程、前記ゲート電極および絶縁性基板の
上に、絶縁膜および非単結晶半導体層を順次形成する工
程、前記非単結晶半導体層の上に、第１の領域と、この
領域の両側に位置し、前記第１の領域より膜厚の小さな
第２の領域とからなるチャネル保護膜を形成する工程、
前記チャネル保護膜をマスクとして用いて、前記非単結
晶半導体層に不純物イオンを導入して第１の不純物領域
および第２の不純物領域を形成すると同時に、前記チャ
ネル保護膜の第２の領域の下に位置する非単結晶半導体
層に、第１および第２の不純物領域より低濃度で不純物
を導入して高抵抗領域を形成する工程、および、前記非
単結晶半導体層の第１および第２の不純物領域の上に、
第１および第２の電極をそれぞれ形成する工程を具備す
る非単結晶半導体装置の製造方法を提供する。
極を形成する工程、前記ゲート電極および絶縁性基板の
上に、絶縁膜および非単結晶半導体層を順次形成する工
程、前記非単結晶半導体層の上に、第１の領域と、この
領域の両側に位置し、前記第１の領域より膜厚の小さな
第２の領域とからなるチャネル保護膜を形成する工程、
前記チャネル保護膜をマスクとして用いて、前記非単結
晶半導体層に不純物イオンを導入して第１の不純物領域
および第２の不純物領域を形成すると同時に、前記チャ
ネル保護膜の第２の領域の下に位置する非単結晶半導体
層に、第１および第２の不純物領域より低濃度で不純物
を導入して高抵抗領域を形成する工程、および、前記非
単結晶半導体層の第１および第２の不純物領域の上に、
第１および第２の電極をそれぞれ形成する工程を具備す
る非単結晶半導体装置の製造方法を提供する。
【００１２】本発明においては、非単結晶シリコンＴＦ
Ｔの構造を逆スタガ型とし、さらにそのソース・ドレイ
ン領域のチャネル領域側にＬＤＤ領域（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）を設けたので、オフリーク
電流を低減するとともに、光リーク電流を低減して、安
定した閾値電圧を有する非単結晶半導体装置を得ること
ができた。
Ｔの構造を逆スタガ型とし、さらにそのソース・ドレイ
ン領域のチャネル領域側にＬＤＤ領域（Ｌｉｇｈｔｌｙ
Ｄｏｐｅｄ Ｄｒａｉｎ）を設けたので、オフリーク
電流を低減するとともに、光リーク電流を低減して、安
定した閾値電圧を有する非単結晶半導体装置を得ること
ができた。
【００１３】すなわち、本発明では、逆スタガ構造の非
単結晶シリコンＴＦＴにおいて、ソース・ドレイン領域
のチャネル領域側に高抵抗のＬＤＤ領域（Ｌｉｇｈｔｌ
ｙＤｏｐｅｄ Ｄｒａｉｎ）を形成したので、従来の順
スタガ型構造の非単結晶シリコンにおけるマイクロオフ
セット構造よりも、オフセット長を大きくすることがで
きる。このため、オフリーク電流の原因となるドレイン
端での電界集中を十分に緩和でき、リーク電流を大幅に
低減することが可能となった。
単結晶シリコンＴＦＴにおいて、ソース・ドレイン領域
のチャネル領域側に高抵抗のＬＤＤ領域（Ｌｉｇｈｔｌ
ｙＤｏｐｅｄ Ｄｒａｉｎ）を形成したので、従来の順
スタガ型構造の非単結晶シリコンにおけるマイクロオフ
セット構造よりも、オフセット長を大きくすることがで
きる。このため、オフリーク電流の原因となるドレイン
端での電界集中を十分に緩和でき、リーク電流を大幅に
低減することが可能となった。
【００１４】特に、ゲート電極下置きの逆スガタ型構造
としているので、バックライトからの光がチャネル領域
に入射されにくく、しかも、ソース・ドレイン領域のチ
ャネル領域側には高抵抗層が設けられているため、微量
の光が入射されても、それによって生じる光リーク電流
を低減することができる。
としているので、バックライトからの光がチャネル領域
に入射されにくく、しかも、ソース・ドレイン領域のチ
ャネル領域側には高抵抗層が設けられているため、微量
の光が入射されても、それによって生じる光リーク電流
を低減することができる。
【００１５】さらに、逆スタガ型構造であるので、非単
結晶半導体層に不純物を注入する際には、ゲート絶縁膜
やゲート絶縁膜／非単結晶シリコン膜の界面に水素が混
入されにくい。なお、水素が混入された場合には、電荷
が存在するので、しきい値電圧がシフトしてしまい、こ
れと同時に、水素混入のため、Ｓｉ−Ｏボンドが切れて
欠陥を生成するおそれがある。そのため、移動度が低下
して高速動作しなくなる。本発明では、ゲート電圧を長
時間印加した際のしきい値電圧の経時劣化の割合を小さ
くすることができ、しきい値電圧の安定したＴＦＴ特性
が得られる。なお、本発明において、非単結晶半導体と
は、多結晶半導体、非晶質半導体、微結晶半導体等を含
む。
結晶半導体層に不純物を注入する際には、ゲート絶縁膜
やゲート絶縁膜／非単結晶シリコン膜の界面に水素が混
入されにくい。なお、水素が混入された場合には、電荷
が存在するので、しきい値電圧がシフトしてしまい、こ
れと同時に、水素混入のため、Ｓｉ−Ｏボンドが切れて
欠陥を生成するおそれがある。そのため、移動度が低下
して高速動作しなくなる。本発明では、ゲート電圧を長
時間印加した際のしきい値電圧の経時劣化の割合を小さ
くすることができ、しきい値電圧の安定したＴＦＴ特性
が得られる。なお、本発明において、非単結晶半導体と
は、多結晶半導体、非晶質半導体、微結晶半導体等を含
む。
【００１６】
【発明の実施の形態】以下、図面を参照して、本発明の
非単結晶半導体装置を詳細に説明する。図１に、本発明
の非単結晶半導体装置の構造工程を表わす断面図を示
す。まず、図１（ａ）に示すように、無アルカリガラス
や石英ガラス等の絶縁性基板１上にＳｉＯx 等の絶縁膜
２を、例えば、プラズマＣＶＤ等を用いて形成する。こ
の絶縁膜の膜厚は、通常１００〜４００ｎｍである。続
いて、得られた絶縁膜２上に、スパッタ法等を用いてＭ
ｏ−ＴａおよびＭｏ−Ｗ等の金属膜を２００〜４００ｎ
ｍ程度の膜厚で堆積し、パターニングしてゲート電極３
ａおよびＣｓ線３ｂを形成する。
非単結晶半導体装置を詳細に説明する。図１に、本発明
の非単結晶半導体装置の構造工程を表わす断面図を示
す。まず、図１（ａ）に示すように、無アルカリガラス
や石英ガラス等の絶縁性基板１上にＳｉＯx 等の絶縁膜
２を、例えば、プラズマＣＶＤ等を用いて形成する。こ
の絶縁膜の膜厚は、通常１００〜４００ｎｍである。続
いて、得られた絶縁膜２上に、スパッタ法等を用いてＭ
ｏ−ＴａおよびＭｏ−Ｗ等の金属膜を２００〜４００ｎ
ｍ程度の膜厚で堆積し、パターニングしてゲート電極３
ａおよびＣｓ線３ｂを形成する。
【００１７】次に、ゲート電極３ａおよび絶縁膜２の上
にプラズマＣＶＤ法等を用いて、図１（ｂ）に示すよう
に、ゲート絶縁膜４およびアモルファスシリコン膜（以
下、α−Ｓｉ：Ｈ膜）を、連続成膜により形成する。ゲ
ート絶縁膜４は、例えば、ＳｉＯx またはＳｉＮx で、
３００〜４５０ｎｍの膜厚で形成することができる。ま
た、その上に堆積されるα−Ｓｉ：Ｈ膜は、ＳｉＨ4 ＋
Ｈ2 混合ガスを用いて、プラズマＣＶＤで形成すること
ができ、その膜厚は、２０〜１００ｎｍとすることが好
ましい。α−Ｓｉ：Ｈ膜の膜厚が２０ｎｍ未満では、ビ
ームアニールを行なって結晶化させると、高いレーザー
パワー照射でアモルファスシリコン化が起こり、結晶性
の高い多結晶シリコンが得られないおそれがある。一
方、１００ｎｍを越えると、ビームアニールによってこ
のα−Ｓｉ：Ｈ膜を溶融結晶化する際に、結晶性に優れ
た粒径の大きな多結晶シリコン膜を、チャネルとなるゲ
ート絶縁膜側に形成することができない。そのため、活
性層となる多結晶シリコン膜の膜厚は１００ｎｍ以下と
することが好ましく、より好ましくは６５ｎｍ以下であ
る。
にプラズマＣＶＤ法等を用いて、図１（ｂ）に示すよう
に、ゲート絶縁膜４およびアモルファスシリコン膜（以
下、α−Ｓｉ：Ｈ膜）を、連続成膜により形成する。ゲ
ート絶縁膜４は、例えば、ＳｉＯx またはＳｉＮx で、
３００〜４５０ｎｍの膜厚で形成することができる。ま
た、その上に堆積されるα−Ｓｉ：Ｈ膜は、ＳｉＨ4 ＋
Ｈ2 混合ガスを用いて、プラズマＣＶＤで形成すること
ができ、その膜厚は、２０〜１００ｎｍとすることが好
ましい。α−Ｓｉ：Ｈ膜の膜厚が２０ｎｍ未満では、ビ
ームアニールを行なって結晶化させると、高いレーザー
パワー照射でアモルファスシリコン化が起こり、結晶性
の高い多結晶シリコンが得られないおそれがある。一
方、１００ｎｍを越えると、ビームアニールによってこ
のα−Ｓｉ：Ｈ膜を溶融結晶化する際に、結晶性に優れ
た粒径の大きな多結晶シリコン膜を、チャネルとなるゲ
ート絶縁膜側に形成することができない。そのため、活
性層となる多結晶シリコン膜の膜厚は１００ｎｍ以下と
することが好ましく、より好ましくは６５ｎｍ以下であ
る。
【００１８】このようにしてゲート絶縁膜４上に連続成
膜されたα−Ｓｉ：Ｈ膜にビームアニールを行なって、
このα−Ｓｉ：Ｈ膜を結晶化させることにより、多結晶
シリコン膜５を得る。なお、ビームアニールは、シリコ
ン膜を溶融結晶化できる任意のエネルギービームを用い
て行なうことができ、かかるエネルギービームとして
は、例えば、エキシマレーザーおよびＡｒレーザー等の
レーザービームが挙げられる。
膜されたα−Ｓｉ：Ｈ膜にビームアニールを行なって、
このα−Ｓｉ：Ｈ膜を結晶化させることにより、多結晶
シリコン膜５を得る。なお、ビームアニールは、シリコ
ン膜を溶融結晶化できる任意のエネルギービームを用い
て行なうことができ、かかるエネルギービームとして
は、例えば、エキシマレーザーおよびＡｒレーザー等の
レーザービームが挙げられる。
【００１９】続いて、図１（ｃ）に示すように、ＳｉＮ
x およびＳｉＯx 等の材料を用いて、チャネル長方向に
おける両端の膜厚が小さな階段状のチャネル保護膜６を
形成する。このような形状は、次の２つの方法で容易に
得ることができる。
x およびＳｉＯx 等の材料を用いて、チャネル長方向に
おける両端の膜厚が小さな階段状のチャネル保護膜６を
形成する。このような形状は、次の２つの方法で容易に
得ることができる。
【００２０】１つの方法は、１回の成膜工程と２回のエ
ッチング工程とによって形成する方法である。まず、多
結晶半導体層の上に、例えば１００〜３００ｎｍ、好ま
しくは１５０〜２００ｎｍの膜厚で絶縁膜を堆積し、こ
の上に、下層の絶縁膜６ａの幅の第１のレジストパター
ンを形成した後、このレジストパターンをマスクとして
用いて、絶縁膜を所定の形状にエッチングする。第１の
レジストパターンの幅は、チャネル長と、その両側に形
成される２つのＬＤＤ領域の長さとの和（Ｌ＋２ΔＬ）
に相当するものであり、その幅は適宜選択することがで
きるが、好ましくは５〜１５μｍであり、より好ましく
は５〜１０μｍである。このようにエッチングされた絶
縁膜の上に、さらに、前述のレジスト膜より小さい幅、
すなわちチャネル長（Ｌ）に相当する幅で第２のレジス
トパターンを形成し、このレジストパターンをエッチン
グマスクとして用いて第２のエッチングを行なう。な
お、この第２のエッチングの際に、絶縁膜を完全にエッ
チングせず、所定の膜厚分だけ残すことによって、図１
（ｃ）に示すような両端の膜厚が小さい階段状の絶縁膜
が形成される。ここで、エッチングせずに残される絶縁
膜の膜厚は、好ましくは４０〜１５０ｎｍ、より好まし
くは５０〜１００ｎｍである。
ッチング工程とによって形成する方法である。まず、多
結晶半導体層の上に、例えば１００〜３００ｎｍ、好ま
しくは１５０〜２００ｎｍの膜厚で絶縁膜を堆積し、こ
の上に、下層の絶縁膜６ａの幅の第１のレジストパター
ンを形成した後、このレジストパターンをマスクとして
用いて、絶縁膜を所定の形状にエッチングする。第１の
レジストパターンの幅は、チャネル長と、その両側に形
成される２つのＬＤＤ領域の長さとの和（Ｌ＋２ΔＬ）
に相当するものであり、その幅は適宜選択することがで
きるが、好ましくは５〜１５μｍであり、より好ましく
は５〜１０μｍである。このようにエッチングされた絶
縁膜の上に、さらに、前述のレジスト膜より小さい幅、
すなわちチャネル長（Ｌ）に相当する幅で第２のレジス
トパターンを形成し、このレジストパターンをエッチン
グマスクとして用いて第２のエッチングを行なう。な
お、この第２のエッチングの際に、絶縁膜を完全にエッ
チングせず、所定の膜厚分だけ残すことによって、図１
（ｃ）に示すような両端の膜厚が小さい階段状の絶縁膜
が形成される。ここで、エッチングせずに残される絶縁
膜の膜厚は、好ましくは４０〜１５０ｎｍ、より好まし
くは５０〜１００ｎｍである。
【００２１】他の方法は、２回の成膜工程によって形成
する方法であり、まず、多結晶半導体層の上に、下層の
絶縁膜６ａの膜厚、例えば４０〜１５０ｎｍ、好ましく
は５０〜１００ｎｍの膜厚で絶縁材料を堆積する。次
に、（Ｌ＋２ΔＬ）の幅にエッチングを行なって下層の
絶縁膜６ａを形成する。続いて、上層の絶縁膜６ｂの膜
厚、例えば５０〜２６０ｎｍ、好ましくは５０〜１５０
ｎｍの膜厚で絶縁材料を堆積し、前述の絶縁膜６ａより
小さい幅（チャネル長Ｌに相当する幅）でエッチングす
る。なお、下層の絶縁膜６ａの幅と上層の絶縁膜６ｂの
幅との差によって、ＬＤＤ領域の長さが決定される。
する方法であり、まず、多結晶半導体層の上に、下層の
絶縁膜６ａの膜厚、例えば４０〜１５０ｎｍ、好ましく
は５０〜１００ｎｍの膜厚で絶縁材料を堆積する。次
に、（Ｌ＋２ΔＬ）の幅にエッチングを行なって下層の
絶縁膜６ａを形成する。続いて、上層の絶縁膜６ｂの膜
厚、例えば５０〜２６０ｎｍ、好ましくは５０〜１５０
ｎｍの膜厚で絶縁材料を堆積し、前述の絶縁膜６ａより
小さい幅（チャネル長Ｌに相当する幅）でエッチングす
る。なお、下層の絶縁膜６ａの幅と上層の絶縁膜６ｂの
幅との差によって、ＬＤＤ領域の長さが決定される。
【００２２】得られた階段状のチャネル保護膜６をマス
クとして用いて、イオンドーピングまたはイオン注入法
等の方法により、Ｐ+ 等のＮ型不純物またはＢ- 等のＰ
型不純物を多結晶シリコン膜に選択的にドープする。そ
の結果、チャネル保護膜６で覆われていない領域には高
濃度で不純物が導入されて、ソース・ドレイン領域５ｂ
が形成され、チャネル保護膜６の膜厚の大きな領域の直
下には、不純物が導入されずにチャネル領域５ａが形成
される。さらに、本発明においては、図１（ｃ）に示す
ように、チャネル保護膜６の両端部の膜厚を小さくして
いるので、このチャネル保護膜６の膜厚が小さい領域の
直下の多結晶シリコン膜には、ソース・ドレイン領域よ
りも低い濃度で不純物が導入され、これによって、ＬＤ
Ｄ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域５
ｃが形成される。
クとして用いて、イオンドーピングまたはイオン注入法
等の方法により、Ｐ+ 等のＮ型不純物またはＢ- 等のＰ
型不純物を多結晶シリコン膜に選択的にドープする。そ
の結果、チャネル保護膜６で覆われていない領域には高
濃度で不純物が導入されて、ソース・ドレイン領域５ｂ
が形成され、チャネル保護膜６の膜厚の大きな領域の直
下には、不純物が導入されずにチャネル領域５ａが形成
される。さらに、本発明においては、図１（ｃ）に示す
ように、チャネル保護膜６の両端部の膜厚を小さくして
いるので、このチャネル保護膜６の膜厚が小さい領域の
直下の多結晶シリコン膜には、ソース・ドレイン領域よ
りも低い濃度で不純物が導入され、これによって、ＬＤ
Ｄ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域５
ｃが形成される。
【００２３】上述のように不純物イオンをドープして、
多結晶シリコン膜のソース・ドレイン領域のチャネル領
域側にＬＤＤ領域を形成するためには、保護膜の膜厚お
よび注入条件の最適化が必要である。例えば、チャネル
保護膜６をＳｉＮx で形成し、不純物としてＰ+ を導入
する場合には、チャネル領域上の保護膜厚＝２００ｎ
ｍ、ＬＤＤ領域上の保護膜厚＝６０ｎｍとし、加速電圧
３０ｋｅＶ、ドーズ量１×１０15ｃｍ-2の条件で注入す
ることが好ましい。この際には、ソース・ドレイン領域
には７×１０14ｃｍ-2、ＬＤＤ領域には２×１０12ｃｍ
-2のＰ+ がドープされ、所望のＬＤＤ構造が得られる。
多結晶シリコン膜のソース・ドレイン領域のチャネル領
域側にＬＤＤ領域を形成するためには、保護膜の膜厚お
よび注入条件の最適化が必要である。例えば、チャネル
保護膜６をＳｉＮx で形成し、不純物としてＰ+ を導入
する場合には、チャネル領域上の保護膜厚＝２００ｎ
ｍ、ＬＤＤ領域上の保護膜厚＝６０ｎｍとし、加速電圧
３０ｋｅＶ、ドーズ量１×１０15ｃｍ-2の条件で注入す
ることが好ましい。この際には、ソース・ドレイン領域
には７×１０14ｃｍ-2、ＬＤＤ領域には２×１０12ｃｍ
-2のＰ+ がドープされ、所望のＬＤＤ構造が得られる。
【００２４】ここで、図１（ｃ）に示すΔＬ、すなわ
ち、チャネル保護膜６の両端の膜厚の薄い領域の距離
が、ＬＤＤ長に相当する。本発明においては、このチャ
ネル保護膜６をエッチングにより形成する際のレジスト
パターンの幅を調節することによって、容易にＬＤＤ長
を制御することが可能である。したがって、図４に示す
ような従来のマイクロオフセット構造のオフセット長よ
り、ＬＤＤ長を大きくすることができる。
ち、チャネル保護膜６の両端の膜厚の薄い領域の距離
が、ＬＤＤ長に相当する。本発明においては、このチャ
ネル保護膜６をエッチングにより形成する際のレジスト
パターンの幅を調節することによって、容易にＬＤＤ長
を制御することが可能である。したがって、図４に示す
ような従来のマイクロオフセット構造のオフセット長よ
り、ＬＤＤ長を大きくすることができる。
【００２５】なお、前述のような条件の場合、ＬＤＤ長
は２〜３μｍとすることが好ましく、この条件で得られ
たソース・ドレイン領域５ｂのシート抵抗は、およそ１
００Ω／□であり、ＬＤＤ領域５ｃのシート抵抗は、１
５０ｋΩ／□程度であった。
は２〜３μｍとすることが好ましく、この条件で得られ
たソース・ドレイン領域５ｂのシート抵抗は、およそ１
００Ω／□であり、ＬＤＤ領域５ｃのシート抵抗は、１
５０ｋΩ／□程度であった。
【００２６】ＬＤＤ長は、少なくとも１．５μｍ以上で
あることが好ましい。１．５μｍ未満であると、レジス
トパターンの分解能以下であり、ＬＤＤ長を精度よく制
御することができないため特性がばらつく。それと同時
に、十分に電界集中を緩和することが困難となる。ま
た、ＬＤＤ領域の抵抗は、ソース・ドレイン領域の抵抗
の５００〜２×１０3 倍であることが好ましく、このよ
うな抵抗値が得られるように、チャネル保護膜の膜厚お
よび不純物注入の際の条件等を適宜選択することができ
る。
あることが好ましい。１．５μｍ未満であると、レジス
トパターンの分解能以下であり、ＬＤＤ長を精度よく制
御することができないため特性がばらつく。それと同時
に、十分に電界集中を緩和することが困難となる。ま
た、ＬＤＤ領域の抵抗は、ソース・ドレイン領域の抵抗
の５００〜２×１０3 倍であることが好ましく、このよ
うな抵抗値が得られるように、チャネル保護膜の膜厚お
よび不純物注入の際の条件等を適宜選択することができ
る。
【００２７】次に、図１（ｄ）に示すように、高濃度で
ドープされた多結晶シリコン膜５ｂとゲート絶縁膜４ｂ
との所定の領域をパターニングした後、例えば、ＩＴＯ
等の透明導電性材料を用いて画素電極７を形成する。さ
らに、図２に示すように、Ａｌ、Ｍｏ、Ｔａ等の高融点
金属およびそのシリサイド等を用いて、ソース・ドレイ
ン領域５ｂの上にソース・ドレイン電極８を形成する。
ドープされた多結晶シリコン膜５ｂとゲート絶縁膜４ｂ
との所定の領域をパターニングした後、例えば、ＩＴＯ
等の透明導電性材料を用いて画素電極７を形成する。さ
らに、図２に示すように、Ａｌ、Ｍｏ、Ｔａ等の高融点
金属およびそのシリサイド等を用いて、ソース・ドレイ
ン領域５ｂの上にソース・ドレイン電極８を形成する。
【００２８】上述のようにして得られた本発明の多結晶
シリコンＴＦＴを画素スイッチング素子として用い、対
向電極１０を有する基板９を離間して配置し、その間に
液晶材料１１を注入することによって、本発明の多結晶
半導体装置を用いた液晶表示装置１２が得られる。
シリコンＴＦＴを画素スイッチング素子として用い、対
向電極１０を有する基板９を離間して配置し、その間に
液晶材料１１を注入することによって、本発明の多結晶
半導体装置を用いた液晶表示装置１２が得られる。
【００２９】図３に、本発明の多結晶シリコンＴＦＴの
Ｉｄ−Ｖｇ特性を示す。なお、チャネル幅（Ｗ）とチャ
ネル長（Ｌ）との比は、Ｗ／Ｌ＝３μｍ／６μｍとし、
Ｖｄｓ＝１０Ｖとした。図３中、曲線ａおよびｂは、そ
れぞれ、未照射時および光照射時の測定結果を表わして
おり、本発明によって、未照射時におけるオフ領域での
Ｉｄのはね上がりを低減し、オフリーク電流を１０-13
Ａ程度に制限できた。さらに、光を照射した際（曲線
ｂ）でも、オフリーク電流は１０-12 Ａ以下であり、図
５の１０-10 Ａ近い値よりもはるかに小さいことに注目
される。
Ｉｄ−Ｖｇ特性を示す。なお、チャネル幅（Ｗ）とチャ
ネル長（Ｌ）との比は、Ｗ／Ｌ＝３μｍ／６μｍとし、
Ｖｄｓ＝１０Ｖとした。図３中、曲線ａおよびｂは、そ
れぞれ、未照射時および光照射時の測定結果を表わして
おり、本発明によって、未照射時におけるオフ領域での
Ｉｄのはね上がりを低減し、オフリーク電流を１０-13
Ａ程度に制限できた。さらに、光を照射した際（曲線
ｂ）でも、オフリーク電流は１０-12 Ａ以下であり、図
５の１０-10 Ａ近い値よりもはるかに小さいことに注目
される。
【００３０】さらに、逆スタガ型構造とし、ソース・ド
レイン領域のチャネル領域側にＬＤＤ領域を形成した本
発明の多結晶シリコンＴＦＴの移動度は、８０ｃｍ2 ／
Ｖ・ｓ以上と優れているので、画素スイッチング素子以
外にも駆動回路用素子に用いることが可能である。
レイン領域のチャネル領域側にＬＤＤ領域を形成した本
発明の多結晶シリコンＴＦＴの移動度は、８０ｃｍ2 ／
Ｖ・ｓ以上と優れているので、画素スイッチング素子以
外にも駆動回路用素子に用いることが可能である。
【００３１】図２に示したように、逆スタガ型構造とＬ
ＤＤ領域を設けた本発明のＴＦＴを、液晶ディスプレイ
の画素ＴＦＴとして用いた場合には、バックライトから
の光入射による光リーク電流を低減することができた。
すなわち、逆スタガ型構造においては、アレイ基板とチ
ャネル領域５ａとの間には、ゲート電極３が存在してい
るので、ディスプレイに表示するためにアレイ基板側か
らバックライトを照射しても、チャネル領域には光が到
達しない。このため、光リーク電流の発生を抑制するこ
とができる。さらに、ソース・ドレイン間の電流経路に
は、高抵抗のＬＤＤ領域が設けられているために、横方
向からの微量の光照射による光リーク電流を最小限にす
ることができ、ほとんどソース・ドレイン間には電流が
流れない。
ＤＤ領域を設けた本発明のＴＦＴを、液晶ディスプレイ
の画素ＴＦＴとして用いた場合には、バックライトから
の光入射による光リーク電流を低減することができた。
すなわち、逆スタガ型構造においては、アレイ基板とチ
ャネル領域５ａとの間には、ゲート電極３が存在してい
るので、ディスプレイに表示するためにアレイ基板側か
らバックライトを照射しても、チャネル領域には光が到
達しない。このため、光リーク電流の発生を抑制するこ
とができる。さらに、ソース・ドレイン間の電流経路に
は、高抵抗のＬＤＤ領域が設けられているために、横方
向からの微量の光照射による光リーク電流を最小限にす
ることができ、ほとんどソース・ドレイン間には電流が
流れない。
【００３２】このように、バックライトのチャネル領域
への入射に起因した光リーク電流を最小限に抑えること
が可能であり、本発明の多結晶半導体装置においては、
光リーク電流を避けるために、アレイ基板上にブラック
マトリックスを設ける必要がない。
への入射に起因した光リーク電流を最小限に抑えること
が可能であり、本発明の多結晶半導体装置においては、
光リーク電流を避けるために、アレイ基板上にブラック
マトリックスを設ける必要がない。
【００３３】さらに、本発明の多結晶半導体装置におい
ては、ＬＤＤ領域上のチャネル保護膜の膜厚を薄くして
も、ＴＦＴ特性の低下はみられなかったので、ＬＤＤ領
域上の保護膜の膜厚を小さくして、イオンドーピング時
の加速電圧を小さくすることができる。このため、不純
物イオンを多結晶半導体層に導入する際に、ゲート絶縁
膜中や多結晶シリコン膜／絶縁膜界面へ水素が混入しな
い。ゲート絶縁膜中に水素が混入すると電荷となるた
め、しきい値電圧が経時的に著しく変化してしまう。本
発明では、水素が入りにくいので、しきい値電圧の安定
したＴＦＴ特性が得られる。同時に、水素が入ると、Ｓ
ｉＯx 膜中のＳｉ−Ｏボンドを切り、欠陥を生じる。そ
のため、移動度が低下してしまうが、本発明では低下は
生じない。
ては、ＬＤＤ領域上のチャネル保護膜の膜厚を薄くして
も、ＴＦＴ特性の低下はみられなかったので、ＬＤＤ領
域上の保護膜の膜厚を小さくして、イオンドーピング時
の加速電圧を小さくすることができる。このため、不純
物イオンを多結晶半導体層に導入する際に、ゲート絶縁
膜中や多結晶シリコン膜／絶縁膜界面へ水素が混入しな
い。ゲート絶縁膜中に水素が混入すると電荷となるた
め、しきい値電圧が経時的に著しく変化してしまう。本
発明では、水素が入りにくいので、しきい値電圧の安定
したＴＦＴ特性が得られる。同時に、水素が入ると、Ｓ
ｉＯx 膜中のＳｉ−Ｏボンドを切り、欠陥を生じる。そ
のため、移動度が低下してしまうが、本発明では低下は
生じない。
【００３４】
【発明の効果】以上詳述したように、本発明によれば、
高速動作が可能な多結晶半導体装置において、オフリー
ク電流の原因となるドレイン端での電界集中を十分に緩
和してリーク電流を大幅に低減するとともに、ＴＦＴに
光が入射した場合に生じる光リーク電流を低減し、か
つ、安定した閾値電圧を有する優れた特性の多結晶半導
体装置が得られる。
高速動作が可能な多結晶半導体装置において、オフリー
ク電流の原因となるドレイン端での電界集中を十分に緩
和してリーク電流を大幅に低減するとともに、ＴＦＴに
光が入射した場合に生じる光リーク電流を低減し、か
つ、安定した閾値電圧を有する優れた特性の多結晶半導
体装置が得られる。
【００３５】かかる多結晶半導体装置は、液晶表示装置
のみならず、イメージセンサー等の種々の入出力デバイ
スのスイッチング素子にも適用でき、その工業的価値は
絶大である。
のみならず、イメージセンサー等の種々の入出力デバイ
スのスイッチング素子にも適用でき、その工業的価値は
絶大である。
【図１】本発明の多結晶半導体装置の製造工程を示す断
面図。
面図。
【図２】本発明の多結晶半導体装置を示す断面図。
【図３】本発明の多結晶半導体装置の特性を示すグラフ
図。
図。
【図４】従来の多結晶半導体装置の一例を示す断面図。
【図５】従来の多結晶半導体装置の特性を示すグラフ
図。
図。
１…絶縁性基板，２…絶縁膜，３…ゲート電極，４…ゲ
ート絶縁膜 ５…多結晶シリコン膜，６…チャネル保護膜，７…画素
電極 ８…ソース・ドレイン電極，９…対向基板，１０…対向
電極，１１…液晶材料 １２…液晶表示装置，１００…スタガ型多結晶シリコン
ＴＦＴ １０１…絶縁性基板，１０２…ソース・ドレイン電極 １０３…ｎ+ 多結晶シリコン膜，１０４…多結晶シリコ
ン膜 １０５…ゲート絶縁膜，１０６…ドープドシリコン１０
７…ゲート電極。
ート絶縁膜 ５…多結晶シリコン膜，６…チャネル保護膜，７…画素
電極 ８…ソース・ドレイン電極，９…対向基板，１０…対向
電極，１１…液晶材料 １２…液晶表示装置，１００…スタガ型多結晶シリコン
ＴＦＴ １０１…絶縁性基板，１０２…ソース・ドレイン電極 １０３…ｎ+ 多結晶シリコン膜，１０４…多結晶シリコ
ン膜 １０５…ゲート絶縁膜，１０６…ドープドシリコン１０
７…ゲート電極。
Claims (2)
- 【請求項１】 絶縁性基板と、 前記絶縁性基板上に形成されたゲート電極と、 前記ゲート電極の上に形成された絶縁膜と、 互いに分離して形成された第１および第２の非単結晶半
導体不純物領域と、前記第１および第２の非単結晶半導
体の不純物領域に挟まれた非単結晶半導体のチャネル領
域、および前記非単結晶半導体の第１および第２の不純
物領域に、それぞれ接続された第１および第２の電極を
具備し、 前記絶縁膜に形成された第１および第２の不純物領域の
チャネル領域側には、この不純物領域より低い濃度で不
純物が導入された高抵抗領域が存在することを特徴とす
る非単結晶半導体装置。 - 【請求項２】 絶縁性基板上にゲート電極を形成する工
程、 前記ゲート電極および絶縁性基板の上に、絶縁膜および
非単結晶半導体層を順次形成する工程、 前記非単結晶半導体層の上に、第１の領域と、この領域
の両側に位置し、前記第１の領域より膜厚の小さな第２
の領域とからなるチャネル保護膜を形成する工程、 前記チャネル保護膜をマスクとして用いて、前記非単結
晶半導体層に不純物イオンを導入して第１の不純物領域
および第２の不純物領域を形成すると同時に、前記チャ
ネル保護膜の第２の領域の下に位置する非単結晶半導体
層に、第１および第２の不純物領域より低濃度で不純物
を導入して高抵抗領域を形成する工程、および前記非単
結晶半導体層の第１および第２の不純物領域の上に、第
１および第２の電極をそれぞれ形成する工程を具備する
非単結晶半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23541295A JPH0982970A (ja) | 1995-09-13 | 1995-09-13 | 非単結晶半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23541295A JPH0982970A (ja) | 1995-09-13 | 1995-09-13 | 非単結晶半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0982970A true JPH0982970A (ja) | 1997-03-28 |
Family
ID=16985718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23541295A Pending JPH0982970A (ja) | 1995-09-13 | 1995-09-13 | 非単結晶半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0982970A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001318627A (ja) * | 2000-02-29 | 2001-11-16 | Semiconductor Energy Lab Co Ltd | 発光装置 |
| KR100671824B1 (ko) * | 2005-12-14 | 2007-01-19 | 진 장 | 역 스태거드 박막 트랜지스터 제조 방법 |
| JP2012151417A (ja) * | 2011-01-21 | 2012-08-09 | Japan Display Central Co Ltd | 薄膜トランジスタ回路基板及びその製造方法 |
-
1995
- 1995-09-13 JP JP23541295A patent/JPH0982970A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001318627A (ja) * | 2000-02-29 | 2001-11-16 | Semiconductor Energy Lab Co Ltd | 発光装置 |
| US7995010B2 (en) | 2000-02-29 | 2011-08-09 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device |
| US8493295B2 (en) | 2000-02-29 | 2013-07-23 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device |
| US8674909B2 (en) | 2000-02-29 | 2014-03-18 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device |
| US9035853B2 (en) | 2000-02-29 | 2015-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device |
| US9178004B2 (en) | 2000-02-29 | 2015-11-03 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device |
| US9331130B2 (en) | 2000-02-29 | 2016-05-03 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device |
| US9502483B2 (en) | 2000-02-29 | 2016-11-22 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device |
| US10032840B2 (en) | 2000-02-29 | 2018-07-24 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device |
| KR100671824B1 (ko) * | 2005-12-14 | 2007-01-19 | 진 장 | 역 스태거드 박막 트랜지스터 제조 방법 |
| JP2012151417A (ja) * | 2011-01-21 | 2012-08-09 | Japan Display Central Co Ltd | 薄膜トランジスタ回路基板及びその製造方法 |
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