JPH0659278A - 液晶表示装置及びその製造方法 - Google Patents
液晶表示装置及びその製造方法Info
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- JPH0659278A JPH0659278A JP21124892A JP21124892A JPH0659278A JP H0659278 A JPH0659278 A JP H0659278A JP 21124892 A JP21124892 A JP 21124892A JP 21124892 A JP21124892 A JP 21124892A JP H0659278 A JPH0659278 A JP H0659278A
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Abstract
(57)【要約】
【目的】液晶表示装置を構成する薄膜トランジスタ（Ｔ
ＦＴ）の半導体シリコン層を多結晶化する際、表示画素
ＴＦＴのオフ電流を抑制し、駆動回路ＴＦＴの移動度を
大とする。 【構成】絶縁性基板１上に堆積したアモルファスシリコ
ン層のうち、駆動回路を形成する部分５，６を１６０〜
２８０ｍＪ／cm2 の高エネルギーで、表示画素を形成す
る部分４を１００〜１５０ｍＪ／cm2 の低エネルギーで
レーザ照射する。これにより、駆動回路ＴＦＴを構成す
る半導体層は、表示画素ＴＦＴのそれよりも良好な結晶
性を得る。 【効果】表示画素と駆動回路を同一基板内に形成する場
合でも、駆動回路ＴＦＴは高移動度特性を、表示画素Ｔ
ＦＴは低オフ電流特性を満足することができる。
ＦＴ）の半導体シリコン層を多結晶化する際、表示画素
ＴＦＴのオフ電流を抑制し、駆動回路ＴＦＴの移動度を
大とする。 【構成】絶縁性基板１上に堆積したアモルファスシリコ
ン層のうち、駆動回路を形成する部分５，６を１６０〜
２８０ｍＪ／cm2 の高エネルギーで、表示画素を形成す
る部分４を１００〜１５０ｍＪ／cm2 の低エネルギーで
レーザ照射する。これにより、駆動回路ＴＦＴを構成す
る半導体層は、表示画素ＴＦＴのそれよりも良好な結晶
性を得る。 【効果】表示画素と駆動回路を同一基板内に形成する場
合でも、駆動回路ＴＦＴは高移動度特性を、表示画素Ｔ
ＦＴは低オフ電流特性を満足することができる。
Description
【０００１】
【産業上の利用分野】本発明は薄膜半導体装置に係り、
特にアクティブマトリックス方式の液晶表示装置に使用
される薄膜トランジスタの構造、並びにその製造方法に
関する。
特にアクティブマトリックス方式の液晶表示装置に使用
される薄膜トランジスタの構造、並びにその製造方法に
関する。
【０００２】
【従来の技術】液晶表示装置に用いられる薄膜トランジ
スタ（ＴＦＴ）としては、従来逆スタガー構造のアモル
ファスシリコン（ａ−Ｓｉ）ＴＦＴが主に用いられてき
た。逆スタガ構造ａ−ＳｉＴＦＴは、コープレーナ構造
ＴＦＴに比べて、しきい値電圧特性並びにオフ電流（リ
−ク電流）特性が優れている。しかし、ａ−ＳｉＴＦＴ
のキャリア移動度は約０.５cm2／Ｖ・ｓ以下であり、移
動度が低いため、十分なオン電流をかせぐには、ＴＦＴ
の設計上、チャネル幅Ｗとチャネル長Ｌの比Ｗ／Ｌを大
きくしなければならない。この点が、将来、液晶表示装
置の高精細化及び大画面化に伴い、トランジスタサイズ
を縮小し開口率を大とする場合問題となる。また、周辺
駆動回路を表示部と同一の基板内に形成する場合、ａ−
ＳｉＴＦＴの移動度は、駆動回路ＴＦＴの要求水準に約
２桁低い。これらの問題点を解決するために、ａ−Ｓｉ
ＴＦＴより移動度の大きい多結晶シリコン（ｐ−Ｓｉ）
膜からなるｐ−ＳｉＴＦＴを使用することが検討されて
いる。ｐ−ＳｉＴＦＴの製作方法としては、従来、高温
プロセスに耐久性のある石英ガラス等を基板とし、ａ−
Ｓｉ膜を堆積後、６００℃以上の高温で長時間熱アニー
ルすることで良好なｐ−Ｓｉ膜を得ていた。しかしなが
ら、この方法では、耐熱性は劣るが安価な絶縁性基板を
使用することができず、かつプロセス時間が長いためス
ループット向上の妨げとなる。熱アニール法の問題点を
解消する方法として、高出力レーザによるレーザアニー
ル法がある。この方法では、ａ−Ｓｉ膜堆積後、Ｓｉ層
に吸収しやすい波長のレーザを短時間照射することで絶
縁性基板及びＳｉ層以外の形成膜にダメージを与えずｐ
−Ｓｉ層を形成できる。その他として、絶縁性基板使用
可能な４００℃前後の低温プロセスでｐ−Ｓｉ膜を直接
成膜する方法（Ｈ４春応用物理学会半導体Ａシリコン２
９ａ−ＺＭ−５，６）がある。
スタ（ＴＦＴ）としては、従来逆スタガー構造のアモル
ファスシリコン（ａ−Ｓｉ）ＴＦＴが主に用いられてき
た。逆スタガ構造ａ−ＳｉＴＦＴは、コープレーナ構造
ＴＦＴに比べて、しきい値電圧特性並びにオフ電流（リ
−ク電流）特性が優れている。しかし、ａ−ＳｉＴＦＴ
のキャリア移動度は約０.５cm2／Ｖ・ｓ以下であり、移
動度が低いため、十分なオン電流をかせぐには、ＴＦＴ
の設計上、チャネル幅Ｗとチャネル長Ｌの比Ｗ／Ｌを大
きくしなければならない。この点が、将来、液晶表示装
置の高精細化及び大画面化に伴い、トランジスタサイズ
を縮小し開口率を大とする場合問題となる。また、周辺
駆動回路を表示部と同一の基板内に形成する場合、ａ−
ＳｉＴＦＴの移動度は、駆動回路ＴＦＴの要求水準に約
２桁低い。これらの問題点を解決するために、ａ−Ｓｉ
ＴＦＴより移動度の大きい多結晶シリコン（ｐ−Ｓｉ）
膜からなるｐ−ＳｉＴＦＴを使用することが検討されて
いる。ｐ−ＳｉＴＦＴの製作方法としては、従来、高温
プロセスに耐久性のある石英ガラス等を基板とし、ａ−
Ｓｉ膜を堆積後、６００℃以上の高温で長時間熱アニー
ルすることで良好なｐ−Ｓｉ膜を得ていた。しかしなが
ら、この方法では、耐熱性は劣るが安価な絶縁性基板を
使用することができず、かつプロセス時間が長いためス
ループット向上の妨げとなる。熱アニール法の問題点を
解消する方法として、高出力レーザによるレーザアニー
ル法がある。この方法では、ａ−Ｓｉ膜堆積後、Ｓｉ層
に吸収しやすい波長のレーザを短時間照射することで絶
縁性基板及びＳｉ層以外の形成膜にダメージを与えずｐ
−Ｓｉ層を形成できる。その他として、絶縁性基板使用
可能な４００℃前後の低温プロセスでｐ−Ｓｉ膜を直接
成膜する方法（Ｈ４春応用物理学会半導体Ａシリコン２
９ａ−ＺＭ−５，６）がある。
【０００３】
【発明が解決しようとする課題】しかし、上記従来の技
術においては、ｐ−ＳｉＴＦＴはａ−ＳｉＴＦＴに比べ
てオフ電流が大きく、著しい場合には、画素が１フレー
ム表示時間内で所望の電圧を保持することができず画質
に悪影響を及ぼす。そして、一般に移動度が大になるほ
どオフ電流が増加する傾向が見られ、移動度特性とオフ
電流特性はトレードオフの関係にある。ＣＶＤ法，スパ
ッタ法等より形成したＳｉ膜質は同一基板内でほぼ均一
であり、画素ＴＦＴ並びに内蔵駆動回路ＴＦＴの両方の
特性を同時に満足するようなＳｉ膜を同一基板内に形成
することは、ＣＶＤ法，スパッタ法等のプロセスだけで
は困難である。
術においては、ｐ−ＳｉＴＦＴはａ−ＳｉＴＦＴに比べ
てオフ電流が大きく、著しい場合には、画素が１フレー
ム表示時間内で所望の電圧を保持することができず画質
に悪影響を及ぼす。そして、一般に移動度が大になるほ
どオフ電流が増加する傾向が見られ、移動度特性とオフ
電流特性はトレードオフの関係にある。ＣＶＤ法，スパ
ッタ法等より形成したＳｉ膜質は同一基板内でほぼ均一
であり、画素ＴＦＴ並びに内蔵駆動回路ＴＦＴの両方の
特性を同時に満足するようなＳｉ膜を同一基板内に形成
することは、ＣＶＤ法，スパッタ法等のプロセスだけで
は困難である。
【０００４】従って、本発明の目的は、低価格絶縁性基
板内に高精細液晶表示素子並びにその駆動回路素子の両
方を形成する液晶表示装置において、内蔵駆動回路ＴＦ
Ｔがその用途上の応答特性に見合うだけのキャリア移動
度を保ちつつ、かつ高精細表示画素ＴＦＴのオフ電流を
抑える方法を提供することにある。
板内に高精細液晶表示素子並びにその駆動回路素子の両
方を形成する液晶表示装置において、内蔵駆動回路ＴＦ
Ｔがその用途上の応答特性に見合うだけのキャリア移動
度を保ちつつ、かつ高精細表示画素ＴＦＴのオフ電流を
抑える方法を提供することにある。
【０００５】
【課題を解決するための手段】本発明は、絶縁性基板上
に４００℃以下のプロセス温度で成膜したａ−Ｓｉ層ま
たはｐ−Ｓｉ層において、同一基板内に構成される表示
部と内蔵駆動回路部にそれぞれ異なるレーザエネルギー
値でレーザアニールする。逆スタガー薄膜トランジスタ
の半導体層をａ−Ｓｉ層とｐ−Ｓｉ層の二層構造とする
場合には、ゲ−ト絶縁膜に接する半導体第１層を上記手
法により形成したｐ−Ｓｉ層とし、第２層をａ−Ｓｉ層
とする。
に４００℃以下のプロセス温度で成膜したａ−Ｓｉ層ま
たはｐ−Ｓｉ層において、同一基板内に構成される表示
部と内蔵駆動回路部にそれぞれ異なるレーザエネルギー
値でレーザアニールする。逆スタガー薄膜トランジスタ
の半導体層をａ−Ｓｉ層とｐ−Ｓｉ層の二層構造とする
場合には、ゲ−ト絶縁膜に接する半導体第１層を上記手
法により形成したｐ−Ｓｉ層とし、第２層をａ−Ｓｉ層
とする。
【０００６】レーザの照射方法としては、内蔵駆動回路
ＴＦＴを形成する部分のみ選択的に最適なエネルギーで
レーザアニールすることによって、良好な結晶性のｐ−
Ｓｉ膜を形成し、その要求水準に見合うだけの移動度の
ＴＦＴを形成する。具体的な水準としては、設計条件よ
り４０μｓ以下の時間内に９５％以上の信号電圧書き込
み率を達成する必要があるので、１０cm2 ／Ｖｓ以上の
移動度特性となる。表示部のシリコン層はオフ電流が電
圧保持特性に影響を及ぼさず、かつ高精細液晶表示装置
の画素ＴＦＴとして使用するには十分な程度の移動度、
具体的には、移動度が１cm2 ／Ｖｓ以上となるようにレ
ーザアニール法により多結晶化する。このとき、内蔵駆
動回路ＴＦＴの移動度は、画素ＴＦＴの移動度よりも大
きくなるようにする。また、初めから低温プロセス法で
成膜したｐ−Ｓｉ層からなる表示画素ＴＦＴの特性が前
記条件を満足する場合には、表示部に関してはレーザア
ニールプロセスは省略できる。
ＴＦＴを形成する部分のみ選択的に最適なエネルギーで
レーザアニールすることによって、良好な結晶性のｐ−
Ｓｉ膜を形成し、その要求水準に見合うだけの移動度の
ＴＦＴを形成する。具体的な水準としては、設計条件よ
り４０μｓ以下の時間内に９５％以上の信号電圧書き込
み率を達成する必要があるので、１０cm2 ／Ｖｓ以上の
移動度特性となる。表示部のシリコン層はオフ電流が電
圧保持特性に影響を及ぼさず、かつ高精細液晶表示装置
の画素ＴＦＴとして使用するには十分な程度の移動度、
具体的には、移動度が１cm2 ／Ｖｓ以上となるようにレ
ーザアニール法により多結晶化する。このとき、内蔵駆
動回路ＴＦＴの移動度は、画素ＴＦＴの移動度よりも大
きくなるようにする。また、初めから低温プロセス法で
成膜したｐ−Ｓｉ層からなる表示画素ＴＦＴの特性が前
記条件を満足する場合には、表示部に関してはレーザア
ニールプロセスは省略できる。
【０００７】上記の手段を逆スタガー及びゲート電極が
チャネル層より上部にある構造のＴＦＴに使用する。
チャネル層より上部にある構造のＴＦＴに使用する。
【０００８】
【作用】内蔵駆動回路ＴＦＴは、１ラインの全表示画素
ＴＦＴに駆動電圧信号を送るので高移動度特性が要求さ
れる。しかし、表示画素ＴＦＴほどの電圧保持特性は要
求されないので、一般にｐ−ＳｉＴＦＴは移動度が大に
なるほどオフ電流も増加するが、内蔵駆動回路ＴＦＴに
ついてはこの点に関する設計条件は緩和される。逆に表
示画素ＴＦＴは、電圧保持がその用途上重要な特性であ
るので、高精細液晶表示装置用の表示画素ＴＦＴに見合
う程度の移動度特性を有していれば、オフ電流を抑制す
ることが先決である。そこで、絶縁性基板内に均一なａ
−Ｓｉ膜またはｐ−Ｓｉ膜を形成後、内蔵駆動回路部の
みを選択的に、表示部よりもpoly化したｐ−Ｓｉ膜から
なるＴＦＴとすれば、表示部と内蔵駆動回路部がそれぞ
れの用途に合った特性を持つ液晶表示装置を製作するこ
とができる。上記の手法は、逆スタガー構造だけでなく
ゲート電極がチャネル層より上部にある構造においても
同様な効果を得ることができる。
ＴＦＴに駆動電圧信号を送るので高移動度特性が要求さ
れる。しかし、表示画素ＴＦＴほどの電圧保持特性は要
求されないので、一般にｐ−ＳｉＴＦＴは移動度が大に
なるほどオフ電流も増加するが、内蔵駆動回路ＴＦＴに
ついてはこの点に関する設計条件は緩和される。逆に表
示画素ＴＦＴは、電圧保持がその用途上重要な特性であ
るので、高精細液晶表示装置用の表示画素ＴＦＴに見合
う程度の移動度特性を有していれば、オフ電流を抑制す
ることが先決である。そこで、絶縁性基板内に均一なａ
−Ｓｉ膜またはｐ−Ｓｉ膜を形成後、内蔵駆動回路部の
みを選択的に、表示部よりもpoly化したｐ−Ｓｉ膜から
なるＴＦＴとすれば、表示部と内蔵駆動回路部がそれぞ
れの用途に合った特性を持つ液晶表示装置を製作するこ
とができる。上記の手法は、逆スタガー構造だけでなく
ゲート電極がチャネル層より上部にある構造においても
同様な効果を得ることができる。
【０００９】上記の手法を、半導体層を基板側第１層を
ｐ−Ｓｉ、第２層をａ−Ｓｉの二層構造とした逆スタガ
ー構造ＴＦＴに使用した場合、低抵抗層のｐ−Ｓｉ層は
薄くできるので、半導体層がｐ−Ｓｉ層の１層だけの場
合よりもさらにオフ電流を下げることが可能である。こ
の構造では、トランジスタをオンさせる場合、反転層は
キャリア移動度の大きいｐ−Ｓｉ中に形成され、かつス
タガー構造であるため反転層とソース及びドレインの重
なりが大きく、ａ−Ｓｉとｐ−Ｓｉの二層構造でもオン
電流を大きくとれる。二層構造は、正スタガー構造ＴＦ
Ｔにも適用できる。
ｐ−Ｓｉ、第２層をａ−Ｓｉの二層構造とした逆スタガ
ー構造ＴＦＴに使用した場合、低抵抗層のｐ−Ｓｉ層は
薄くできるので、半導体層がｐ−Ｓｉ層の１層だけの場
合よりもさらにオフ電流を下げることが可能である。こ
の構造では、トランジスタをオンさせる場合、反転層は
キャリア移動度の大きいｐ−Ｓｉ中に形成され、かつス
タガー構造であるため反転層とソース及びドレインの重
なりが大きく、ａ−Ｓｉとｐ−Ｓｉの二層構造でもオン
電流を大きくとれる。二層構造は、正スタガー構造ＴＦ
Ｔにも適用できる。
【００１０】
【実施例】以下、本発明の一実施例を図１を用いて説明
する。図１は、周辺駆動回路内蔵ＴＦＴ基板の構成図で
ある。
する。図１は、周辺駆動回路内蔵ＴＦＴ基板の構成図で
ある。
【００１１】図１において、１は絶縁性基板、２は信号
側の駆動用ＬＳＩ、３は走査側の駆動用ＬＳＩ、４は表
示部、５は信号側内蔵駆動回路部、６は走査側内蔵駆動
回路部、７はＴＦＴ、８は液晶容量、９，１０はリード
線、１１は信号線、１２は走査線である。
側の駆動用ＬＳＩ、３は走査側の駆動用ＬＳＩ、４は表
示部、５は信号側内蔵駆動回路部、６は走査側内蔵駆動
回路部、７はＴＦＴ、８は液晶容量、９，１０はリード
線、１１は信号線、１２は走査線である。
【００１２】本願の発明者は、レーザアニール法により
ａ−Ｓｉ層をｐ−Ｓｉ層に変換することで形成したｐ−
ＳｉＴＦＴが、図２に示すように横軸のレーザ照射エネ
ルギー値に対して移動度特性がある範囲で最高の特性を
有する点と、オフ電流特性はレーザ照射エネルギー値が
大になるほど増加する点に着目し、周辺回路内蔵液晶表
示装置を構成する２種の、すなわち表示部４と内蔵駆動
回路部５，６のトランジスタの各々の要求特性を満足す
るレーザ照射法を提案する。
ａ−Ｓｉ層をｐ−Ｓｉ層に変換することで形成したｐ−
ＳｉＴＦＴが、図２に示すように横軸のレーザ照射エネ
ルギー値に対して移動度特性がある範囲で最高の特性を
有する点と、オフ電流特性はレーザ照射エネルギー値が
大になるほど増加する点に着目し、周辺回路内蔵液晶表
示装置を構成する２種の、すなわち表示部４と内蔵駆動
回路部５，６のトランジスタの各々の要求特性を満足す
るレーザ照射法を提案する。
【００１３】絶縁性基板１上にゲート電極、ゲート絶縁
層を形成後、ａ−Ｓｉ層を堆積した状態で、図１に示す
内蔵駆動回路部５，６を、図２の結果から移動度１０cm
2 ／Ｖｓ以上、オフ電流１×１０-9Ａ以下になるエネル
ギー範囲１６０ｍＪ／cm2 〜２８０ｍＪ／cm2 の高エネ
ルギーでレーザアニールする。照射部分全体の移動度特
性の均一性を良くするため、同一箇所を１回ないし複数
回照射、または複数回照射する場合に１回照射毎にレー
ザスポットの移動ピッチを変えてレーザアニールする。
エネルギー範囲が２８０ｍＪ／cm2 を越えると、ゲート
絶縁層の熱伝導によるダメージが大きくなることから、
移動度特性が急激に悪化する。ただし、オフ電流の増加
傾向は変化しない。また、著しくエネルギーが高いとＳ
ｉ層が蒸発する場合もある。
層を形成後、ａ−Ｓｉ層を堆積した状態で、図１に示す
内蔵駆動回路部５，６を、図２の結果から移動度１０cm
2 ／Ｖｓ以上、オフ電流１×１０-9Ａ以下になるエネル
ギー範囲１６０ｍＪ／cm2 〜２８０ｍＪ／cm2 の高エネ
ルギーでレーザアニールする。照射部分全体の移動度特
性の均一性を良くするため、同一箇所を１回ないし複数
回照射、または複数回照射する場合に１回照射毎にレー
ザスポットの移動ピッチを変えてレーザアニールする。
エネルギー範囲が２８０ｍＪ／cm2 を越えると、ゲート
絶縁層の熱伝導によるダメージが大きくなることから、
移動度特性が急激に悪化する。ただし、オフ電流の増加
傾向は変化しない。また、著しくエネルギーが高いとＳ
ｉ層が蒸発する場合もある。
【００１４】次に、表示部４を図２より移動度１cm2／
Ｖｓ以上、オフ電流１×１０-11Ａ以下になるエネルギ
ー範囲１００ｍＪ／cm2 〜１５０ｍＪ／cm2 の低エネル
ギーで上記と同様にレーザアニールする。
Ｖｓ以上、オフ電流１×１０-11Ａ以下になるエネルギ
ー範囲１００ｍＪ／cm2 〜１５０ｍＪ／cm2 の低エネル
ギーで上記と同様にレーザアニールする。
【００１５】図２の照射エネルギーに対する移動度並び
にオフ電流特性は、Ｓｉ膜の形成条件により、特性分布
が照射エネルギー値に対してシフトしたり、エネルギー
範囲が変化する。
にオフ電流特性は、Ｓｉ膜の形成条件により、特性分布
が照射エネルギー値に対してシフトしたり、エネルギー
範囲が変化する。
【００１６】図３で、実施例１として本発明のレーザ照
射法を用いた逆スタガー構造ＴＦＴの製造方法を説明す
る。
射法を用いた逆スタガー構造ＴＦＴの製造方法を説明す
る。
【００１７】図３において、３１はゲート電極、３２は
ゲート絶縁層、３３は半導体層、３４はアモルファスシ
リコン層、３５はソース側ｎ+ 層、３６はドレイン側ｎ
+層、３７はＣｒ電極、３８はＡｌ電極、３９は保護層
である。
ゲート絶縁層、３３は半導体層、３４はアモルファスシ
リコン層、３５はソース側ｎ+ 層、３６はドレイン側ｎ
+層、３７はＣｒ電極、３８はＡｌ電極、３９は保護層
である。
【００１８】絶縁性基板１上にスパッタ法によりゲート
電極３１であるＡｌ膜を３０００Å堆積する。ゲート電
極３１をパターニング後、プラズマＣＶＤ法によりゲー
ト絶縁層３２であるＳｉＮ層、半導体層３３であるａ−
Ｓｉ層をそれぞれ２０００Å、４００Å堆積する。次
に、Ｈｅ雰囲気中において、表示部４に相当する部分に
エキシマレーザを１５０ｍＪ／cm2 で、内蔵駆動回路部
５，６に相当する部分を２００ｍＪ／cm2 で照射し、ａ
−Ｓｉ層をｐ−Ｓｉ層に変換する。上記のレーザ照射法
により、表示部４では大小の結晶粒が混在する半導体層
が、内蔵駆動回路部５，６では結晶粒の大きい半導体層
が形成される。次に、プラズマＣＶＤ法によりａ−Ｓｉ
層３４を２０００Å堆積する。その後、プラズマＣＶＤ
法によりａ−Ｓｉ（ｎ+ 層）３５，３６を３００Å堆積
する。ホト、エッチング工程によりＳｉ層を島状に形成
した後、透明電極であるＩＴＯをスパッタ法で堆積し、
パターニングする。その後、スパッタ法でＣｒ３７，Ａ
ｌ３８を堆積する。ホトエッチング工程により、ソー
ス，ドレイン領域を分離し、その後保護膜３９を形成す
ると逆スタガー構造のＴＦＴが完成する。ＴＦＴ特性
は、駆動回路部において、キャリア移動度：４０cm2／
Ｖｓ、しきい値電圧：３Ｖ、オフ電流：５×１０
-10Ａ、画素部においては、キャリア移動度：５cm2／Ｖ
ｓ、しきい値電圧：１.５Ｖ、オフ電流１×１０-12Ａ
が得られる。
電極３１であるＡｌ膜を３０００Å堆積する。ゲート電
極３１をパターニング後、プラズマＣＶＤ法によりゲー
ト絶縁層３２であるＳｉＮ層、半導体層３３であるａ−
Ｓｉ層をそれぞれ２０００Å、４００Å堆積する。次
に、Ｈｅ雰囲気中において、表示部４に相当する部分に
エキシマレーザを１５０ｍＪ／cm2 で、内蔵駆動回路部
５，６に相当する部分を２００ｍＪ／cm2 で照射し、ａ
−Ｓｉ層をｐ−Ｓｉ層に変換する。上記のレーザ照射法
により、表示部４では大小の結晶粒が混在する半導体層
が、内蔵駆動回路部５，６では結晶粒の大きい半導体層
が形成される。次に、プラズマＣＶＤ法によりａ−Ｓｉ
層３４を２０００Å堆積する。その後、プラズマＣＶＤ
法によりａ−Ｓｉ（ｎ+ 層）３５，３６を３００Å堆積
する。ホト、エッチング工程によりＳｉ層を島状に形成
した後、透明電極であるＩＴＯをスパッタ法で堆積し、
パターニングする。その後、スパッタ法でＣｒ３７，Ａ
ｌ３８を堆積する。ホトエッチング工程により、ソー
ス，ドレイン領域を分離し、その後保護膜３９を形成す
ると逆スタガー構造のＴＦＴが完成する。ＴＦＴ特性
は、駆動回路部において、キャリア移動度：４０cm2／
Ｖｓ、しきい値電圧：３Ｖ、オフ電流：５×１０
-10Ａ、画素部においては、キャリア移動度：５cm2／Ｖ
ｓ、しきい値電圧：１.５Ｖ、オフ電流１×１０-12Ａ
が得られる。
【００１９】以上、ａ−Ｓｉ層へのレーザアニール法に
ついて説明したが、低温プロセスにより形成したｐ−Ｓ
ｉ層を上記のように選択的にレーザアニールしても同様
な効果をあげられる。ｐ−Ｓｉはａ−Ｓｉよりも融点が
高いので、ａ−Ｓｉ層をレーザアニールする場合より相
対的に高いレーザエネルギーで、表示部４を例えば１８
０ｍＪ／cm2 で、内蔵駆動回路部５，６を例えば２３０
ｍＪ／cm2 で照射する。表示部４のｐ−ＳｉＴＦＴの移
動度がレーザアニール前にすでに十分な値であれば、表
示部４についてはレーザアニールは省略する。
ついて説明したが、低温プロセスにより形成したｐ−Ｓ
ｉ層を上記のように選択的にレーザアニールしても同様
な効果をあげられる。ｐ−Ｓｉはａ−Ｓｉよりも融点が
高いので、ａ−Ｓｉ層をレーザアニールする場合より相
対的に高いレーザエネルギーで、表示部４を例えば１８
０ｍＪ／cm2 で、内蔵駆動回路部５，６を例えば２３０
ｍＪ／cm2 で照射する。表示部４のｐ−ＳｉＴＦＴの移
動度がレーザアニール前にすでに十分な値であれば、表
示部４についてはレーザアニールは省略する。
【００２０】上記、ＴＦＴ構造は逆スタガー構造である
が、上記の手法は実施例２として図４に示すコープレー
ナ構造ＴＦＴについても応用できる。
が、上記の手法は実施例２として図４に示すコープレー
ナ構造ＴＦＴについても応用できる。
【００２１】
【発明の効果】本発明によれば、液晶表示装置におい
て、表示部ＴＦＴはオフ電流が小さくかつ高精細液晶表
示装置に使用するには十分な移動度を有し、内蔵駆動回
路部TFTは高移動度である特性が得られる。
て、表示部ＴＦＴはオフ電流が小さくかつ高精細液晶表
示装置に使用するには十分な移動度を有し、内蔵駆動回
路部TFTは高移動度である特性が得られる。
【図１】本発明の周辺駆動回路内蔵ＴＦＴ基板の構成図
である。
である。
【図２】本発明の原理を説明するレーザ照射エネルギー
値に対する移動度及びオフ電流特性を示す図である。
値に対する移動度及びオフ電流特性を示す図である。
【図３】本発明の実施例１である逆スタガー構造ＴＦＴ
の断面図である。
の断面図である。
【図４】本発明の実施例２であるコープレーナ構造ＴＦ
Ｔの断面図である。
Ｔの断面図である。
１…絶縁性基板、２…信号側の駆動用ＬＳＩ、３…走査
側の駆動用ＬＳＩ、４…表示部、５…信号側内蔵駆動回
路、６…走査側内蔵駆動回路、７…ＴＦＴ、８…液晶容
量、９，１０…リード線、１１…信号線、１２…走査
線、３１…ゲート電極、３２…ゲート絶縁膜、３３…半
導体層、３４…アモルファスシリコン層、３５…ソース
側ｎ+ 層、３６…ドレイン側ｎ+ 層、３７…Ｃｒ電極、
３８…Ａｌ電極、３９…保護膜。
側の駆動用ＬＳＩ、４…表示部、５…信号側内蔵駆動回
路、６…走査側内蔵駆動回路、７…ＴＦＴ、８…液晶容
量、９，１０…リード線、１１…信号線、１２…走査
線、３１…ゲート電極、３２…ゲート絶縁膜、３３…半
導体層、３４…アモルファスシリコン層、３５…ソース
側ｎ+ 層、３６…ドレイン側ｎ+ 層、３７…Ｃｒ電極、
３８…Ａｌ電極、３９…保護膜。
Claims (7)
- 【請求項１】複数本の走査線及び信号線を配し、前記走
査線及び信号線の交点近傍にスイッチング素子となる薄
膜トランジスタを備えた液晶表示装置の構造において、
画像を表示する画素をスイッチングするための第１の複
数の薄膜トランジスタと、前記第１の複数の薄膜トラン
ジスタを駆動するための回路を構成する第２の複数の薄
膜トランジスタを同一の基板内に具備し、前記第１及び
第２の薄膜トランジスタの半導体層を多結晶シリコン層
により構成し、かつ前記第１の薄膜トランジスタよりも
前記第２の薄膜トランジスタの方がキャリア移動度が大
であることを特徴とする液晶表示装置。 - 【請求項２】請求項１において、前記第１の薄膜トラン
ジスタのキャリア移動度が１cm2 ／Ｖｓ以上で、前記第
２の薄膜トランジスタのキャリア移動度が１０cm2 ／Ｖ
ｓ以上でかつ前記第１の薄膜トランジスタのキャリア移
動度よりも大であることを特徴とする液晶表示装置。 - 【請求項３】請求項１又は２において、前記第１及び第
２の薄膜トランジスタが逆スタガー構造であることを特
徴とする液晶表示装置。 - 【請求項４】請求項１又は２において、前記第１及び第
２の薄膜トランジスタのゲート電極が、前記薄膜トラン
ジスタを形成する絶縁性基板側を下部としたとき、チャ
ネル層よりも上部となる構造であることを特徴とする液
晶表示装置。 - 【請求項５】請求項３において、前記第１及び第２の逆
スタガー構造薄膜トランジスタの半導体層がゲート絶縁
膜と接する側から多結晶シリコン，アモルファスシリコ
ンの順で二層構造としたことを特徴とする液晶表示装
置。 - 【請求項６】請求項１，２，３，４又は５において、ア
モルファスシリコン層を堆積後、前記アモルファスシリ
コン層をレーザアニール法により多結晶シリコン層とす
る際、前記表示部のシリコン層よりも前記駆動回路部の
シリコン層の方が照射するレーザエネルギー値が高いこ
とを特徴とする液晶表示装置の製造方法。 - 【請求項７】請求項１，２，３，４又は５において、多
結晶シリコン層を堆積後、前記多結晶シリコン層をレー
ザアニールする際、前記表示部のシリコン層よりも前記
駆動回路部のシリコン層の方が照射するレーザエネルギ
ー値が高いことを特徴とする液晶表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21124892A JPH0659278A (ja) | 1992-08-07 | 1992-08-07 | 液晶表示装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21124892A JPH0659278A (ja) | 1992-08-07 | 1992-08-07 | 液晶表示装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0659278A true JPH0659278A (ja) | 1994-03-04 |
Family
ID=16602758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21124892A Pending JPH0659278A (ja) | 1992-08-07 | 1992-08-07 | 液晶表示装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0659278A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3941352A1 (de) * | 1988-12-15 | 1990-06-21 | Nissan Motor | Betaetigungsvorrichtung |
| JPH0846206A (ja) * | 1994-07-29 | 1996-02-16 | Hitachi Ltd | 液晶表示装置 |
| KR20000021352A (ko) * | 1998-09-28 | 2000-04-25 | 김영환 | 액정 표시 장치 및 그 제조방법 |
| JP2002139745A (ja) * | 2001-07-27 | 2002-05-17 | Hitachi Ltd | 液晶表示装置 |
| US6509212B1 (en) | 1994-03-09 | 2003-01-21 | Semiconductor Energy Laboratory Co., Ltd. | Method for laser-processing semiconductor device |
| JP2003168691A (ja) * | 2001-11-30 | 2003-06-13 | Fujitsu Ltd | 半導体装置の製造方法 |
| US6723590B1 (en) | 1994-03-09 | 2004-04-20 | Semiconductor Energy Laboratory Co., Ltd. | Method for laser-processing semiconductor device |
| US6872607B2 (en) | 2000-03-21 | 2005-03-29 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a semiconductor device |
| JP2007115841A (ja) * | 2005-10-19 | 2007-05-10 | Japan Steel Works Ltd:The | 薄膜材料の結晶化方法及びその装置 |
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| JP2009049058A (ja) * | 2007-08-14 | 2009-03-05 | Hitachi Displays Ltd | 半導体装置および表示装置 |
| JP2009211007A (ja) * | 2008-03-06 | 2009-09-17 | Hitachi Displays Ltd | 液晶表示装置 |
| WO2010089988A1 (ja) * | 2009-02-06 | 2010-08-12 | シャープ株式会社 | 半導体装置 |
-
1992
- 1992-08-07 JP JP21124892A patent/JPH0659278A/ja active Pending
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