JP3242884B2 - 半導体装置 - Google Patents
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Description
ス型の液晶表示装置や薄膜トランジスタを用いた集積回
路の構成に関する。
Tと呼ばれる)を用いて画素電極の駆動を行なうアクテ
ィブマトリックス型の液晶表示装置が知られている。一
般にアクティブマトリックス型の液晶表示装置は、周辺
回路部分をICで構成し、外付けによって画素のマトリ
ックスと配線が接続された構成を有している。またさら
に、ガラス基板上にマトリックス構成された画素部分に
配置されるTFTとともに周辺回路部分に配置されるT
FTとをも同時に形成する構成も提案されている。
リックス状に配置された画素部分のTFTを駆動するた
めのものである。従って、大電流を流すことのできる機
能が要求される。具体的には、大きなON電流を流すこ
とができ、移動度(モビリティー)の大きなTFTが必
要とされる。
素電極に電荷を保持させる機能が必要とされるので、移
動度は小さくてもよいがOFF電流(リーク電流)が小
さいことが要求される。
回路部分に配置されるTFTとでは、必要とされる特性
が異なる。
いたものが良く知られているが、特性的に満足できるも
ではない。そこで、結晶性の珪素膜を用いたTFTを用
いることが検討されているが、その作製方法に問題があ
った。結晶性の珪素膜は、非晶質珪素膜を加熱アニール
することにより得ることができる。しかし、この加熱ア
ニールは600℃以上、24時間以上で行わなくてはな
らなかった。液晶表示装置は、基板としてガラス基板を
用いるのがコストの点から一般的である。ガラス基板と
してコーニング7059ガラスが一般に用いられるが、
コーニング7059ガラスは歪点が593℃であり、6
00度の加熱処理に耐えることができない。特に熱によ
る歪みが問題となるので、大面積化を計ることは不可能
である。
ば、ニッケルや白金等の元素を微量にアモルファスシコ
ン膜表面に接触させ、しかる後に550℃、4時間程度
の加熱処理を施すことにより、600℃、24時間の加
熱処理を行った場合と同様の効果が得られることが確認
されている。これは、ニッケルや白金が非晶質珪素膜の
結晶化を助長する触媒元素として機能しているものと考
えられる。
の結晶化は以下の2通りの形態があることが確認されて
いる。 (1)触媒元素が導入された領域において生じる結晶化
であり、基板に垂直な方向に結晶成長が行われる。 (2)触媒元素が導入された領域から触媒元素が導入さ
れなかった領域へと基板に平行な方向に結晶成長が行わ
れる。
向に柱状の結晶が成長している形態がTEM(透過型電
子顕微鏡)を用いた観察によって確認されている。また
(1)の結晶成長を生じさせるのに必要なニッケルの導
入量と、(2)の結晶成長を生じさせるのに必要とされ
るニッケルの導入量とは異なることも確認されている。
例えば(2)の結晶成長を30μm程度行わせたい場合
に必要とされるニッケルの導入量は、(1)の結晶成長
を行わすのに必要とされるニッケルの導入量の約10倍
となる。
る領域を縦成長領域と称し、(2)の結晶成長が行われ
た領域を横成長領域と称することとする。
マトリックス型の液晶表示装置において、画素部分に配
置されるTFTと周辺回路部分に配置されるTFTとを
それぞれ必要とされる特性でもって同時に作製する技術
を提供することを課題とする。
結晶性珪素膜を用いたTFTが画素部分に配置されるT
FTとして適しており、横成長領域の結晶性珪素膜を用
いたTFTが周辺回路部分に配置されるTFTとして適
しているとの知見に基づき、異なるニッケルの添加量で
もって、画素部分のTFTと周辺回路部分のTFTとを
作り分けることを特徴とする。
とするニッケルの添加量と横成長領域を形成するのに必
要とされるニッケルの添加量とが異なるという事実に基
づくものである。
の作製方法について説明する。縦成長領域を作製するに
は、結晶化をさせんとする非晶質珪素膜に接して触媒元
素を接触させればよい。こうすることによって、触媒元
素を非晶質珪素膜に添加することができる。
薄い薄膜(数十Å程度)をスパッタ法や蒸着法で成膜
し、しかる後に加熱アニールを行なえばよい。この加熱
アニールは、450℃〜700℃の範囲で可能である
が、600℃以上となっては従来の加熱アニール法と同
じになる。また500℃以下であると良好な結晶性が得
られない。またその時間も短い程よい。一般には550
℃、4時間程度の加熱アニールで必要とする結晶化を行
なうことができる。なおこの結晶化のための加熱アニー
ルは、横成長を行わす場合であっても同様である。
によって結晶化させんとする領域に隣接して選択的にニ
ッケルの極薄い薄膜を形成し、しかる後に縦成長の場合
と同様の加熱アニールを行なえばよい。この場合、ニッ
ケルが添加された領域から基板に平行な方向に結晶成長
が進行し、横成長が行なわれる。
の方法で実現することができるが、そのニッケルの添加
量が同じではないという問題がある。そこで本発明で
は、ニッケルの添加量を自由に制御できる方法として液
相でニッケルを導入する方法を用いることを特徴とす
る。
溶液を非晶質珪素膜に接して保持させ、しかる後に加熱
アニールを行なうものである。この方法においては、溶
液中にニッケル濃度を制御することによって非晶質珪素
に導入されるニッケル量を制御することが容易となる。
そしてニッケルの導入量を制御することによって結晶性
を制御することができる。
ニッケルの導入量を制御することによって、その結晶性
を制御することができる。例えば横成長において、ニッ
ケルの導入量を多くすることによって、その横成長距離
を大きくすることができる。従って、本発明のように縦
成長および横成長の結晶状態を独立に制御することは、
必要な領域に必要とする特性を有するTFTを形成せん
とする場合には極めて有用である。
素は、Ni、Pd、Pt、Cu、Ag、Au、In、S
n、PdP、As、Sbから選ばれた一種または複数種
類の元素である。またVIII族、IIIb族、IVb族、Vb族元
素から選ばれた一種または複数種類の元素を用いられた
ことができる。
体化して形成された画素領域用のTFTと周辺回路用の
TFTとを同時に作製する工程に関する。まず図1に液
晶表示装置雅構成される基板上に構成される回路の概要
を示す。図1において画素領域が画素がマトリックス状
に構成された領域であり、その画素の一つ一つにスイッ
チング用のTFTが配置されている。また、周辺領域は
各画素を駆動するためのものである。図1には、周辺回
路領域A、Bおよにその冗長回路領域A’、B’が示さ
れている。冗長回路領域A’、B’は、周辺回路領域
A、Bに欠陥が存在する場合に用いられる。
略垂直な方向に結晶成長した結晶性珪素膜で構成し、周
辺回路領域のTFTを基板に概略平行な方向に結晶成長
した結晶性珪素膜で構成したことを特徴とする。
性珪素膜は、結晶化させんとする領域に結晶化を助長す
る元素を添加し、加熱処理することによってその全面を
結晶化させることによって得るものである。
は、結晶化させんとする領域の近傍あるいはその近くの
領域に結晶化を助長する元素を添加し、加熱処理するこ
とによって該元素が添加された領域から基板に平行な方
向に結晶成長させることによって得るものである。
触媒元素の導入を異ならせたことを特徴とする。これ
は、それぞれの結晶化の形態において最適とする触媒元
素の必要量が異なるからである。なお本実施例において
はそれぞれの領域において触媒元素の添加量は異なる
が、結晶化された領域の触媒元素の濃度は概略同一なも
のとなっている。これは、触媒元素が添加された領域か
ら基板に平行な方向に結晶成長した部分の結晶性珪素膜
における触媒元素の濃度は、触媒元素が添加された領域
よりその濃度は少なくなるからである。
れるTFTの作製工程断面図を示し、図3には周辺回路
領域に形成されるTFTの作製工程断面図を示す。図2
と図3とは対応している。即ち、図2(A)は図3
(A)に対応し、図2(B)は図3(B)に対応してい
る。また同じ符号は同じ箇所を示す。
るTFTと周辺領域に形成されるTFTとを、それぞれ
異なる結晶成長方法によって結晶化した結晶性珪素薄膜
を用いて作製することを特徴とする。即ち、画素領域に
形成されるTFTを基板に垂直な方向に結晶成長(縦成
長)した結晶性珪素膜を用いて作製し、周辺領域に形成
されるTFTを基板に平行な方向に結晶成長(横成長)
した結晶性珪素膜を用いて作製することを特徴とする。
を洗浄し、TEOS(テトラ・エトキシ・シラン)と酸
素を原料ガスとしてプラズマCVD法によって厚さ20
00Åの酸化珪素の下地膜202を形成する。そして、
プラズマCVD法またはLPCVD法によって、厚さ5
00〜1500Å、例えば1000Åの真性(I型)の
非晶質珪素膜203を成膜する。次に連続的に厚さ50
0〜2000Å、例えば1000Åの酸化珪素膜204
をプラズマCVD法によって成膜する。そして、この酸
化珪素膜204を選択的にエッチングして、非晶質珪素
膜203の露出した領域を形成する。この工程におい
て、図2に示す画素領域用のTFTにおいては、酸化珪
素膜204が全面的に取り除かれて、非晶質珪素膜20
3の表面全体が露呈する。また図3に示す周辺回路用の
TFTの領域においては、酸化珪素膜204を残存さ
せ、非晶質珪素膜203の表面がマスクされた状態とな
る。
極薄い酸化膜(厚さ数十Å)を形成する。これは、後の
溶液塗布工程において、非晶質珪素膜203の表面の濡
れ性を向上させるためである。この酸化膜の形成は、熱
酸化法や酸素雰囲気中でのUV光の照射によって行なえ
ばよい。
ッケル元素を含んだ酢酸塩溶液205を塗布し、露呈し
た非晶質珪素膜203の表面にニッケルを導入する。こ
の工程において、露呈した部分の非晶質珪素膜203に
結晶化を助長する元素である触媒元素が導入されること
となる。
度(重量換算)は10ppmとする。その後200〜5
00℃、ここでは300℃で加熱処理を行い、ニッケル
を含有した酢酸塩溶液と接触している非晶質珪素膜の表
面に珪化ニッケルを生成させる。この際珪化ニッケルは
図2で示される画素用TFTの領域のみに形成され、周
辺回路領域のTFT部分においては、酸化珪素膜204
がマスクとなり形成されない。
酸化珪素膜206を成膜する。この酸化珪素膜206と
酸化珪素膜204とは同じ条件で成膜すればよい。そし
て所定のパターニングを行なうことにより、図3(B)
に示す状態を得る。この際、図2に示す画素領域用のT
FTにおいては、非晶質珪素膜203の表面が酸化珪素
膜206で覆われた状態となる。
ニッケル元素を含んだ酢酸塩溶液207を塗布し、露呈
した非晶質珪素膜203の表面にニッケルを導入する。
この工程で、この露呈した非晶質珪素膜203に触媒元
素が導入されることとなる。
度(重量換算)は100ppmとする。即ち、図2
(A)で示される非晶質珪素膜203への添加量の10
倍の濃度で結晶化を助長する触媒元素を添加することと
なる。
℃で加熱処理を行い、ニッケルを含有した酢酸塩溶液と
接触している非晶質珪素膜の表面に珪化ニッケルを生成
させる。この際珪化ニッケルは図3の斜線204で示さ
れる領域の表面のみに形成される。
する非晶質珪素膜の表面に比較して、周辺回路用TFT
を構成する非晶質珪素膜の表面には、10倍の濃度でニ
ッケルが導入されたことになる。即ち、必要とする特性
のTFTを形成するために選択的にニッケルを導入した
ことになる。
℃、ここでは550℃、4時間の加熱アニールを行い、
珪素膜203の結晶化を行う。この結晶化の工程におい
て、結晶化の形態は図2に示す画素領域用のTFTの領
域と図3に示す周辺回路用のTFTの領域とでは異な
る。即ち、図2に示す領域においては、非晶質珪素膜2
03の表面全体にニッケルが導入されているので、非晶
質珪素膜203においては基板に垂直な方向に結晶成長
(縦成長)が行なわれる。一方、図3に示す領域におい
ては、209で示す特定の領域のみの表面にニッケルが
導入されているので、この領域から矢印208で示され
るような基板に平行な方向に結晶化(横成長)が進行す
る。
晶成長距離は、30μm程度である。勿論、ニッケルの
添加量を多くするか、加熱処理温度を高くするか、加熱
処理時間を長くするか、またはそれらを同時に行なうか
でその長さを長くすることができる。なお、208で示
される横方向への結晶成長方向は概略〈111〉軸方向
であることが確認されている。
のニッケル濃度は、図2に示す領域において1×1018
/cm-3レベル、図3の209で示されるニッケルが直
接導入された領域において1×1019/cm-3レベル、
図3の矢印208で示される横方向へ結晶成長した領域
において1×1018/cm-3レベルであった。即ち、本
実施例においては、TFTの活性層として用いようとす
る領域のニッケル濃度を1×1018/cm-3レベルとな
るように、ニッケルを添加したことになる。勿論ニッケ
ルの添加量を変化させることによって、この結晶化が終
了した段階での結晶性珪素膜中のニッケル濃度を制御す
ることができる。例えば、図2に示す画素領域用のTF
Tに用いる結晶性珪素膜の結晶性が低くてよいのなら
ば、酢酸塩溶液205中のニッケル濃度をさらに下げれ
ばよい。また、図3の208に示す横方向への結晶成長
距離をさらに大きくしたいのならば、酢酸塩溶液207
中のニッケル濃度をさらに高めればよい。
に強光の照射により珪素膜203の結晶性を助長させる
のも効果的である。この場合は、波長1.2μmの赤外
光を照射することによって行えばよい。また、赤外光で
はなく、レーザー光を照射するのでもよい。また、図3
に示す周辺回路領域のみにレーザー光または強光を照射
し、その結晶性を高めるのでもよい。これは周辺回路領
域を構成する結晶性珪素膜の結晶性をさらに高め、高移
動度を有するTFTを構成するためである。
除去する。そして、珪素膜204をパターニング後、ド
ライエッチングして、島状の活性層領域300、301
を形成する。ここで、図2(C)において示される活性
層領域300は基板に垂直な方向に結晶成長(縦成長)
した結晶性珪素膜で構成されている。また図3(C)に
おいて示される活性層領域301はニッケルが導入され
た領域209から基板に平行に横方向に結晶成長(横成
長)した結晶性珪素膜で構成されている。
は、ニッケルが直接導入された領域であり、ニッケルが
高濃度に存在する領域である。また、結晶成長の先端3
02にも、やはりニッケルが高濃度に存在することが確
認されている。したがって、本実施例においては、これ
らのニッケル濃度の高い領域がチャネル形成領域と重な
らないようにした。
膜として機能する酸化珪素膜303を1000Åの厚さ
に形成する。引き続いて、スパッタリング法によって、
厚さ3000〜8000Å、例えば6000Åのアルミ
ニウム(0.01〜0.2%のスカンジウムを含む)を
成膜する。そして、アルミニウム膜をパターニングし
て、ゲイト電極210を形成する。(図2(C))(図
3(C))
陽極酸化して、表面に酸化物層211を形成する。この
陽極酸化は、酒石酸が1〜5%含まれたエチレングリコ
ール溶液中で行う。得られる酸化物層211の厚さは2
000Åである。なお、この酸化物211は、後のイオ
ンドーピング工程において、オフセットゲイト領域を形
成する厚さとなるので、オフセットゲイト領域の長さを
上記陽極酸化工程で決めることができる。なおこれらの
行程は図2と図3において共通である。(図2(D))
(図3(D))
ピング法とも言う)によって、活性層領域(ソース/ド
レイン、チャネルを構成する)にゲイト電極部、すなわ
ちゲイト電極210とその周囲の酸化層211をマスク
として、自己整合的にN導電型を付与する不純物(ここ
では燐)を添加する。ドーピングガスとして、フォスフ
ィン(PH3 )を用い、加速電圧を60〜90kV、例
えば80kVとする。ドーズ量は1×1015〜8×10
15cm-2、例えば、4×1015cm-2とする。この結
果、N型の不純物領域212と213を形成することが
できる。図からも明らかなように不純物領域とゲイト電
極とは距離xだけ放れたオフセット状態となる。このよ
うなオフセット状態は、特にゲイト電極に逆電圧(Nチ
ャネルTFTの場合はマイナス)を印加した際のリーク
電流(オフ電流ともいう)を低減する上で有効である。
画素を制御するTFTにおいては良好な画像を得るため
に画素電極に蓄積された電荷が逃げないようにリーク電
流が低いことが望まれるので、オフセットを設けること
は有効である。
れるTFTは、CMOS構成を採用する必要性から選択
的にP型を付与する不純物をドーピングする必要があ
る。この工程はマスクを設けて選択的にイオンドーピン
グを行うことで行うことができる。
ルを行う。レーザー光としては、KrFエキシマレーザ
ー(波長248nm、パルス幅20nsec)を用いる
が、他のレーザーであってもよい。レーザー光の照射条
件は、エネルギー密度が200〜400mJ/cm2 、
例えば250mJ/cm2 とし、一か所につき2〜10
ショット、例えば2ショット照射した。このレーザー光
の照射時に基板を200〜450℃程度に加熱すること
によって、効果を増大せしめてもよい。(図2(E))
(図3(E))
4を層間絶縁物としてプラズマCVD法によって形成す
る。さらに、スピンコーティング法によって透明なポリ
イミド膜215を形成し、表面を平坦化する。
となるITO膜219を形成する。さらに層間絶縁物2
14、215にコンタクトホールを形成して、金属材
料、例えば、窒化チタンとアルミニウムの多層膜によっ
てTFTの電極・配線217、218を形成する。この
際、図2(F)の配線218は画素電極であるITO電
極219に接続させる。最後に、1気圧の水素雰囲気で
350℃、30分のアニールを行い、TFTを完成す
る。こうしてアクティブマトリクス液晶表示装置のおけ
る画素部分のTFT(図2(F))と周辺回路部分のT
FT(図3(F))とを同時にガラス基板上に形成する
ことができる。
晶成長した結晶性珪素膜を用いるので、キャリアが結晶
粒界を横切って移動しなければならない。従ってON電
流や移動度は結晶粒界の影響で小さなものとなるが、O
FF電流をも小さなものとすることができる。
する方向に結晶成長した結晶性珪素膜を用いるので、O
N電流を多く流せる移動度の大きなTFTとすることが
できる。これは平均的に見ると、結晶粒界がキャリアの
移動する概略の方向に存在しているので、キャリアの移
動に際しての粒界の影響が低減されるからである。
元素の導入量を選択的に制御することで、所望の領域に
必要とする結晶性あるいは結晶状態を有した結晶性珪素
膜を得ることができる。
望の結晶性、あるいは所望の結晶形態(縦成長あるいは
横成長)を選択的に形成する技術を応用して、1枚のガ
ラス基板上にディスプレーから、CPU、メモリーまで
搭載した集積回路を形成するものである。
ロック図を示す。ここで、入力ポートとは、外部から入
力された信号を読み取り、画像用信号に変換し、補正メ
モリーは、アクティブマトリクスパネルの特性に合わせ
て入力信号等を補正するためのパネルに固有のメモリー
である。特に、この補正メモリーは、各画素固有の情報
を不揮発性メモリーとして有し、個別に補正するための
ものである。すなわち、電気光学装置の画素に点欠陥の
ある場合には、その点の周囲の画素にそれに合わせて補
正した信号を送り、点欠陥をカバーし、欠陥を目立たな
くする。または、画素が周囲の画素に比べて暗い場合に
は、その画素により大きな信号を送って、周囲の画素同
じ明るさとなるようにするものである。
ものと同様で、特にメモリーは各画素に対応した画像メ
モリーをRAMとして持っている。また、画像情報に応
じて、基板を裏面から照射するバックライトを変化させ
ることもできる。
デコーダー/ドライバー回路、アクティブマトリックス
の画素に配置されたTFT71、キャパシタ72が配置
されている。また73は液晶である。本実施例は、1枚
のガラス基板75にさらに上述した各回路を形成するも
のである。そして、その必要とする結成性や結晶形態に
合わせて選択的に結晶性珪素膜を形成することを特徴と
する。
によって触媒元素を導入する方法についてさらに説明を
加える。
ある水、アルコール、酸、アンモニアから選ばれたもの
を用いることができる。
を極性溶媒に含ませる場合、ニッケルはニッケル化合物
として導入される。このニッケル化合物としては、代表
的には臭化ニッケル、酢酸ニッケル、蓚酸ニッケル、炭
酸ニッケル、塩化ニッケル、沃化ニッケル、硝酸ニッケ
ル、硫酸ニッケル、蟻酸ニッケル、ニッケルアセチルア
セトネ−ト、4−シクロヘキシル酪酸ニッケル、酸化ニ
ッケル、水酸化ニッケルから選ばれたものが用いられ
る。
媒であるベンゼン、トルエン、キシレン、四塩化炭素、
クロロホルム、エーテルから選ばれたものを用いること
ができる。
て導入される。このニッケル化合物としては代表的に
は、ニッケルアセチルアセトネ−ト、2−エチルヘキサ
ン酸ニッケルから選ばれたものを用いることができる。
剤を添加することも有用である。これは、被塗布面に対
する密着性を高め吸着性を制御するためである。この界
面活性剤は予め被塗布面上に塗布するのでもよい。
には、酸に溶かして溶液とする必要がある。
が完全に溶解した溶液を用いる例であるが、ニッケルが
完全に溶解していなくとも、ニッケル単体あるいはニッ
ケルの化合物からなる粉末が分散媒中に均一に分散した
エマルジョンの如き材料を用いてもよい。または酸化膜
形成用の溶液を用いるのでもよい。このような溶液とし
ては、東京応化工業株式会社のOCD(Ohka Diffusion
Source)を用いることができる。このOCD溶液を用い
れば、被形成面上に塗布し、200℃程度でベークする
ことで、簡単に酸化珪素膜を形成できる。また不純物を
添加することも自由であるので、本発明に利用すること
ができる。
ケル以外の材料を用いた場合であっても同様である。
を選択的に変化させることによって、必要とする結晶性
や結晶形態を選択することができ、異なる特性を有する
TFTを集積化して形成することができる。
装置の概要を示す。
装置の概要を示す。
を10ppm含有) 206・・・酸化珪素膜 207・・・ニッケルを含有した酢酸塩溶液(ニッケル
を100ppm含有) 210・・・ゲイト電極 211・・・陽極酸化物
Claims (10)
- 【請求項1】 絶縁表面を有する基板上に形成された薄
膜トランジスタを有する画素領域とドライバー回路と補
正メモリ回路、入力ポート回路、メモリ回路またはCP
Uとを有し、 前記薄膜トランジスタのチャネル形成領域は、結晶化を
助長する元素を含有しかつ結晶化された半導体膜よりな
ることを特徴とする半導体装置。 - 【請求項2】 絶縁表面を有する基板上に形成された第
1の薄膜トランジスタを有する画素領域と、 前記基板上に形成された第2の薄膜トランジスタを有す
るドライバー回路と補正メモリ回路、入力ポート回路、
メモリ回路またはCPUとを有し、 前記第1の薄膜トランジスタと前記第2の薄膜トランジ
スタのチャネル形成領域は、結晶化を助長する元素を含
有する半導体膜よりなり、 前記第2の薄膜トランジスタのチャネル形成領域には、
前記基板表面と概略平行な方向に柱状の結晶が存在して
いることを特徴とする半導体装置。 - 【請求項3】 絶縁表面を有する基板上に形成された第
1の薄膜トランジスタを有する画素領域と、 前記基板上に形成された第2の薄膜トランジスタを有す
るドライバー回路と補正メモリ回路、入力ポート回路、
メモリ回路またはCPUとを有し、 前記第1の薄膜トランジスタと前記第2の薄膜トランジ
スタのチャネル形成領域は、結晶化を助長する元素を含
有する半導体膜よりなり、 前記第2の薄膜トランジスタのチャネル形成領域では、
前記基板表面と概略平行な方向に結晶成長していること
を特徴とする半導体装置。 - 【請求項4】 絶縁表面を有する基板上に形成された第
1の薄膜トランジスタを有する画素領域と、 前記基板上に形成された第2の薄膜トランジスタを有す
るドライバー回路と補正メモリ回路、入力ポート回路、
メモリ回路またはCPUとを有し、 前記第1の薄膜トランジスタと前記第2の薄膜トランジ
スタのチャネル形成領域は、結晶化を助長する元素を含
有する半導体膜よりなり、 前記第1の薄膜トランジスタのチャネル形成領域では、
前記基板表面と概略垂直な方向に結晶成長していること
を特徴とする半導体装置。 - 【請求項5】 請求項1乃至4のいずれか一において、
前記結晶化を助長する元素は、Ni,Pd,Pt,C
u,Ag,Au,InまたはSnから選ばれた一または
複数の元素であることを特徴とする半導体装置。 - 【請求項6】 絶縁表面を有する基板上に形成された薄
膜トランジスタを有する画素領域とドライバー回路と補
正メモリ回路、入力ポート回路、メモリ回路またはCP
Uとを有し、 前記薄膜トランジスタのチャネル形成領域は、ニッケル
を含有しかつ結晶化された半導体膜よりなることを特徴
とする半導体装置。 - 【請求項7】 絶縁表面を有する基板上に形成された第
1の薄膜トランジスタを有する画素領域と、 前記基板上に形成された第2の薄膜トランジスタを有す
るドライバー回路と補正メモリ回路、入力ポート回路、
メモリ回路またはCPUとを有し、 前記第1の薄膜トランジスタと前記第2の薄膜トランジ
スタのチャネル形成領域は、ニッケルを含有する半導体
膜よりなり、 前記第2の薄膜トランジスタのチャネル形成領域には、
前記基板表面と概略平行な方向に柱状の結晶が存在して
いることを特徴とする半導体装置。 - 【請求項8】 絶縁表面を有する基板上に形成された第
1の薄膜トランジスタを有する画素領域と、 前記基板上に形成された第2の薄膜トランジスタを有す
るドライバー回路と補正メモリ回路、入力ポート回路、
メモリ回路またはCPUとを有し、 前記第1の薄膜トランジスタと前記第2の薄膜トランジ
スタのチャネル形成領域は、ニッケルを含有する半導体
膜よりなり、 前記第2の薄膜トランジスタのチャネル形成領域では、
前記基板表面と概略平行な方向に結晶成長していること
を特徴とする半導体装置。 - 【請求項9】 絶縁表面を有する基板上に形成された第
1の薄膜トランジスタを有する画素領域と、 前記基板上に形成された第2の薄膜トランジスタを有す
るドライバー回路と補正メモリ回路、入力ポート回路、
メモリ回路またはCPUとを有し、 前記第1の薄膜トランジスタと前記第2の薄膜トランジ
スタのチャネル形成領域は、ニッケルを含有する半導体
膜よりなり、 前記第1の薄膜トランジスタのチャネル形成領域では、
前記基板表面と概略垂直な方向に結晶成長していること
を特徴とする半導体装置。 - 【請求項10】 請求項1乃至9のいずれか一におい
て、前記絶縁表面を有する基板は、酸化珪素膜が形成さ
れたガラス基板であることを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2001280261A Division JP3824898B2 (ja) | 2001-09-14 | 2001-09-14 | 半導体装置の作製方法 |
Publications (2)
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---|---|
JPH11168220A JPH11168220A (ja) | 1999-06-22 |
JP3242884B2 true JP3242884B2 (ja) | 2001-12-25 |
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JP (1) | JP3242884B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100788545B1 (ko) | 2006-12-29 | 2007-12-26 | 삼성에스디아이 주식회사 | 유기 전계 발광 표시 장치 및 그 제조 방법 |
KR100788551B1 (ko) | 2006-12-29 | 2007-12-26 | 삼성에스디아이 주식회사 | 유기 전계 발광 표시 장치 및 그 제조 방법 |
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JPH11168220A (ja) | 1999-06-22 |
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