JP3211929B2

JP3211929B2 - 薄膜半導体装置およびその製造方法

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Publication number: JP3211929B2
Application number: JP03413995A
Authority: JP
Inventors: 剛司細田; 昌浩足立
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1995-02-22
Filing date: 1995-02-22
Publication date: 2001-09-25
Anticipated expiration: 2016-09-25
Also published as: JPH08236772A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、薄膜半導体装置の駆動
方法、薄膜半導体装置およびその製造方法に関し、さら
に詳しくは、絶縁性基板上に形成された薄膜トランジス
タ（以下、ＴＦＴと称する）のリーク電流を低減でき、
集積回路やアクティブマトリクスパネル等、幅広い応用
範囲に適用することができる薄膜半導体装置の駆動方
法、薄膜半導体装置およびその製造方法に関する。

【０００２】

【従来の技術】近年、絶縁性基板上にＴＦＴを形成する
技術が盛んに研究されている。この技術は、集積回路や
安価な絶縁性基板を用いて薄型ディスプレイを実現する
アクティブマトリクスパネル等、様々な薄膜半導体装置
に適用することができ、幅広い応用範囲を有している。
このような薄膜半導体装置にＴＦＴを適用する場合に
は、高い電界効果移動度や低いリーク電流が重要となっ
てくる。移動度の高いＴＦＴを形成するための手段とし
ては、ＴＦＴを構成するシリコン層を固相成長法または
レーザー照射法により結晶化して多結晶層とする方法等
が用いられている。

【０００３】ところで、半導体薄膜として多結晶層を用
いたＴＦＴ（以下、多結晶ＴＦＴと称する）において
は、多結晶半導体薄膜中の結晶粒界にトラップ準位が高
密度に存在するため、このトラップ準位を介してキャリ
アが流れ、多結晶層を用いない通常の結晶シリコンを半
導体に用いた電界効果トランジスタに比べてリーク電流
が多くなるという特徴がある。

【０００４】図６に、多結晶ＴＦＴのドレイン電流−ゲ
ート電圧特性（ＩＤ−ＶＧＳ特性）の一例を示す。この
図において、ＩＤはドレイン電流、ＶＧＳはソースに対
するゲート電圧である。この図は、ソースに対するドレ
インの電圧ＶＤＳが１４Ｖの場合の特性を示す。

【０００５】この図より理解されるように、ＩＤはＶＧ
Ｓが−３Ｖ付近で最小値となり、ＶＧＳがそれより負方
向になるに従って急激に増大する。これは、ＶＧＳが負
方向になるに従って、半導体薄膜表面にＰ型のホールキ
ャリアが増加し、Ｎ型領域との間に形成されるＰＮ接合
の幅が狭まって、高電界が発生し、リーク電流が急激に
増加するからである。

【０００６】このようなバイアス領域を含む領域をＴＦ
Ｔの動作範囲として使用すると、リーク電流が大きい素
子となってしまう。特に、このようなリーク電流が大き
いＴＦＴをアクティブマトリクス表示装置の画素スイッ
チング素子として使用すると、コンデンサとしての画素
に書き込まれたデータ（電荷）が、ＴＦＴを通ってリー
ク電流として流れ出して失われるため、正しく表示がで
きない。

【０００７】さて、多結晶ＴＦＴの製造においては、半
導体薄膜のソース領域およびドレイン領域となる部分に
不純物を導入後、ソース領域およびドレイン領域の活性
化を行っている。従来、この活性化方法としては、熱活
性化法およびレーザー照射によるレーザー活性化法等が
知られている。

【０００８】前者の熱活性化法は、近年、低温プロセス
化の要請があることから、６００℃程度の比較的低温で
行われるようにもなってきている。一方、後者のレーザ
ー活性化法は、基板を室温に保ったままでソース領域お
よびドレイン領域の活性化が可能であるため、歪み点が
低い安価なガラス基板を用いることができるという有力
な方法である。例えば、ＭＩＳ（金属−絶縁体−シリコ
ン）構造のトランジスタのレーザー活性化法について
は、特開平６−２０４２５０号公報等に記載されてい
る。

【０００９】以下に、従来のレーザー活性化法によりソ
ース領域およびドレイン領域の活性化を行うＴＦＴの作
製方法を図７を用いて説明する。

【００１０】まず、図７（Ａ）に示すように、基板２０
１上に下地絶縁膜２０２を堆積する。その上に、実質的
に真性の結晶性半導体薄膜を堆積し、これをパターニン
グして島状半導体領域２０３を形成する。

【００１１】次に、その上に、ゲート絶縁膜２０４を堆
積し、さらにその上にゲート電極２０５を形成する。

【００１２】次に、図７（Ｂ）に示すように、後のイオ
ンドーピングまたはイオン注入工程、およびレーザー照
射工程におけるゲート電極２０５の保護等のために必要
に応じて陽極酸化膜２０６を形成する。陽極酸化の方法
およびその利点等については、特開平５−２６７６６６
号公報、特開平５−２６７６６７号公報等に記載されて
いる。

【００１３】その後、図７（Ｃ）に示すように、イオン
ドーピングまたはイオン注入法により、ゲート電極２０
５をマスクとして不純物を自己整合的に半導体領域２０
３に注入し、ソース領域およびドレイン領域となる不純
物領域２０７を形成する。

【００１４】次に、図７（Ｄ）に示すように、レーザー
光を照射して不純物注入により結晶性が劣化した領域の
結晶性を回復させて、ソース領域およびドレイン領域を
活性化する。

【００１５】さらに、図７（Ｅ）に示すように、層間絶
縁膜２０８を堆積してコンタクトホールを設ける。その
上に、ソース電極およびドレイン電極２０９を形成して
ソース領域およびドレイン領域２０７に接続させる。こ
れにより、多結晶ＴＦＴが完成する。

【００１６】

【発明が解決しようとする課題】上述のＴＦＴにおいて
は、そのＩＤ−ＶＧＳ特性において、ゲート電圧ＶＧＳ
が負方向に増加して行くと、リーク電流が急激に増加す
る現象が起こるため、このような特性のＴＦＴをそのま
まスイッチング素子などの素子に使用すると、素子とし
て適正な動作が困難となる。

【００１７】また、上述のレーザー活性化法では、ソー
ス領域およびドレイン領域の活性化にレーザーアニール
を用いるため、図８（平面図）に示すように、ソース領
域３０２およびドレイン領域３０３が非常に短時間に加
熱・溶融され、その後、急速に冷却・固化される。この
とき、同時に、直接レーザー光が照射されない、ゲート
電極３０４の下のチャネル領域３０１でも、ソース領域
３０２およびドレイン領域３０３の近傍部は熱伝導のた
めに、同様の急速な加熱・溶融および冷却・固化が起こ
る。その結果、チャネル領域３０１において急速な加熱
・溶融および冷却・固化が起こった部分と起こらなかっ
た部分との境界に歪み領域３０５が発生する。

【００１８】例えば、セミコン関西・神戸ＦＰＤ技術セ
ミナー９４講演集ｐ２１〜ｐ２６に記載されているよう
に、アモルファスシリコン薄膜にレーザー光を照射した
場合、レーザー光端部に多結晶シリコンとアモルファス
シリコンとが混在する遷移領域が形成され、この領域で
は結晶性が不均一になる。同様に、多結晶シリコン薄膜
にレーザー照射する場合にも、再溶融される領域と再溶
融されない領域との境界領域が形成される。

【００１９】このような境界領域では結晶欠陥およびト
ラップ準位が増加するため、トランジスタの逆バイアス
時において、トラップ準位を介して発生するリーク電流
が増加する。この場合、トランジスタが多結晶ＴＦＴで
は、前述した図６に示すようなＩＤ−ＶＧＳ特性にな
る。

【００２０】本発明は、このような従来技術の課題を解
決すべくなされたものであり、電界効果移動度の高いＴ
ＦＴのリーク電流を低減することができる薄膜半導体装
置の駆動方法、薄膜半導体装置およびその製造方法を提
供することを目的とする。

【００２１】

【００２２】

【００２３】

【００２４】

【課題を解決するための手段】本発明の薄膜半導体装置
の製造方法は、絶縁性基板上に形成された薄膜トランジ
スタが半導体薄膜を有し、該半導体薄膜のソース領域お
よびドレイン領域がレーザーアニールにより活性化され
た薄膜半導体装置の製造方法において、絶縁性基板上に
半導体薄膜を成膜する工程と、該半導体薄膜上に、間に
ゲート絶縁膜を介してゲート電極を形成する工程と、該
ゲート電極側から該半導体薄膜に不純物をドーピングし
てソース領域およびドレイン領域を形成する工程と、該
ゲート電極の上およびゲート電極近傍の上に、レーザー
アニールにより発生する歪みをソース領域およびドレイ
ン領域に発生させるためのマスクを形成し、該マスク側
からレーザーを照射してソース領域およびドレイン領域
を活性化する工程とを含み、該マスクに、該ゲート電極
を被って設けられた高融点金属または合金膜を用いるこ
とにより上記目的が達成される。

【００２５】

【００２６】本発明の薄膜半導体装置の製造方法におい
て、前記マスクを、ソース領域およびドレイン領域の各
々の上を０．１μｍ以上被うように形成するようにする
のが好ましい。本発明の薄膜半導体装置は、上記に記載
の薄膜半導体装置の製造方法によって製造されるので、
そのことにより上記目的が達成される。

【００２７】

【作用】本発明においては、ＴＦＴがオフとなる期間
に、ドレイン電流がＶＧＳの変化に対して概略変化せず
にフラット状態になる部分を、ＴＦＴの動作範囲となる
ようにＶＧＳおよびＶＤＳを選択することにより、ＴＦ
Ｔを駆動させる。このように駆動させると、リーク電流
がほぼ一定状態となり、ＶＤＳに対して比例関係を有す
る状態になる。また、ドレイン電極がＶＧＳの変化に対
して概略変化せずにフラット状態になる部分は、リーク
電流が小さくなる部分であり、リーク電流を低くするこ
とができる。

【００２８】また、本発明においては、レーザーアニー
ル処理の際に、ＴＦＴのゲート電極の周囲にレーザー照
射に耐えられる材質からなるマスクを設けているので、
ソース領域およびドレイン領域で挟まれたチャネル領域
にはアニールに伴う熱変化が生じ難くなる。このとき、
ソース領域およびドレイン領域に、アニールに伴う歪み
を発生させるには、ゲート電極の上に設ける前記マスク
を、ソース領域およびドレイン領域の各々の上を０．１
μｍ以上被うように形成するとよい。上記マスクとして
は、ゲート電極の陽極酸化膜や、ゲート電極を被って設
けた絶縁膜、高融点金属または合金膜が該当する。

【００２９】

【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。

【００３０】（実施例１）本実施例では、リーク電流を
低減できる薄膜半導体装置の駆動方法について説明す
る。

【００３１】図１に、本実施例の薄膜半導体装置の駆動
方法を適用する薄膜半導体装置のＴＦＴ部分の断面図を
示す。このＴＦＴは、上述の従来の多結晶半導体薄膜を
用いたトップゲート型のＮチャネルＴＦＴと同一のもの
である。

【００３２】この図において、２０１は石英、ガラス板
等からなる絶縁性基板、２０２は必要に応じて形成され
る二酸化シリコン等からなる下地絶縁膜、２０３は多結
晶シリコンなどからなる多結晶半導体薄膜、２０４は二
酸化シリコン等からなるゲート絶縁膜、２０５はゲート
電極、２０６は必要に応じて形成される陽極酸化膜、２
０７は多結晶半導体薄膜２０３にリンやヒ素等の不純物
をドーピングして得られるソース領域およびドレイン領
域、２０８は二酸化シリコン等からなる層間絶縁膜、２
０９はソース電極およびドレイン電極を示す。

【００３３】この多結晶ＴＦＴのＩＤ−ＶＧＳ特性は、
図６に示したように、ＶＧＳが−３Ｖ付近の時にリーク
電流が最小値となり、ＶＧＳが負方向に大きくなるに従
って急激に増大する。これは、ゲート電極２０５下の半
導体薄膜２０３に形成されたホールキャリアが存在する
Ｐ型領域とＮ型領域とのＰＮ接合の幅が減少して高電界
が発生し、トラップ準位を介して流れるリーク電流が増
加するためである。

【００３４】本実施例においては、このような特性を示
す多結晶ＴＦＴを備えた薄膜半導体装置を駆動する際
に、ドレイン電流がＶＧＳの変化に対してフラットであ
る部分のみが動作範囲となるように、ドレイン電極電位
とソース電極電位との電位差ＶＤＳおよびＶＧＳを選択
する。

【００３５】このようにすると、リーク電流がほぼ一定
状態となり、ＶＤＳに対して比例関係を有する状態にな
る。また、ドレイン電流がＶＧＳの変化に対して概略変
化せずにフラット状態になる部分は、リーク電流が小さ
くなる部分であり、リーク電流を低くすることができ
る。例えば、図６に示したＩＤ−ＶＧＳ特性の場合、Ｖ
ＤＳ＝１４Ｖに対してＶＧＳを約−２Ｖから約−６Ｖま
での範囲で使用すれば、ドレイン電流をほぼ一定とする
ことができる。これにより、リーク電流は、ほぼ一定と
なってＶＤＳに対して比例関係を有する状態になり、約
５ｐＡ以下に抑えることができる。

【００３６】本発明においては、特性が異なる他のＴＦ
Ｔにおいても、リーク電流特性を予め良く調べ、リーク
電流が少なくなるように、ＶＤＳおよびＶＧＳを選択し
て駆動することにより、実質的にリーク電流を低減する
ことができる。

【００３７】上記実施例ではＮチャネルＴＦＴが形成さ
れた薄膜半導体装置について説明したが、ＰチャネルＴ
ＦＴの場合も同様にＴＦＴがオフとなる期間に、ドレイ
ン電流がＶＧＳの変化に対して、フラットである部分の
みが動作範囲となるように、ドレイン電極電位とソース
電極電位との電位差をＶＤＳおよびＶＧＳを選択する。

【００３８】図９（ａ）は、実施例１で説明した、本発
明の薄膜半導体装置の駆動方法を適用するアクティブマ
トリクスパネルの構成を示す回路図である。図９（ｂ）
は本発明の薄膜半導体装置の駆動方法による場合の動作
バイアスを示し、図９（ｃ）は従来の薄膜半導体装置の
駆動方法による場合の動作バイアスを示す。本発明の薄
膜半導体装置の駆動方法を適用するアクティブマトリク
スパネルは、一対の基板の間に液晶９０４が挟まれてお
り、一方の基板の液晶９０４側に複数のソースバスライ
ン９０５がほぼ平行に配線されると共に、ソースバスラ
イン９０５と交差して複数のゲートバスライン９０６が
ほぼ平行に配線されている。ソースバスライン９０５と
ゲートバスライン９０６とが交差する部分には、スイッ
チングＴＦＴ９０３が設けられ、ＴＦＴ９０３のゲート
電極はゲートバスライン９０６に電気的に接続され、Ｔ
ＦＴ９０３のソース電極はソースバスライン９０５に電
気的に接続され、ＴＦＴ９０３のドレイン電極は図示し
ない画素電極に電気的に接続されている。一方、液晶９
０４を挟む他方の基板の液晶９０４側には、画素電極と
対向して対向電極が設けられている。

【００３９】かかる構成のアクティブマトリクスパネル
に備わったＴＦＴ９０３に対して書き込み電流９０１を
与えると、図９（ｂ）に示すようにゲート電位ＶＧ、ド
レイン電位ＶＤおよび画素電極電位の各バイアスが変化
する。図９（ｃ）においても同様に示している。これら
図９（ｂ）および（ｃ）から理解されるように、従来の
駆動方法による場合にはリーク電流９０２｛図９（ａ）
参照｝が多いため、画素電極電位の低下が大きくなって
適正な表示を得ることができない。これに対して、本発
明の駆動方法による場合にはリーク電流が少ないため、
画素電極電位の低下が小さくなって画素に書き込まれた
データは適正に表示されることとなる。

【００４０】（実施例２）本実施例は、ＴＦＴのリーク
電流を低減する薄膜半導体装置の製造方法について説明
する。

【００４１】図２（Ｅ）に本実施例で得られた薄膜半導
体装置のＴＦＴ部分の断面図を示す。このＴＦＴは、ト
ップゲート型のＮチャネルＴＦＴである。この図におい
て、４０１は絶縁性基板、４０２は必要に応じて形成さ
れる下地絶縁膜、４０３は多結晶半導体薄膜、４０４は
ゲート絶縁膜、４０５はゲート電極、４０６は必要に応
じて形成される陽極酸化膜、４０７はソース領域および
ドレイン領域、４０８は層間絶縁膜、４０９はソース電
極およびドレイン電極を示す。

【００４２】このＴＦＴは、以下のようにして作製し
た。

【００４３】まず、図２（Ａ）に示すように、石英、ガ
ラス板等からなる絶縁性基板４０１上に、通常の化学気
相堆積法（ＣＶＤ法）またはスパッタリング法により、
酸化シリコンからなる下地絶縁膜４０２を厚み３００ｎ
ｍ堆積した。

【００４４】その上に、減圧化学気相堆積法（ＬＰＣＶ
Ｄ法）によりチャネル領域、ソース領域およびドレイン
領域となるアモルファスシリコン（ａ−Ｓｉ）膜を厚み
５０ｎｍ堆積した。

【００４５】その後、アニール温度６００℃、アニール
時間２４時間の固相成長法により多結晶シリコン膜と
し、さらにレーザー結晶化法を用いてより高品質の多結
晶シリコン膜とした。これをパターニングして島状半導
体薄膜４０３を形成し、その上にＣＶＤ法により酸化シ
リコンなどからなるゲート絶縁膜４０４を厚み１００ｎ
ｍ堆積し、さらにその上に、ＡｌＴｉメタル等を用いて
ゲート電極４０５を形成した。

【００４６】次に、図２（Ｂ）に示すように、３％酒石
酸アンモニウムとエチレングリコールを１対９で混合し
た液を用いて８０Ｖの電圧でゲート電極４０５を陽極酸
化し、０．１μｍの陽極酸化膜４０６を形成した。

【００４７】その後、ソース領域およびドレイン領域と
なる部分をパターニングしてドライエッチング法により
ソース領域およびドレイン領域上のゲート絶縁膜４０４
をエッチング除去した。エッチングには、４フッ化炭素
および水素ガスを用いた。この時、ゲート電極のアルミ
ナからなる陽極酸化膜４０６は除去されない。

【００４８】その後、イオンドーピング法により、ゲー
ト電極４０５をマスクとして不純物を自己整合的に半導
体薄膜４０３に注入し、ソース領域およびドレイン領域
となる不純物領域４０７を形成した。ここでは、ホスフ
ィンおよび水素ガスを１０ｋｅＶに加速して５×１０¹⁴
／ｃｍ²の量を注入した。

【００４９】続いて、図２（Ｃ）に示すように、３％蓚
酸を用いて８０Ｖの電圧でゲート電極４０５をさらに陽
極酸化し、ソース領域およびドレイン領域４０７の上を
０．５μｍ被う状態に陽極酸化膜４０６ａを形成した。
この陽極酸化膜４０６ａは、後のレーザー照射工程にお
いてマスクの働きをする。

【００５０】その後、波長３０８ｎｍのＸｅＣｌレーザ
ー光を照射して、イオンドーピングにより不純物が注入
されて結晶性が劣化したソース領域およびドレイン領域
４０７の結晶性を回復させた。この時のレーザーエネル
ギー密度は２００〜３００ｍＪ／ｃｍ²、例えば２５０
ｍＪ／ｃｍ²とし、基板温度は室温〜４００℃、例えば
４００℃とした。

【００５１】その後、図２（Ｄ）に示すように、酢酸と
バッファードフッ酸とを含む溶液を用いて陽極酸化膜を
エッチングにより除去した。後で形成された陽極酸化膜
４０６ａは、先に形成された陽極酸化膜４０６よりも密
度が小さく、構造が脆いので、このエッチング工程にお
いては、後で形成された陽極酸化膜４０６ａのみがエッ
チング除去される。

【００５２】さらに、図２（Ｅ）に示すように、層間絶
縁膜４０８を堆積してコンタクトホールを設け、その上
にソース電極およびドレイン電極４０９を形成してソー
ス領域およびドレイン領域４０７に接続させることによ
りＮチャネルＴＦＴを完成した。

【００５３】ＰチャネルＴＦＴについても同様な方法で
形成可能であり、さらにＣＭＯＳ技術を用いてＣＭＯＳ
回路を形成することも可能である。

【００５４】このようにして得られたＴＦＴは、ソース
領域およびドレイン領域にレーザーアニールの際に生じ
る歪みが存在し、チャネル領域には存在しなかった。ま
た、本実施例のＴＦＴでは、図３に示すようなＩＤ−Ｖ
ＧＳ特性が得られた。したがって、このＴＦＴにおいて
は、ＴＦＴがオフとなる期間において、ＶＧＳが約−３
Ｖ〜−１１Ｖの範囲であるフラット領域で駆動するとよ
い。また、リーク電流は、図６に示した場合よりも減少
した。さらに、移動度は、Ｎチャネル型で約１４０ｃｍ
²／Ｖｓ、Ｐチャネル型で約６０ｃｍ²／Ｖｓの値とする
ことができた。

【００５５】（実施例３）本実施例は、ＴＦＴのリーク
電流を低減する他の薄膜半導体装置の製造方法について
説明する。

【００５６】図４（Ｅ）に、本実施例にて得られた薄膜
半導体装置のＴＦＴ部分の断面図を示す。このＴＦＴ
は、トップゲート型のＮチャネルＴＦＴである。この図
において、５０１は絶縁性基板、５０２は必要に応じて
形成される下地絶縁膜、５０３は多結晶半導体薄膜、５
０４はゲート絶縁膜、５０５はゲート電極、５０６は必
要に応じて形成される陽極酸化膜、５０７はソース領域
およびドレイン領域、５０９は層間絶縁膜、５１０はソ
ース電極およびドレイン電極を示す。

【００５７】このＴＦＴは、以下のようにして作製し
た。

【００５８】まず、図４（Ａ）に示すように、石英、ガ
ラス板等からなる絶縁性基板５０１上に、通常のＣＶＤ
法またはスパッタリング法により、酸化シリコンからな
る下地絶縁膜５０２を厚み３００ｎｍ堆積した。

【００５９】その上に、ＬＰＣＶＤ法によりチャネル領
域、ソース領域およびドレイン領域となるアモルファス
シリコン（ａ−Ｓｉ）膜を厚み５０ｎｍ堆積した。

【００６０】その後、アニール温度６００℃、アニール
時間２４時間の固相成長法により多結晶シリコン膜と
し、さらにレーザー結晶化法を用いてより高品質の多結
晶シリコン膜とした。これをパターニングして島状半導
体薄膜５０３を形成し、その上にＣＶＤ法により酸化シ
リコンなどからなるゲート絶縁膜５０４を厚み１００ｎ
ｍ堆積し、さらにその上に、ＡｌＴｉメタル等を用いて
ゲート電極５０５を形成した。

【００６１】次に、図４（Ｂ）に示すように、３％酒石
酸アンモニウムとエチレングリコールを１対９で混合し
た液を用いて８０Ｖの電圧でゲート電極５０５を陽極酸
化し、０．１μｍの陽極酸化膜５０６を形成した。

【００６２】その後、ソース領域およびドレイン領域と
なる部分をパターニングしてドライエッチング法により
ソース領域およびドレイン領域上のゲート絶縁膜５０４
をエッチング除去した。エッチングには、４フッ化炭素
および水素ガスを用いた。この時、アルミナからなる陽
極酸化物５０６は除去されない。

【００６３】その後、イオンドーピング法により、ゲー
ト電極５０５をマスクとして不純物を自己整合的に半導
体薄膜５０３に注入し、ソース領域およびドレイン領域
となる不純物領域５０７を形成した。ここでは、ホスフ
ィンおよび水素ガスを１０ｋｅＶに加速して５×１０¹⁴
／ｃｍ²の量を注入した。

【００６４】続いて、図４（Ｃ）に示すように、ＣＶＤ
法により絶縁膜としてのシリコン酸化膜を形成してパタ
ーニングし、ゲート電極５０５を被い、かつ、ソース領
域およびドレイン領域５０７の上を０．５μｍ被う状態
にマスク５０８を形成した。このようなレーザー照射に
耐えられる絶縁膜としては、他に窒化シリコンなどが挙
げられる。

【００６５】その後、波長３０８ｎｍのＸｅＣｌレーザ
ー光を照射して、イオンドーピングにより不純物が注入
されて結晶性が劣化した領域の結晶性を回復させた。こ
の時のレーザーエネルギー密度は２００〜３００ｍＪ／
ｃｍ²、例えば２５０ｍＪ／ｃｍ²とし、基板温度は室温
〜４００℃、例えば４００℃とした。

【００６６】その後、図４（Ｄ）に示すように、層間絶
縁膜５０９を堆積し、図４（Ｅ）に示すようにコンタク
トホールを設け、その上にソース電極およびドレイン電
極５１０を形成してソース領域およびドレイン領域５０
７に接続させることによりＮチャネルＴＦＴを完成し
た。

【００６７】ＰチャネルＴＦＴについても同様な方法で
形成可能であり、さらにＣＭＯＳ技術を用いてＣＭＯＳ
回路を形成することも可能である。

【００６８】このようにして得られたＴＦＴは、実施例
２と同様にリーク電流を減少させることができる。

【００６９】（実施例４）本実施例は、ＴＦＴのリーク
電流を低減する、更に他の薄膜半導体装置の製造方法に
ついて説明する。

【００７０】図５（Ｅ）に、本実施例で得られた薄膜半
導体装置のＴＦＴ部分の断面図を示す。このＴＦＴは、
トップゲート型のＮチャネルＴＦＴである。この図にお
いて、６０１は絶縁性基板、６０２は必要に応じて形成
される下地絶縁膜、６０３は多結晶半導体薄膜、６０４
はゲート絶縁膜、６０５はゲート電極、６０６は必要に
応じて形成される陽極酸化膜、６０７はソース領域およ
びドレイン領域、６０９は層間絶縁膜、６１０はソース
電極およびドレイン電極を示す。

【００７１】このＴＦＴは、以下のようにして作製し
た。

【００７２】まず、図５（Ａ）に示すように、石英、ガ
ラス板等からなる絶縁性基板６０１上に、通常のＣＶＤ
法またはスパッタリング法により、酸化シリコンからな
る下地絶縁膜６０２を厚み３００ｎｍ堆積した。

【００７３】その上に、ＬＰＣＶＤ法によりチャネル領
域、ソース領域およびドレイン領域となるアモルファス
シリコン（ａ−Ｓｉ）膜を厚み５０ｎｍ堆積した。

【００７４】その後、アニール温度６００℃、アニール
時間２４時間の固相成長法により多結晶シリコン膜と
し、さらにレーザー結晶化法を用いてより高品質の多結
晶シリコン膜とした。これをパターニングして島状半導
体薄膜６０３を形成し、その上にＣＶＤ法により酸化シ
リコンなどからなるゲート絶縁膜６０４を厚み１００ｎ
ｍ堆積し、さらにその上に、ＡｌＴｉメタル等を用いて
ゲート電極６０５を形成した。

【００７５】次に、図５（Ｂ）に示すように、３％酒石
酸アンモニウムとエチレングリコールを１対９で混合し
た液を用いて８０Ｖの電圧でゲート電極６０５を陽極酸
化し、０．１μｍの陽極酸化膜６０６を形成した。

【００７６】その後、ソース領域およびドレイン領域と
なる部分をパターニングしてドライエッチング法により
ソース領域およびドレイン領域上のゲート絶縁膜６０４
をエッチング除去した。エッチングには、４フッ化炭素
および水素ガスを用いた。この時、アルミナからなる陽
極酸化膜６０６は除去されない。

【００７７】その後、イオンドーピング法により、ゲー
ト電極６０５をマスクとして不純物を自己整合的に半導
体薄膜６０３に注入し、ソース領域およびドレイン領域
となる不純物領域６０７を形成した。ここでは、ホスフ
ィンおよび水素ガスを１０ｋｅＶに加速して５×１０¹⁴
／ｃｍ²の量を注入した。

【００７８】続いて、図５（Ｃ）に示すように、スパッ
タリング法により高融点金属であるＴａ膜を形成してパ
ターニングし、ゲート電極６０５を被い、かつ、ソース
領域およびドレイン領域６０７の上を０．５μｍ被うよ
うにマスク６０８を形成した。このマスク６０８として
は、レーザー照射に耐えられる、上記Ｔａやそれ以外の
Ｗからなる高融点金属、あるいはその高融点金属の合金
膜を用いることができる。

【００７９】その後、波長３０８ｎｍのＸｅＣｌレーザ
ー光を照射して、イオンドーピングにより不純物が注入
されて結晶性が劣化した領域の結晶性を快復させた。こ
の時のレーザーエネルギー密度は２００〜３００ｍＪ／
ｃｍ²、例えば２５０ｍＪ／ｃｍ²とし、基板温度は室温
〜４００℃、例えば４００℃とした。

【００８０】その後、図５（Ｄ）に示すように、層間絶
縁膜６０９を堆積し、図５（Ｅ）に示すようにコンタク
トホールを設け、その上にソース電極およびドレイン電
極６１０を形成してソース領域およびドレイン領域６０
７に接続させることによりＮチャネルＴＦＴを完成し
た。

【００８１】このようにして得られたＴＦＴは、実施例
２と同様にリーク電流を減少させることができた。

【００８２】ＰチャネルＴＦＴについても同様な方法で
形成可能であり、さらにＣＭＯＳ技術を用いてＣＭＯＳ
回路を形成することも可能である。

【００８３】以上、本発明の実施例について説明した
が、本発明は上記実施例に限定されるものではなく、本
発明の技術思想に基づいて各種の変形が可能である。

【００８４】上記素子領域を構成する半導体薄膜の材料
としては、シリコン、ゲルマニウム、シリコン−ゲルマ
ニウム、砒化ガリウム等を用いることができる。また、
ゲート電極材料としては、ドープドシリコン、タンタ
ル、タングステン、モリブデン、アルミニウム、チタ
ン、クロム、またはそれらの合金、ケイ化物あるいは窒
化物等を用いることができる。

【００８５】本発明の薄膜半導体装置は、集積回路やア
クティブマトリクスパネル等、幅広い範囲に適用するこ
とができ、例えば、密着型イメージセンサー、ドライバ
ー内蔵型サーマルヘッド、有機系ＥＬなどを発光素子と
したドライバー内蔵型の光書き込み素子や表示素子、三
次元ＩＣなどが挙げられる。

【００８６】

【発明の効果】以上の説明から明らかなように、本発明
によれば、絶縁性基板上にＴＦＴが形成された薄膜半導
体装置においてリーク電流を低減して駆動できる。ま
た、本発明の薄膜半導体装置の製造方法による場合は、
ＴＦＴのソース領域およびドレイン領域をレーザー照射
により活性化する際に境界部に発生する歪みがチャネル
領域に存在しないようにできるので、この歪みに起因す
るリーク電流が少ない薄膜半導体装置を製造できる。

【図面の簡単な説明】

【図１】実施例１の薄膜半導体装置の駆動方法にて駆動
されるＴＦＴを示す断面図である。

【図２】実施例２の薄膜半導体装置の製造工程を示す断
面図である。

【図３】実施例２の薄膜半導体装置におけるＴＦＴのＩ
Ｄ−ＶＧＳ特性を示すグラフである。

【図４】実施例３の薄膜半導体装置の製造工程を示す断
面図である。

【図５】実施例４の薄膜半導体装置の製造工程を示す断
面図である。

【図６】従来の薄膜半導体装置におけるＴＦＴのＩＤ−
ＶＧＳ特性を示すグラフである。

【図７】従来の薄膜半導体装置の製造工程を示す断面図
である。

【図８】従来のＴＦＴにおいて、レーザーアニールによ
り生じる歪みを示す平面図である。

【図９】（ａ）は、実施例１で説明した薄膜半導体装置
の駆動方法を適用するアクティブマトリクスパネルの構
成を示す回路図、（ｂ）は本発明の薄膜半導体装置の駆
動方法による場合の動作バイアスを示し、（ｃ）は従来
の薄膜半導体装置の駆動方法による場合の動作バイアス
を示す。

【符号の説明】

２０１、４０１、５０１、６０１基板２０２、４０２、５０２、６０２下地絶縁膜２０３、４０３、５０３、６０３半導体薄膜２０４、４０４、５０４、６０４ゲート絶縁膜２０５、３０４、４０５、５０５、６０５ゲート電極２０６、４０６、４０６ａ、５０６、６０６陽極酸化
膜２０７、４０７、５０７、６０７ソース領域およびド
レイン領域５０８、６０８マスク２０８、４０８、５０９、６０９層間絶縁膜２０９、４０９、５１０、６１０ソース電極およびド
レイン電極３０１チャネル領域３０２ソース領域３０３ドレイン領域３０５歪み領域９０１書き込み電流９０２リーク電流９０３スイッチングＴＦＴ９０４液晶９０５ソースバスライン９０６ゲートバスライン

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/786 H01L 21/336 H01L 21/822 H01L 27/04

Claims

(57)【特許請求の範囲】

【請求項１】絶縁性基板上に形成された薄膜トランジ
スタが半導体薄膜を有し、該半導体薄膜のソース領域お
よびドレイン領域がレーザーアニールにより活性化され
た薄膜半導体装置の製造方法において、絶縁性基板上に半導体薄膜を成膜する工程と、該半導体薄膜上に、間にゲート絶縁膜を介してゲート電
極を形成する工程と、該ゲート電極側から該半導体薄膜
に不純物をドーピングしてソース領域およびドレイン領
域を形成する工程と、該ゲート電極の上およびゲート電極近傍の上に、レーザ
ーアニールにより発生する歪みをソース領域およびドレ
イン領域に発生させるためのマスクを形成し、該マスク
側からレーザーを照射してソース領域およびドレイン領
域を活性化する工程と、を含み、該マスクに、該ゲート電極を被って設けられた高融点金
属または合金膜を用いる、薄膜半導体装置の製造方法。
【請求項２】前記マスクを、前記ソース領域およびド
レイン領域の各々の上を０．１μｍ以上被うように形成
する、請求項１に記載の薄膜半導体装置の製造方法。
【請求項３】請求項１に記載の製造方法によって製造
された薄膜半導体装置。