JP2001160624A

JP2001160624A - 薄膜半導体装置

Info

Publication number: JP2001160624A
Application number: JP34280099A
Authority: JP
Inventors: Kenichi Yoshino; 健一吉野; Yasuyoshi Mishima; 康由三島; Michiko Takei; 美智子竹井
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1999-12-02
Filing date: 1999-12-02
Publication date: 2001-06-12
Anticipated expiration: 2019-12-02
Also published as: JP4323037B2

Abstract

(57)【要約】【課題】薄膜半導体装置に関し、オン電流を増大させ
るとともにオフ電流を低減し、且つ、耐熱性を向上させ
ることを目的とする。【解決手段】透明絶縁基板１上に少なくとも第１の金
属膜２、陽極酸化膜３、第１の絶縁膜４、多結晶シリコ
ン膜５、第２の絶縁膜６、及び、第２の金属膜７を順に
積層して薄膜半導体装置を構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は薄膜半導体装置に関
するものであり、特に、アクティブマトリクス型液晶表
示装置のデータドライバ及びゲートドライバ、或いは、
画素スイッチング素子等として用いる多結晶シリコン薄
膜トランジスタ（ＴＦＴ）のゲート電極構造及び駆動方
法に特徴のある薄膜半導体装置に関するものである。

【０００２】

【従来の技術】従来、液晶表示装置は小型・軽量・低消
費電力であるため、ＯＡ端末やプロジェクター等に使用
されたり、或いは、携帯可能性を利用して小型液晶テレ
ビ等に使用されており、特に、高品質液晶表示装置用に
は、画素毎にスイッチング用のアクティブ素子を設けた
アクティブマトリクス型液晶表示装置が用いられてい
る。

【０００３】この様なアクティブマトリクス型液晶表示
装置においては、表示部における個々の画素をＴＦＴ等
のアクティブ素子で動作させることによって、単純マト
リクス型液晶表示装置の様な非選択時のクロストークを
完全に排除することができ、優れた表示特性を示すこと
が可能になる。

【０００４】なかでも、ＴＦＴを用いたアクティブマト
リクス型液晶表示装置は、制御素子として駆動能力が高
いので、ドライバ内蔵液晶表示装置や、高解像度・高精
細液晶表示装置に適用されているが、特に多結晶シリコ
ンはアモルファスシリコンに比べて移動度が高いので、
高速動作に適しており、また、周辺回路を同時に形成す
ることが可能であるので、高級機種のアクティブマトリ
クス型液晶表示装置用としては多結晶シリコンを用いた
薄膜ＴＦＴが用いられている。

【０００５】ここで、図８を参照して従来のＴＦＴを説
明する。図８参照図８は、従来のＴＦＴの概略的断面図であり、ガラス基
板６１上に下地絶縁膜となるＳｉＮ膜６２及びＳｉＯ₂
膜６３を介して、ＰＣＶＤ法（プラズマＣＶＤ法）を用
いて、厚さが、例えば、５０ｎｍのα−Ｓｉ膜を堆積さ
せたのち、エキシマレーザを用いてレーザアニールを施
すことによって多結晶Ｓｉ膜６４に変換する。

【０００６】次いで、ドライ・エッチングを施すことに
よって多結晶Ｓｉ膜を所定形状の島状領域（図示せず）
にエッチングしたのち、再び、ＰＣＶＤ法によってゲー
ト酸化膜６５を堆積させ、次いで、スパッタリング法に
よってＡｌ膜を堆積させたのち、ドライ・エッチングを
施すことによってＡｌゲート電極６６を形成する。

【０００７】次いで、Ａｌゲート電極６６をマスクとし
てＰ（リン）等のｎ型不純物をイオン注入することによ
ってｎ型ソース領域６７及びｎ型ドレイン領域６８を形
成したのち、全面にＳｉＯ₂膜及びＳｉＮ膜を順次堆積
させて層間絶縁膜６９とし、次いで、ｎ型ソース領域６
７、ｎ型ドレイン領域６８、及び、Ａｌゲート電極６６
に対するコンタクトホールを形成したのち、全面に、Ｔ
ｉ，Ａｌ，Ｔｉを順次堆積させ、パターニングすること
によってＴｉ／Ａｌ／Ｔｉ構造のソース電極７０、ドレ
イン電極７１、及び、ゲート引出電極（図示せず）を形
成することによってＴＦＴの基本構成が得られる。

【０００８】しかし、この様な多結晶シリコンＴＦＴに
おいては、ゲート絶縁膜の膜厚分布等に起因するしきい
値Ｖ_thのバラツキが大きく、このようなＶ_thのバラツキ
をなくすためにはゲート絶縁膜を薄くすれば良いが、そ
うすると耐圧が低下してオン電流を多くすることができ
ないという問題が発生する。

【０００９】そこで、この様な問題を解決するために、
同導電型の多結晶シリコン電極からなるバックゲート電
極を設けることによりオン電流を増大させることが提案
されているので（必要ならば、特開平５−２３５３５１
号公報の従来例参照）、ここで、図９を参照して従来の
二重ゲート電極ＴＦＴを説明する。

【００１０】図９参照図９は従来の二重ゲート電極ＴＦＴの概略的構成図であ
り、まず、シリコン基板８１上に下地酸化膜８２を介し
て不純物ドープ多結晶シリコンからなる下部ゲート電極
８３を形成したのち、ＣＶＤ法によって下部ゲート絶縁
膜８４を堆積させ、次いで、活性層となる多結晶Ｓｉ薄
膜８５を形成したのち、左右にｎ型ソース領域８６及び
ｎ型ドレイン領域８７を形成する。

【００１１】次いで、ＣＶＤ法によって上部ゲート絶縁
膜８８、及び、不純物ドープの多結晶シリコンからなる
上部ゲート電極８９を形成したのち、全面に層間絶縁膜
９０を設け、次いで、ｎ型ソース領域８６及びｎ型ドレ
イン領域８７に対するコンタクトホールを形成したの
ち、配線金属膜の堆積とパターニングとを行ってソース
電極９１及びドレイン電極９２を形成することによって
二重ゲート電極ＴＦＴの基本構成が得られる。

【００１２】しかし、上記のような多結晶シリコンＴＦ
Ｔに用いる多結晶シリコン膜は、単結晶シリコン膜に比
べて結晶性が劣るため、単結晶シリコンＴＦＴと比較し
てオフ電流が高いという問題があり、この様なオフ電流
の問題を解決するために、ＬＤＤ（ＬｉｇｈｔｌｙＤ
ｏｐｅｄＤｒａｉｎ）構造を採用することによって、
ＴＦＴのオフ状態の時のチャネル−ドレイン領域（ソー
ス領域）間の電界を緩和し、それによって、リーク電流
を低減することが試みられている。

【００１３】さらに、上記の提案においては、上下の多
結晶シリコンゲート電極を互いに逆導電型にすることに
よって、ゲート電圧の高い動作領域におけるオン電流を
減少させることなしに、ゲート電圧０Ｖ付近でチャネル
−ドレイン領域間の電界を緩和してオフ電流を大幅に低
減することが試みられている。

【００１４】

【発明が解決しようとする課題】しかし、従来のガラス
基板を用いたＴＦＴにおいては、温度の上昇に伴ってガ
ラス基板の熱伝導特性が低下するので、動作環境温度の
上昇に伴ってブレークダウンが発生したり、素子が熱破
壊されるという問題がある。

【００１５】また、上述の従来の二重ゲート電極ＴＦＴ
はシリコン基板を用いているので、大画面アクティブマ
トリクス型液晶表示装置に適用することはできないとい
う問題があり、また、シリコン基板をガラス基板に置き
換えたとしても、上下のゲート電極は多結晶シリコン膜
で形成されているので、熱伝導性に劣り、熱的に弱いと
いう問題は解消されないという問題がある。

【００１６】したがって、本発明は、オン電流を増大さ
せるとともにオフ電流を低減し、且つ、耐熱性を向上さ
せることを目的とする。

【００１７】

【課題を解決するための手段】ここで、図１を参照して
本発明における課題を解決するための手段を説明する。図１参照（１）本発明は、薄膜半導体装置において、透明絶縁基
板１上に少なくとも第１の金属膜２、陽極酸化膜３、第
１の絶縁膜４、多結晶シリコン膜５、第２の絶縁膜６、
及び、第２の金属膜７を順に積層した積層構造を有する
ことを特徴とする。

【００１８】この様に、透明絶縁基板１と能動層を構成
する多結晶シリコン膜５との間に熱伝導性に優れる金属
膜、即ち、第１の金属膜２を設けることによって、この
第１の金属膜２がヒートシンクとして機能するので、薄
膜半導体装置の動作環境温度を高めることができ、耐熱
性が向上し、また、オフ電流Ｉ_OFFを低減することがで
きる。

【００１９】また、第１の金属膜２上に陽極酸化膜３を
設けることによって、多結晶シリコン膜５を形成する際
のレーザアニール工程における第１の金属膜２を構成す
る元素のマイグレーションを抑制し、それによって、ヒ
ロックが発生することを防止することができる。なお、
第１の金属膜２としては、熱伝導性に優れ且つ陽極酸化
が可能なＡｌ、Ａｌ合金、Ｔａ、Ｍｏ−Ｔａ、或いは、
Ａｕが望ましい。

【００２０】さらに、第１の金属膜２に電圧を印加する
ことによって、即ち、第１の金属膜２をバックゲート電
極とすることによって、薄膜半導体装置のオン電流を増
大することができるとともに、キャリアの移動度を高め
ることができる。

【００２１】（２）また、本発明は、薄膜半導体装置に
おいて、同一の透明絶縁基板１上に、第２の絶縁膜６を
ゲート絶縁膜とし、且つ、第２の金属膜７をゲート電極
とするｐチャネル型薄膜トランジスタ及びｎチャネル型
薄膜トランジスタを設けるとともに、ｐチャネル型薄膜
トランジスタを設ける領域にのみ、ｐチャネル型薄膜ト
ランジスタを構成する多結晶シリコン膜５の下に、第１
の絶縁膜４を介して、陽極酸化膜３及び第１の金属膜２
を設けたことを特徴とする。

【００２２】上述のように、第１の金属膜２を設けるこ
とによってキャリアの移動度を高めることができるの
で、ｐチャネル型薄膜トランジスタにのみ第１の金属膜
２を設けることによって正孔の移動度を高め、ｎチャネ
ル型薄膜トランジスタの動作速度に近づけることによっ
て、相補型薄膜半導体装置の動作速度の整合性を高める
ことができる。

【００２３】（３）また、本発明は、上記（１）及び
（２）において、第１の金属膜２を、第２の金属膜７と
電気的に接続した電極、或いは、第２の金属膜７とは独
立の電極のいずれかとすることを特徴とする。

【００２４】この様に、第１の金属膜２を第２の金属膜
７と電気的に接続した電極として同電位の電圧を印加す
ることによってオン電流を増大することができ、また、
第１の金属膜２を第２の金属膜７とは独立の電極とし、
任意の電圧を印加することによってしきい値電圧Ｖ_thを
任意に制御することができる。

【００２５】

【発明の実施の形態】ここで、図２を参照して本発明の
第１の実施の形態のＴＦＴの製造工程を説明する。図２（ａ）参照まず、ＴＦＴ基板となる厚さが、例えば、１．１ｍｍの
透明のガラス基板１１上に、スパッタリング法によって
厚さが５０〜５００ｎｍ、例えば、２００ｎｍのＡｌ膜
１２を堆積させたのち、酒石酸エチレングリコール溶液
中で陽極酸化を行うことによって、厚さが２０〜１５０
ｎｍ、例えば、３０ｎｍの陽極酸化膜、即ち、Ａｌ₂Ｏ
₃膜１３を形成する。

【００２６】図２（ｂ）参照以降は、従来と同様に、ＰＣＶＤ法を用いて厚さが、例
えば、５０ｎｍのＳｉＮ膜１４、厚さが、例えば、１０
０ｎｍのＳｉＯ₂膜１５、及び、厚さが、例えば、５０
ｎｍのα−Ｓｉ膜１６を順次堆積させたのち、ＸｅＣｌ
エキシマレーザを用いてレーザ光１７をオーバラップさ
せながらスキャンニングしてレーザアニールすることに
よってα−Ｓｉ膜１６を多結晶化する。なお、このレー
ザアニール工程において、Ａｌ膜１２の表面に陽極酸化
によって形成したＡｌ₂Ｏ₃膜１３がＡｌ膜１２からの
Ａｌのマイグレーションを抑制されてヒロックの発生が
防止されることが、走査型電子顕微鏡像によって確認さ
れた。

【００２７】図２（ｃ）参照次いで、多結晶化させた多結晶Ｓｉ膜１８にドライ・エ
ッチングを施すことによって島状領域にしたのち、島状
領域とした多結晶Ｓｉ膜１８上に、ＰＣＶＤ法を用いて
厚さが、例えば、１２０ｎｍのＳｉＯ₂膜を堆積させ、
次いで、スパッタリング法によって厚さが、例えば、３
００ｎｍのＡｌ膜を堆積させたのち、通常のフォトエッ
チング工程を用いてパターニングすることによってゲー
ト酸化膜１９及びＡｌゲート電極２０を形成する。

【００２８】次いで、Ａｌゲート電極２０をマスクとし
て多結晶シリコン膜１８にＰ（リン）をイオン注入する
ことによって、ｎ型ソース領域２１及びｎ型ドレイン領
域２２を形成したのち、全面に、ＳｉＯ₂膜及びＳｉＮ
膜を順次堆積させて層間絶縁膜２３とし、次いで、ｎ型
ソース領域２１、ｎ型ドレイン領域２２、及び、Ａｌゲ
ート電極２０に対するコンタクトホールを形成したの
ち、全面にＴｉ，Ａｌ，Ｔｉを順次堆積させ、パターニ
ングすることによってＴｉ／Ａｌ／Ｔｉ構造のソース電
極２４、ドレイン電極２５、及び、ゲート引出電極（図
示せず）を形成することによってｎチャネル型ＴＦＴの
基本構成が得られる。

【００２９】図３（ａ）参照図３（ａ）は、参考のために示した図８の従来のＴＦＴ
のＩ_d−Ｖ_g特性図であり、ゲート長Ｌを５μｍ、ゲー
ト幅Ｗを３μｍとし、ドレイン電圧Ｖ_dを１Ｖにした状
態でゲート電圧Ｖ_gを変化させた場合のドレイン電流Ｉ
_dを示しており、図から明らかなように、動作環境温度
が７５℃においてブレークダウンが発生し、１００℃に
おいては、素子が熱的に破壊され、ゲート電圧Ｖ_gによ
らず、一定のドレイン電流Ｉ_dが流れることになる。

【００３０】図３（ｂ）参照図３（ｂ）は、本発明の第１の実施の形態のＴＦＴのＩ
_d−Ｖ_g特性図であり、ゲート長Ｌを５μｍ、ゲート幅
Ｗを３μｍとし、ドレイン電圧Ｖ_dを１Ｖにした状態で
ゲート電圧Ｖ_gを変化させた場合のドレイン電流Ｉ_dを
示しており、図から明らかなように、動作環境温度が１
００℃になっても室温とほぼ同等の特性が得られるとと
もに、ゲート電圧Ｖ_gが負におけるドレイン電流Ｉ_d、
即ち、オフ電流Ｉ_OFFを図３（ａ）の従来のＴＦＴに比
べて低減することができる。

【００３１】これは、動作環境温度が上昇してガラス基
板１１の熱伝導率が低下しても、ガラス基板１１上に設
けたＡｌ膜１２がヒートシンクとして機能するので、素
子の自己加熱による熱的破壊に対する耐性が向上するた
めと考えられる。

【００３２】図４（ａ）参照図４（ａ）は、上記の第１の実施の形態のＴＦＴのＡｌ
膜１２に対しても引出電極を設け、引出電極を介してＡ
ｌ膜１２に所定のバックゲート電圧Ｖ_bgを印加した場合
のＶ_thのバックゲート電圧依存性の説明図であり、この
場合も、ドレイン電圧Ｖ_dを１Ｖにした状態でゲート電
圧Ｖ_gを変化させた場合のドレイン電流Ｉ_dを示してい
る。図から明らかなように、バックゲート電圧Ｖ_bgとし
て正電圧を印加した場合には、正電圧の増加とともにＶ
_thが高くなり、バックゲート電圧Ｖ_bgとして負電圧を印
加した場合には、負電圧の増加とともにＶ_thが低くな
る。

【００３３】図４（ｂ）参照図４（ｂ）は、上記の第１の実施の形態のＴＦＴの導電
型を反転してｐチャネル型ＴＦＴとした場合のＶ_thのバ
ックゲート電圧依存性の説明図であり、その他の条件は
図４（ａ）の場合と同様である。図から明らかなよう
に、バックゲート電圧Ｖ_bgとして正電圧を印加した場合
には、正電圧の増加とともにＶ_thが低くなり、バックゲ
ート電圧Ｖ_bgとして負電圧を印加した場合には、負電圧
の増加とともにＶ_thが高くなる。

【００３４】この様に、本発明の第１の実施の形態にお
いては、Ａｌ膜１２がヒートシンクとして機能するの
で、耐熱性が高くなり、１００℃の動作環境温度におい
ても適正な動作が可能になり、且つ、オフ電流Ｉ_OFFを
低減することができ、同じ動作環境温度においては、Ａ
ｌ膜を設けない従来のＴＦＴのオフ電流Ｉ_OFFの１／１
０以下にすることができる。

【００３５】また、Ａｌ膜１２の表面を陽極酸化してＡ
ｌ₂Ｏ₃膜１３を形成しているので、このＡｌ₂Ｏ₃膜
１３がＡｌ膜１２を構成するＡｌのマイグレーションを
抑制するので、レーザアニール工程においてヒロックが
発生することを防止することができる。

【００３６】また、図４に示すように、Ａｌ膜１２に電
圧を印加した場合には、バックゲート電極となるので、
Ｖ_thをＡｌ膜１２に印加する電圧によって制御すること
ができ、また、キャリアの移動度を高めることができ
る。なお、この場合には、各ＴＦＴ毎にＡｌ膜１２を分
割する必要がある。

【００３７】次に、図５を参照して、本発明の第２の実
施の形態のＴＦＴの製造工程を説明する。図５（ａ）参照まず、ＴＦＴ基板となる厚さが、例えば、１．１ｍｍの
透明のガラス基板１１上に、スパッタリング法によって
厚さが５０〜５００ｎｍ、例えば、２００ｎｍのＡｌ膜
を堆積させたのち、ドライ・エッチングを施すことによ
って所定形状にパターニングしてＡｌバックゲート電極
２６を形成し、次いで、酒石酸エチレングリコール溶液
中で陽極酸化を行うことによって、Ａｌバックゲート電
極２６の表面に厚さが２０〜１５０ｎｍ、例えば、３０
ｎｍの陽極酸化膜、即ち、Ａｌ₂Ｏ₃膜２７を形成す
る。

【００３８】図５（ｂ）参照以降は、上記の第１の実施の形態と同様に、ＰＣＶＤ法
を用いてＡｌ₂Ｏ₃膜２７上の厚さが、例えば、５０ｎ
ｍのＳｉＮ膜１４、厚さが、例えば、１００ｎｍのＳｉ
Ｏ₂膜１５、及び、厚さが、例えば、５０ｎｍのα−Ｓ
ｉ膜１６を順次堆積させたのち、ＸｅＣｌエキシマレー
ザを用いてレーザ光１７をオーバラップさせながらスキ
ャンニングしてレーザアニールすることによってα−Ｓ
ｉ膜１６を多結晶化する。なお、このレーザアニール工
程において、Ａｌバックゲート電極２６の表面に陽極酸
化によって形成したＡｌ₂Ｏ₃膜２７がＡｌのマイグレ
ーションを抑制するので、ヒロックの発生が防止され
る。

【００３９】図５（ｃ）参照次いで、多結晶化させた多結晶Ｓｉ膜にドライ・エッチ
ングを施すことによって島状領域にしたのち、島状領域
とした多結晶Ｓｉ膜１８上に、ＰＣＶＤ法を用いて厚さ
が、例えば、１２０ｎｍのＳｉＯ₂膜を堆積させ、次い
で、スパッタリング法によって厚さが、例えば、３００
ｎｍのＡｌ膜を堆積させたのち、通常のフォトエッチン
グ工程を用いてパターニングすることによってゲート酸
化膜１９及びＡｌゲート電極２０を形成する。

【００４０】次いで、Ａｌゲート電極２０をマスクとし
て多結晶シリコン膜１８にＰ（リン）をイオン注入する
ことによって、ｎ型ソース領域２１及びｎ型ドレイン領
域２２を形成したのち、全面に、ＳｉＯ₂膜及びＳｉＮ
膜を順次堆積させて層間絶縁膜２３とし、次いで、ｎ型
ソース領域２１、ｎ型ドレイン領域２２、Ａｌゲート電
極２０、及び、Ａｌバックゲート電極２６に対するコン
タクトホールを形成したのち、全面にＴｉ，Ａｌ，Ｔｉ
を順次堆積させ、パターニングすることによってＴｉ／
Ａｌ／Ｔｉ構造のソース電極２４、ドレイン電極２５、
ゲート引出電極（図示せず）、及び、バックゲート引出
電極（図示せず）を形成することによって二重ゲート電
極ｎチャネル型ＴＦＴの基本構成が得られる。

【００４１】この第２の実施の形態においては、ガラス
基板１１上に設けたＡｌ膜がＡｌバックゲート電極２６
としてパターニングされているので、Ａｌバックゲート
電極２６に起因するＳ−Ｇ間容量、Ｄ−Ｇ間容量、及
び、配線容量等の寄生容量を低減することができ、それ
によって、動作速度の遅延を抑制することができる。

【００４２】また、この場合も、バックゲート電極は熱
伝導性に優れたＡｌで形成されているので、従来の多結
晶Ｓｉによってバックゲート電極を形成した二重ゲート
電極ＴＦＴに比べて耐熱性を向上することができる。

【００４３】次に、図６及び図７を参照して、本発明の
第３の実施の形態の相補型ＴＦＴの製造工程を説明す
る。図６（ａ）参照まず、ＴＦＴ基板となる厚さが、例えば、１．１ｍｍの
透明のガラス基板３１上に、スパッタリング法によって
厚さが５０〜５００ｎｍ、例えば、２００ｎｍのＡｌ膜
を堆積させたのち、ドライ・エッチングを施すことによ
ってｐチャネル型ＴＦＴを形成する領域に対応する所定
形状にパターニングしてＡｌバックゲート電極３２を形
成し、次いで、酒石酸エチレングリコール溶液中で陽極
酸化を行うことによって、Ａｌバックゲート電極３２の
表面に厚さが２０〜１５０ｎｍ、例えば、５０ｎｍの陽
極酸化膜、即ち、Ａｌ₂Ｏ₃膜３３を形成する。この場
合、全てのＡｌバックゲート電極３２の表面が陽極酸化
されるように、各ｐチャネル型ＴＦＴに対応するＡｌバ
ックゲート電極３２を相互に電気的に接続させておき、
陽極酸化ののちに接続部を切断すれば良い。

【００４４】図６（ｂ）参照次いで、上記の第１の実施の形態と同様に、ＰＣＶＤ法
を用いてＡｌ₂Ｏ₃膜３３上の厚さが、例えば、５０ｎ
ｍのＳｉＮ膜３４、厚さが、例えば、１００ｎｍのＳｉ
Ｏ₂膜３５、及び、厚さが、例えば、５０ｎｍのα−Ｓ
ｉ膜を順次堆積させたのち、ＸｅＣｌエキシマレーザを
用いてレーザ光をオーバラップさせながらスキャンニン
グしてレーザアニールすることによってα−Ｓｉ膜を多
結晶化し、次いで、多結晶化させた多結晶Ｓｉ膜にドラ
イ・エッチングを施すことによって多結晶Ｓｉ島状領域
３６及び多結晶Ｓｉ島状領域３７を形成する。なお、こ
の場合にも、レーザアニール工程において、Ａｌバック
ゲート電極３２の表面に陽極酸化によって形成したＡｌ
₂Ｏ₃膜３３がＡｌバックゲート電極３２を構成するＡ
ｌのマイグレーションを抑制するので、ヒロックの発生
が防止される。

【００４５】図６（ｃ）参照次いで、ＰＣＶＤ法を用いて全面に、厚さが、例えば、
１００ｎｍのＳｉＯ₂膜を堆積させ、次いで、スパッタ
リング法によって厚さが、例えば、３００ｎｍのＡｌ膜
を堆積させたのち、通常のフォトエッチング工程を用い
てパターニングすることによってｎチャネル型ＴＦＴの
ゲート酸化膜３８及びＡｌゲート電極３９と、ｐチャネ
ル型ＴＦＴのゲート酸化膜４０及びＡｌゲート電極４１
を形成する。

【００４６】次いで、多結晶Ｓｉ島状領域３７をレジス
トマスク４２で被覆したのち、Ａｌゲート電極３９をマ
スクとして多結晶Ｓｉ島状領域３６にＢイオン４３をイ
オン注入することによって、ｐ型ソース領域４４及びｐ
型ドレイン領域４５を形成する。

【００４７】図７（ｄ）参照次いで、レジストマスク４２を除去したのち、多結晶Ｓ
ｉ島状領域３６を新たなレジストマスク４６で被覆し、
Ａｌゲート電極４１をマスクとして多結晶Ｓｉ島状領域
３７にＰイオン４７をイオン注入することによって、ｎ
型ソース領域４８及びｎ型ドレイン領域４９を形成す
る。

【００４８】図７（ｅ）参照次いで、全面に、ＳｉＯ₂膜及びＳｉＮ膜を順次堆積さ
せて層間絶縁膜５０とし、次いで、ｐ型ソース領域４
４、ｐ型ドレイン領域４５、ｎ型ソース領域４８、ｎ型
ドレイン領域４９、Ａｌゲート電極３９、Ａｌゲート電
極４１、及び、Ａｌバックゲート電極３２に対するコン
タクトホールを形成したのち、全面にＴｉ，Ａｌ，Ｔｉ
を順次堆積させ、パターニングすることによってＴｉ／
Ａｌ／Ｔｉ構造のソース電極５１、ドレイン電極５２、
ソース電極５３、ドレイン電極５４、Ａｌゲート電極３
９に対するゲート引出電極（図示せず）、Ａｌゲート電
極４１に対するゲート引出電極（図示せず）、及び、バ
ックゲート引出電極５５を形成することによって二重ゲ
ート電極相補型ＴＦＴの基本構成が得られる。

【００４９】この本発明の第３の実施の形態において
は、ｐチャネル型ＴＦＴに対応する領域にのみＡｌバッ
クゲート電極３２を設けているので、キャリア、即ち、
正孔の移動度を向上することができ、それによって、ｎ
チャネル型ＴＦＴにおける電子の移動度とのバランスを
改善することができるので、ｎチャネル型ＴＦＴとｐチ
ャネル型ＴＦＴの動作速度の整合性を取ることができ、
良好な高速動作が可能になる。

【００５０】以上、本発明の各実施の形態を説明してき
たが、本発明は各実施の形態に記載した構成及び条件に
限られるものではなく、各種の変更が可能である。例え
ば、上記の各実施の形態においては、ガラス基板上にＡ
ｌ膜を設けているが、Ａｌに限られるものではなく、Ａ
ｌ以外に、Ａｌ合金、Ｔａ、Ｍｏ−Ｔａ、或いは、Ａｕ
等の金属膜を用いても良いものであり、熱伝導性に優
れ、且つ、陽極酸化が可能な金属膜であれば良い。

【００５１】また、上記の各実施の形態においては、ゲ
ート電極としてＡｌを用いているが、バックゲート電極
をＡｌ以外に変更した場合には、それに合わせてゲート
電極を同じ金属膜に変更しても良いものであり、さらに
は、互いに別の金属膜を用いても良いものである。

【００５２】また、上記の各実施の形態においては、Ｌ
ＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）構造を
採用していないが、必要に応じてＬＤＤ構造を採用して
も良いものであり、それによって、ＴＦＴのオフ状態の
時のチャネル−ドレイン領域（ソース領域）間の電界を
緩和して、オフ電流Ｉ_OFF、即ち、リーク電流をさらに
低減することができる。

【００５３】また、上記の第２及び第３の実施の形態に
おいては、ガラス基板上に堆積させたＡｌ膜をパターニ
ングしたのち陽極酸化を行っているが、Ａｌ膜を陽極酸
化したのち、パターニングしても良いものである。

【００５４】また、上記の第３の実施の形態において
は、ｎチャネル型ＴＦＴとの動作速度のバランスを取る
ためにｐチャネル型ＴＦＴにのみＡｌバックゲート電極
を設けているが、ｎチャネル型ＴＦＴ側にもＡｌバック
ゲート電極を設けても良いものであり、それによって、
相補型ＴＦＴの耐熱性を向上することができるととも
に、オフ電流Ｉ_OFFを低減することができる。

【００５５】また、上記の第３の実施の形態において
は、ｐチャネル型ＴＦＴ全体に対応する大きさのＡｌバ
ックゲート電極を設けているが、上記の第２の実施の形
態のように、ゲート電極に対応する大きさのバックゲー
ト電極としても良いものであり、それによって、寄生容
量を低減して動作速度を向上することができる。

【００５６】

【発明の効果】本発明によれば、ガラス基板等の透明絶
縁基板上に金属膜及び陽極酸化膜を介して多結晶Ｓｉ膜
を設けているので、α−Ｓｉ膜の多結晶Ｓｉ化に伴うヒ
ロックの発生を防止することができ、また、耐熱性を向
上することができるとともに、リーク電流を少なくする
ことができ、薄膜半導体装置の動作特性を向上すること
ができる。

【００５７】また、金属膜に電圧を印加することによっ
てしきい値電圧Ｖ_thを制御することができるとともに、
キャリアの移動度を改善することができ、それによっ
て、高性能で安定した動作特性の薄膜半導体装置を実現
することができる。

【図面の簡単な説明】

【図１】本発明の原理的構成の説明図である。

【図２】本発明の第１の実施の形態のＴＦＴの製造工程
の説明図である。

【図３】本発明の第１の実施の形態のＴＦＴのＩ_d−Ｖ
_g特性図である。

【図４】本発明の第１の実施の形態のＴＦＴのＶ_thのバ
ックゲート電圧依存性の説明図である。

【図５】本発明の第２の実施の形態のＴＦＴの製造工程
の説明図である。

【図６】本発明の第３の実施の形態の相補型ＴＦＴの途
中までの製造工程の説明図である。

【図７】本発明の第３の実施の形態の相補型ＴＦＴの図
６以降の製造工程の説明図である。

【図８】従来のＴＦＴの概略的断面図である。

【図９】従来の二重ゲート電極ＴＦＴの概略的断面図で
ある。

【符号の説明】

１透明絶縁基板２第１の金属膜３陽極酸化膜４第１の絶縁膜５多結晶シリコン膜６第２の絶縁膜７第２の金属膜１１ガラス基板１２Ａｌ層１３Ａｌ₂Ｏ₃膜１４ＳｉＮ膜１５ＳｉＯ₂膜１６ α−Ｓｉ膜１７レーザ光１８多結晶Ｓｉ膜１９ゲート酸化膜２０Ａｌゲート電極２１ｎ型ソース領域２２ｎ型ドレイン領域２３層間絶縁膜２４ソース電極２５ドレイン電極２６Ａｌバックゲート電極２７Ａｌ₂Ｏ₃膜３１ガラス基板３２Ａｌバックゲート電極３３Ａｌ₂Ｏ₃膜３４ＳｉＮ膜３５ＳｉＯ₂膜３６多結晶Ｓｉ島状領域３７多結晶Ｓｉ島状領域３８ゲート酸化膜３９Ａｌゲート電極４０ゲート酸化膜４１Ａｌゲート電極４２レジストマスク４３Ｂイオン４４ｐ型ソース領域４５ｐ型ドレイン領域４６レジストマスク４７Ｐイオン４８ｎ型ソース領域４９ｎ型ドレイン領域５０層間絶縁膜５１ソース電極５２ドレイン電極５３ソース電極５４ドレイン電極５５バックゲート引出電極６１ガラス基板６２ＳｉＮ膜６３ＳｉＯ₂膜６４多結晶Ｓｉ膜６５ゲート酸化膜６６Ａｌゲート電極６７ｎ型ソース領域６８ｎ型ドレイン領域６９層間絶縁膜７０ソース電極７１ドレイン電極８１シリコン基板８２下地酸化膜８３下部ゲート電極８４下部ゲート絶縁膜８５多結晶Ｓｉ薄膜８６ｎ型ソース領域８７ｎ型ドレイン領域８８上部ゲート絶縁膜８９上部ゲート電極９０層間絶縁膜９１ソース電極９２ドレイン電極

───────────────────────────────────────────────────── フロントページの続き (72)発明者竹井美智子神奈川県川崎市中原区上小田中４丁目１番１号富士通株式会社内Ｆターム(参考） 5F110 AA02 AA06 AA08 AA23 BB02 BB04 CC02 CC10 DD02 DD13 DD14 DD17 DD24 EE02 EE03 EE04 EE06 EE30 EE34 EE38 EE44 FF01 FF02 FF03 FF09 FF10 FF24 FF30 GG02 GG13 GG25 GG28 GG29 GG45 HJ01 HJ13 HL03 HL04 HL12 HL23 HM15 NN03 NN23 NN24 NN43 NN47 PP03 PP05 QQ04 QQ11

Claims

【特許請求の範囲】

【請求項１】透明絶縁基板上に少なくとも第１の金属
膜、陽極酸化膜、第１の絶縁膜、多結晶シリコン膜、第
２の絶縁膜、及び、第２の金属膜を順に積層した積層構
造を有することを特徴とする薄膜半導体装置。
【請求項２】同一の透明絶縁基板上に、第２の絶縁膜
をゲート絶縁膜とし、且つ、第２の金属膜をゲート電極
とするｐチャネル型薄膜トランジスタ及びｎチャネル型
薄膜トランジスタを設けるとともに、前記ｐチャネル型
薄膜トランジスタを設ける領域にのみ、前記ｐチャネル
型薄膜トランジスタを構成する多結晶シリコン膜の下
に、第１の絶縁膜を介して、陽極酸化膜及び第１の金属
膜を設けたことを特徴とする薄膜半導体装置。
【請求項３】上記第１の金属膜を、上記第２の金属膜
と電気的に接続した電極、或いは、前記第２の金属膜と
は独立の電極のいずれかとすることを特徴とする請求項
１または２に記載の薄膜半導体装置。