JP2000091583A - 半導体素子 - Google Patents
半導体素子Info
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- JP2000091583A JP2000091583A JP10253543A JP25354398A JP2000091583A JP 2000091583 A JP2000091583 A JP 2000091583A JP 10253543 A JP10253543 A JP 10253543A JP 25354398 A JP25354398 A JP 25354398A JP 2000091583 A JP2000091583 A JP 2000091583A
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- Japan
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- shielding layer
- semiconductor
- oxide film
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Abstract
(57)【要約】
【課題】 本発明は、絶縁性基板からの不純物の拡散を
抑えて、信頼性の優れた半導体素子を提供することを目
的とする。 【解決手段】 絶縁性基板１上に順次遮蔽層２、チャネ
ル領域、ソース・ドレイン領域を構成する半導体層３、
ゲート絶縁層である第１の絶縁層４、ゲート電極５を有
する半導体素子において、遮蔽層２がＶ族元素が添加さ
れたシリコン酸化膜を有する。Ｖ族元素により、絶縁層
基板１に含有されるナトリウムやアルミ等の不純物イオ
ンの拡散を防止する。また、好ましくは、Ｖ族元素が添
加されたシリコン酸化膜とよりも半導体層３側にキャッ
プ層を形成する。
抑えて、信頼性の優れた半導体素子を提供することを目
的とする。 【解決手段】 絶縁性基板１上に順次遮蔽層２、チャネ
ル領域、ソース・ドレイン領域を構成する半導体層３、
ゲート絶縁層である第１の絶縁層４、ゲート電極５を有
する半導体素子において、遮蔽層２がＶ族元素が添加さ
れたシリコン酸化膜を有する。Ｖ族元素により、絶縁層
基板１に含有されるナトリウムやアルミ等の不純物イオ
ンの拡散を防止する。また、好ましくは、Ｖ族元素が添
加されたシリコン酸化膜とよりも半導体層３側にキャッ
プ層を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス型液晶表示装置、ＳＲＡＭ、ラインセンサー等に用
いられる薄膜トランジスタに代表される半導体素子に関
するものである。
クス型液晶表示装置、ＳＲＡＭ、ラインセンサー等に用
いられる薄膜トランジスタに代表される半導体素子に関
するものである。
【０００２】
【従来の技術】現在、非晶質シリコン薄膜トランジスタ
（ａ−Ｓｉ ＴＦＴ）をスイッチング素子として用いた
アクティブマトリクス型液晶表示装置（ＴＦＴ−ＬＣ
Ｄ）は、ラップトップパソコンやノートパソコン、更に
はエンジニアリングワークステーション用の大型・大容
量フルカラーディスプレイとして広く利用されている。
（ａ−Ｓｉ ＴＦＴ）をスイッチング素子として用いた
アクティブマトリクス型液晶表示装置（ＴＦＴ−ＬＣ
Ｄ）は、ラップトップパソコンやノートパソコン、更に
はエンジニアリングワークステーション用の大型・大容
量フルカラーディスプレイとして広く利用されている。
【０００３】特に近年では、駆動回路を内蔵でき、高性
能、高精細化を図ることができる多結晶シリコン薄膜ト
ランジスタ（ｐｏｌｙ−Ｓｉ ＴＦＴ）をスイッチング
素子として用いたアクティブマトリクス型液晶表示装置
の研究開発が盛んに行われている。
能、高精細化を図ることができる多結晶シリコン薄膜ト
ランジスタ（ｐｏｌｙ−Ｓｉ ＴＦＴ）をスイッチング
素子として用いたアクティブマトリクス型液晶表示装置
の研究開発が盛んに行われている。
【０００４】このようなＴＦＴの構造は、電極や半導体
層の積層の順番によって、ゲート電極を先に形成し、絶
縁層を介して半導体層をその上面に形成するボトムゲー
ト型と、その逆に、半導体層を先に形成し、絶縁層を介
してその上面にゲート電極を形成するトップゲート型と
に分類される。両者を比較した場合、デバイス特性の観
点から、セルフアライン構造による微細化や寄生容量の
低減を容易に図り得ることができ、また製造プロセスへ
の制約も少ないトップゲート型が有利である。
層の積層の順番によって、ゲート電極を先に形成し、絶
縁層を介して半導体層をその上面に形成するボトムゲー
ト型と、その逆に、半導体層を先に形成し、絶縁層を介
してその上面にゲート電極を形成するトップゲート型と
に分類される。両者を比較した場合、デバイス特性の観
点から、セルフアライン構造による微細化や寄生容量の
低減を容易に図り得ることができ、また製造プロセスへ
の制約も少ないトップゲート型が有利である。
【０００５】しかしながら、トップゲート型ＴＦＴで
は、その構造上、半導体層のチャンネル領域がガラス基
板に近い位置に形成されているため、ガラス基板中に含
まれるナトリウムやアルミ等の不純物イオンが、製造プ
ロセス中に前記チャンネル領域に拡散することがある。
この不純物の拡散がＴＦＴの閾値電圧Ｖｔｈのシフトや
ＯＦＦ電流の増大等の誘因となり、ＴＦＴ特性を劣化さ
せるという課題があった。また更に、ＴＦＴに電圧を印
加したり、温度を上げてストレスを加えて加速試験を行
うと、ＴＦＴ特性は大きく劣化する。
は、その構造上、半導体層のチャンネル領域がガラス基
板に近い位置に形成されているため、ガラス基板中に含
まれるナトリウムやアルミ等の不純物イオンが、製造プ
ロセス中に前記チャンネル領域に拡散することがある。
この不純物の拡散がＴＦＴの閾値電圧Ｖｔｈのシフトや
ＯＦＦ電流の増大等の誘因となり、ＴＦＴ特性を劣化さ
せるという課題があった。また更に、ＴＦＴに電圧を印
加したり、温度を上げてストレスを加えて加速試験を行
うと、ＴＦＴ特性は大きく劣化する。
【０００６】そこで、上記の課題を解決するために、ガ
ラス基板と半導体層との間にＣＶＤ酸化膜や窒化膜等の
絶縁層を設けて、不純物の拡散を防止する方法が採用さ
れてきた（特開平５−２０３９８２号公報）。
ラス基板と半導体層との間にＣＶＤ酸化膜や窒化膜等の
絶縁層を設けて、不純物の拡散を防止する方法が採用さ
れてきた（特開平５−２０３９８２号公報）。
【０００７】以下に、このような従来のｐｏｌｙ−Ｓｉ
ＴＦＴの一般的な構造について、図４を用いて説明す
る。図４はトップゲート型ｐｏｌｙ−Ｓｉ ＴＦＴの概
略平面図であり、図４において、１は絶縁性基板、２は
不純物拡散防止層、３は半導体層、４は第１の絶縁層、
５はゲート電極、６は第２の絶縁層、７ｓ及び７ｄはそ
れぞれソース及びドレイン電極を示している。
ＴＦＴの一般的な構造について、図４を用いて説明す
る。図４はトップゲート型ｐｏｌｙ−Ｓｉ ＴＦＴの概
略平面図であり、図４において、１は絶縁性基板、２は
不純物拡散防止層、３は半導体層、４は第１の絶縁層、
５はゲート電極、６は第２の絶縁層、７ｓ及び７ｄはそ
れぞれソース及びドレイン電極を示している。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
ように不純物拡散防止層としてＣＶＤ酸化膜を用いた場
合、不純物の半導体層への拡散を完全に防止するために
は、膜厚を厚くしなければならないためにプロセスのタ
クトが低下するといった欠点を有し、窒化膜を用いた場
合は、不純物の拡散は抑えることができるが、窒化膜中
の固定電荷の影響により、ＴＦＴの初期Ｖｔｈ特性が大
きく負側にシフトするといった課題を有していた。
ように不純物拡散防止層としてＣＶＤ酸化膜を用いた場
合、不純物の半導体層への拡散を完全に防止するために
は、膜厚を厚くしなければならないためにプロセスのタ
クトが低下するといった欠点を有し、窒化膜を用いた場
合は、不純物の拡散は抑えることができるが、窒化膜中
の固定電荷の影響により、ＴＦＴの初期Ｖｔｈ特性が大
きく負側にシフトするといった課題を有していた。
【０００９】本発明はかかる点に鑑みてなされたもの
で、信頼性に優れた半導体素子を提供することを目的と
する。
で、信頼性に優れた半導体素子を提供することを目的と
する。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに本発明の半導体素子は、絶縁性基板上に形成された
遮蔽層と、前記遮蔽層上に形成されチャネル領域、ソー
ス・ドレイン領域を構成する半導体層と、前記半導体層
上に形成されたゲート絶縁層と、前記ゲート絶縁層上に
形成されたゲート電極とを有し、前記遮蔽層がＶ族元素
が添加されたシリコン酸化膜を有することを特徴とする
構成となっている。
めに本発明の半導体素子は、絶縁性基板上に形成された
遮蔽層と、前記遮蔽層上に形成されチャネル領域、ソー
ス・ドレイン領域を構成する半導体層と、前記半導体層
上に形成されたゲート絶縁層と、前記ゲート絶縁層上に
形成されたゲート電極とを有し、前記遮蔽層がＶ族元素
が添加されたシリコン酸化膜を有することを特徴とする
構成となっている。
【００１１】この構成によれば、遮蔽層に添加されたＶ
族元素により、絶縁性基板中に含まれ、かつ、半導体層
への悪影響を及ぼす元素の半導体層への拡散を抑制する
ことができるとともに、シリコン窒化膜を遮蔽層として
用いていないため、しきい値の変動などの発生をも防止
することができる。
族元素により、絶縁性基板中に含まれ、かつ、半導体層
への悪影響を及ぼす元素の半導体層への拡散を抑制する
ことができるとともに、シリコン窒化膜を遮蔽層として
用いていないため、しきい値の変動などの発生をも防止
することができる。
【００１２】上記の構成において、遮蔽層がＶ族元素が
添加されたシリコン酸化膜と前記シリコン酸化膜よりも
半導体層側に形成されたキャップ層とを有することによ
り、Ｖ族元素が半導体層へ拡散することを確実に防止す
ることができる。
添加されたシリコン酸化膜と前記シリコン酸化膜よりも
半導体層側に形成されたキャップ層とを有することによ
り、Ｖ族元素が半導体層へ拡散することを確実に防止す
ることができる。
【００１３】なお、上記の構成においては、Ｖ族元素が
イオン注入またはプラズマドーピング法により添加され
ていることが好ましく、また、Ｖ族元素が窒素、燐、砒
素のうちのいずれかであることが好ましい。
イオン注入またはプラズマドーピング法により添加され
ていることが好ましく、また、Ｖ族元素が窒素、燐、砒
素のうちのいずれかであることが好ましい。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態におけ
る半導体素子について、図面を参照しながら説明する。
る半導体素子について、図面を参照しながら説明する。
【００１５】（実施の形態１）図１は本発明の実施の形
態１における半導体素子の構成を示す薄膜トランジスタ
の断面図である。図１において、１は絶縁性基板、２は
遮蔽層であり、本実施の形態ではシリコン酸化膜にＶ族
元素である燐を添加した膜を用いた。３は半導体層、４
は第１の絶縁層（ゲート絶縁層）、５は第１の電極であ
るゲート電極、６は第２の絶縁層、７ｓ、７ｄは半導体
層３に電気的に接触する一対の第２の電極であるソース
・ドレイン電極を示している。
態１における半導体素子の構成を示す薄膜トランジスタ
の断面図である。図１において、１は絶縁性基板、２は
遮蔽層であり、本実施の形態ではシリコン酸化膜にＶ族
元素である燐を添加した膜を用いた。３は半導体層、４
は第１の絶縁層（ゲート絶縁層）、５は第１の電極であ
るゲート電極、６は第２の絶縁層、７ｓ、７ｄは半導体
層３に電気的に接触する一対の第２の電極であるソース
・ドレイン電極を示している。
【００１６】本実施の形態の特徴は、遮蔽層２の部分で
あり、図１における遮蔽層２を構成する第１の遮蔽層２
ａは、Ｖ族元素が添加されたシリコン酸化膜となってい
る。この構成によれば、Ｖ族元素が、ガラス基板中に含
有されるナトリウムやアルミ等の不純物イオンの製造プ
ロセス中のチャンネル領域への拡散を防止することがで
きるだけでなく、この遮蔽層２は基本的にはシリコン酸
化膜であるため、シリコン窒化膜を用いた時のように固
定電荷による悪影響を受けることもない理想的な遮蔽層
を得ることができる。
あり、図１における遮蔽層２を構成する第１の遮蔽層２
ａは、Ｖ族元素が添加されたシリコン酸化膜となってい
る。この構成によれば、Ｖ族元素が、ガラス基板中に含
有されるナトリウムやアルミ等の不純物イオンの製造プ
ロセス中のチャンネル領域への拡散を防止することがで
きるだけでなく、この遮蔽層２は基本的にはシリコン酸
化膜であるため、シリコン窒化膜を用いた時のように固
定電荷による悪影響を受けることもない理想的な遮蔽層
を得ることができる。
【００１７】なお、本実施の形態では、シリコン酸化膜
に添加するＶ族元素として燐を用いたが、他の材料とし
て窒素または砒素を用いてもよく、また、遮蔽層２を絶
縁性基板１上の全面に形成する構成としたが、半導体層
３の下部のみに形成してもよい。
に添加するＶ族元素として燐を用いたが、他の材料とし
て窒素または砒素を用いてもよく、また、遮蔽層２を絶
縁性基板１上の全面に形成する構成としたが、半導体層
３の下部のみに形成してもよい。
【００１８】次に以下では本実施の形態の半導体素子の
製造方法について、その製造工程断面図を示す図２を参
照しながら説明する。
製造方法について、その製造工程断面図を示す図２を参
照しながら説明する。
【００１９】まず図２（ａ）に示すように、ガラスなど
の絶縁性基板１上に遮蔽層２の一部を構成する第１の遮
蔽層２ａとなるシリコン酸化膜をＣＶＤ法により堆積
し、この第１の遮蔽層２ａにイオン注入法あるいはプラ
ズマドーピング法により燐を注入する。
の絶縁性基板１上に遮蔽層２の一部を構成する第１の遮
蔽層２ａとなるシリコン酸化膜をＣＶＤ法により堆積
し、この第１の遮蔽層２ａにイオン注入法あるいはプラ
ズマドーピング法により燐を注入する。
【００２０】次に図２（ｂ）に示すように、第１の遮蔽
層２ａ上にＣＶＤ法によりシリコン酸化膜からなる第２
の遮蔽層２ｂを堆積して遮蔽層２を形成する。続いて、
遮蔽層２上に非晶質半導体層３を堆積した後、非晶質半
導体層３にエキシマレーザー光を照射して結晶化させて
ｐｏｌｙ−Ｓｉの改質層とし、フォトリソグラフィー及
びエッチング技術により、半導体層３を所定の形状にパ
ターニングする。
層２ａ上にＣＶＤ法によりシリコン酸化膜からなる第２
の遮蔽層２ｂを堆積して遮蔽層２を形成する。続いて、
遮蔽層２上に非晶質半導体層３を堆積した後、非晶質半
導体層３にエキシマレーザー光を照射して結晶化させて
ｐｏｌｙ−Ｓｉの改質層とし、フォトリソグラフィー及
びエッチング技術により、半導体層３を所定の形状にパ
ターニングする。
【００２１】次に図２（ｃ）に示すように、半導体層３
及び遮蔽層２上にＣＶＤ法により第１の絶縁層４を堆積
し、第１の絶縁層４上にスパッタリング法にて第１の電
極であるゲート電極層を形成し、フォトリソグラフィー
及びエッチング技術により、ゲート電極５を所定の形状
にパターニングする。
及び遮蔽層２上にＣＶＤ法により第１の絶縁層４を堆積
し、第１の絶縁層４上にスパッタリング法にて第１の電
極であるゲート電極層を形成し、フォトリソグラフィー
及びエッチング技術により、ゲート電極５を所定の形状
にパターニングする。
【００２２】その後図２（ｄ）に示すように、ゲート電
極５をマスクとして用いて、半導体層３にイオン注入法
または質量分離を行わないイオンドーピング法によりド
ナーもしくはアクセプタとなる不純物を添加することに
よって、ソース領域３ｓ及びドレイン領域３ｄを形成す
る。
極５をマスクとして用いて、半導体層３にイオン注入法
または質量分離を行わないイオンドーピング法によりド
ナーもしくはアクセプタとなる不純物を添加することに
よって、ソース領域３ｓ及びドレイン領域３ｄを形成す
る。
【００２３】最後に図２（ｅ）に示すように、ＣＶＤ法
にて第２の絶縁層６を堆積した後、コンタクトホールを
開口し、スパッタリング法にて第２の電極であるソース
・ドレイン電極を形成し、フォトリソグラフィー及びエ
ッチング技術により、ソース電極７ｓ、ドレイン電極７
ｄを所定の形状にパターニングして薄膜トランジスタを
完成する。
にて第２の絶縁層６を堆積した後、コンタクトホールを
開口し、スパッタリング法にて第２の電極であるソース
・ドレイン電極を形成し、フォトリソグラフィー及びエ
ッチング技術により、ソース電極７ｓ、ドレイン電極７
ｄを所定の形状にパターニングして薄膜トランジスタを
完成する。
【００２４】以上本発明の実施の形態１における半導体
素子について説明を行ったが、図１及び図２に示した構
造においては、遮蔽層２は、第１の遮蔽層２ａと第２の
遮蔽層２ｂの積層構造となっており、この構造により、
より特性の良好な素子を得ることが可能となる。すなわ
ち、図１に示した構造によれば、第１の遮蔽層２ａによ
り、絶縁性基板１からのナトリウムやアルミ等の不純物
イオンの拡散を防止できるだけでなく、第１の遮蔽層２
ａ中に含有されているＶ族元素の存在に基づくチャネル
領域への悪影響（例えばしきい値変動）をＶ族元素が添
加されていない第２の遮蔽層２ｂ（キャップ層）の存在
により抑制することができる。
素子について説明を行ったが、図１及び図２に示した構
造においては、遮蔽層２は、第１の遮蔽層２ａと第２の
遮蔽層２ｂの積層構造となっており、この構造により、
より特性の良好な素子を得ることが可能となる。すなわ
ち、図１に示した構造によれば、第１の遮蔽層２ａによ
り、絶縁性基板１からのナトリウムやアルミ等の不純物
イオンの拡散を防止できるだけでなく、第１の遮蔽層２
ａ中に含有されているＶ族元素の存在に基づくチャネル
領域への悪影響（例えばしきい値変動）をＶ族元素が添
加されていない第２の遮蔽層２ｂ（キャップ層）の存在
により抑制することができる。
【００２５】（実施の形態２）以下本発明実施の形態２
における半導体素子について、その製造工程断面図を示
す図３を参照しながら説明する。
における半導体素子について、その製造工程断面図を示
す図３を参照しながら説明する。
【００２６】本実施の形態が上記の実施の形態１と異な
る点は、実施の形態１では、第１の遮蔽層をＶ族元素を
含有するシリコン酸化膜として堆積形成したのに対し
て、本実施の形態では、ガラスからなる絶縁性基板にＶ
族元素を注入することにより第１の遮蔽層を形成してい
る点であり、それ以外の構成については、基本的には上
記の実施の形態１と同様である。
る点は、実施の形態１では、第１の遮蔽層をＶ族元素を
含有するシリコン酸化膜として堆積形成したのに対し
て、本実施の形態では、ガラスからなる絶縁性基板にＶ
族元素を注入することにより第１の遮蔽層を形成してい
る点であり、それ以外の構成については、基本的には上
記の実施の形態１と同様である。
【００２７】なお、本実施の形態においても上記の実施
の形態１と同様に、シリコン酸化膜に添加するＶ族元素
として燐、窒素、砒素を用いてもよく、また、遮蔽層２
を絶縁性基板１上の全面に形成する構成としたが、半導
体層３の下部のみに形成してもよい。
の形態１と同様に、シリコン酸化膜に添加するＶ族元素
として燐、窒素、砒素を用いてもよく、また、遮蔽層２
を絶縁性基板１上の全面に形成する構成としたが、半導
体層３の下部のみに形成してもよい。
【００２８】そして本実施の形態における半導体素子は
下記のようにして形成する。まず図３（ａ）に示すよう
に、絶縁性基板に対して例えばイオン注入により燐を注
入して、絶縁性基板の表面部分を第１の遮蔽層２ａと
し、さらにその上にシリコン酸化膜を堆積して、第１の
遮蔽層２ａ中に含有されるＶ族元素のチャネル領域への
悪影響を防止するためのキャップ層の機能を果たす第２
の遮蔽層２ｂを形成する。
下記のようにして形成する。まず図３（ａ）に示すよう
に、絶縁性基板に対して例えばイオン注入により燐を注
入して、絶縁性基板の表面部分を第１の遮蔽層２ａと
し、さらにその上にシリコン酸化膜を堆積して、第１の
遮蔽層２ａ中に含有されるＶ族元素のチャネル領域への
悪影響を防止するためのキャップ層の機能を果たす第２
の遮蔽層２ｂを形成する。
【００２９】この後、半導体層３を堆積して、ゲート電
極５、ソース・ドレイン領域３ｓ、３ｄを形成する（図
３（ｂ）〜（ｅ）の工程）わけであるが、この部分につ
いては、上記の実施の形態１と同様であるため、説明を
省略する。
極５、ソース・ドレイン領域３ｓ、３ｄを形成する（図
３（ｂ）〜（ｅ）の工程）わけであるが、この部分につ
いては、上記の実施の形態１と同様であるため、説明を
省略する。
【００３０】本実施の形態においても、Ｖ族元素が添加
された第１の遮蔽層２ａが存在するため、ガラスなどの
絶縁性基板１からのナトリウムやアルミ等の不純物イオ
ンの拡散を防止できるだけでなく、第１の遮蔽層２ａ中
に含有されているＶ族元素の存在に基づくチャネル領域
への悪影響（例えばしきい値変動）をＶ族元素が添加さ
れていない第２の遮蔽層２ｂ（キャップ層）の存在によ
り抑制することができる。
された第１の遮蔽層２ａが存在するため、ガラスなどの
絶縁性基板１からのナトリウムやアルミ等の不純物イオ
ンの拡散を防止できるだけでなく、第１の遮蔽層２ａ中
に含有されているＶ族元素の存在に基づくチャネル領域
への悪影響（例えばしきい値変動）をＶ族元素が添加さ
れていない第２の遮蔽層２ｂ（キャップ層）の存在によ
り抑制することができる。
【００３１】
【発明の効果】以上のように本発明によれば、絶縁性基
板上に絶縁性基板から拡散する不純物を遮蔽するための
遮蔽層を設けた構造とすることにより、信頼性の優れた
半導体素子を提供することができる。
板上に絶縁性基板から拡散する不純物を遮蔽するための
遮蔽層を設けた構造とすることにより、信頼性の優れた
半導体素子を提供することができる。
【図１】本発明の実施の形態１における半導体素子（薄
膜トランジスタ）の断面図
膜トランジスタ）の断面図
【図２】本発明の実施の形態１における半導体素子（薄
膜トランジスタ）の製造工程断面図
膜トランジスタ）の製造工程断面図
【図３】本発明の実施の形態２における半導体素子（薄
膜トランジスタ）の製造工程断面図
膜トランジスタ）の製造工程断面図
【図４】従来の半導体素子（薄膜トランジスタ）の断面
図
図
１ 絶縁性基板 ２ 遮蔽層 ２ａ 第１の遮蔽層 ２ｂ 第２の遮蔽層（キャップ層） ３ 半導体層 ４ 第１の絶縁層 ５ 第１の電極（ゲート電極） ６ 第２の絶縁層 ７ｓ，７ｄ 一対の第２の電極（ソース・ドレイン電
極）
極）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西谷 幹彦 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 2H092 JA25 KA10 KA12 MA08 MA27 MA41 NA27
Claims (4)
- 【請求項１】 絶縁性基板上に形成された遮蔽層と、前
記遮蔽層上に形成されチャネル領域、ソース・ドレイン
領域を構成する半導体層と、前記半導体層上に形成され
たゲート絶縁層と、前記ゲート絶縁層上に形成されたゲ
ート電極とを有する半導体素子であって、前記遮蔽層が
Ｖ族元素が添加されたシリコン酸化膜を有することを特
徴とする半導体素子。 - 【請求項２】 絶縁性基板上に形成された遮蔽層と、前
記遮蔽層上に形成されチャネル領域、ソース・ドレイン
領域を構成する半導体層と、前記半導体層上に形成され
たゲート絶縁層と、前記ゲート絶縁層上に形成されたゲ
ート電極とを有する半導体素子であって、前記遮蔽層が
Ｖ族元素が添加されたシリコン酸化膜と前記シリコン酸
化膜よりも前記半導体層側に形成されたキャップ層とを
有することを特徴とする半導体素子。 - 【請求項３】 Ｖ族元素がイオン注入またはプラズマド
ーピング法により添加されていることを特徴とする請求
項１または２に記載の半導体素子。 - 【請求項４】 Ｖ族元素が窒素、燐、砒素のうちのいず
れかであることを特徴とする請求項１または２に記載の
半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10253543A JP2000091583A (ja) | 1998-09-08 | 1998-09-08 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10253543A JP2000091583A (ja) | 1998-09-08 | 1998-09-08 | 半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000091583A true JP2000091583A (ja) | 2000-03-31 |
Family
ID=17252842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10253543A Pending JP2000091583A (ja) | 1998-09-08 | 1998-09-08 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000091583A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007273919A (ja) * | 2006-03-31 | 2007-10-18 | Nec Corp | 半導体装置及びその製造方法 |
| US7494851B2 (en) | 2002-12-28 | 2009-02-24 | Lg Display Co., Ltd. | Thin film transistor array substrate and method for manufacturing the same |
-
1998
- 1998-09-08 JP JP10253543A patent/JP2000091583A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7494851B2 (en) | 2002-12-28 | 2009-02-24 | Lg Display Co., Ltd. | Thin film transistor array substrate and method for manufacturing the same |
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| US8431447B2 (en) | 2006-03-31 | 2013-04-30 | Nec Corporation | Method of manufacturing a semiconductor device with a front-end insulating layer interposed between a semiconductor layer and an insulating substrate |
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