KR20050071643A - Ｔｆｔ, 액티브 매트릭스 디스플레이, 액티브 매트릭스디스플레이용 액티브 플레이트, 및 다결정 실리콘 채널ｔｆｔ 제조 방법 - Google Patents

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칼 글라세
스탠리 디 브라더톤
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

채널(11) 위에 놓이는 게이트(10)를 갖는 다결정 실리콘 GOLDD TFT는 제 1 도펀트 주입 단계 동안 게이트(10)를 마스크로서 사용하여 수행된다. 스페이서(13,14)는 다음에 게이트(10)에 인접하게 형성되는 데, 상기 게이트는 에칭 공정에서 필렛(17)에 의해 규정되는 박막 금속층(19)의 부분을 포함한다. 스페이서 및 게이트는 소스 및 드레인 영역을 도핑하기 위한 마스크로서 사용되어 자기 정렬된 제조 기법을 제공하게 된다.

Description

ＴＦＴ, 액티브 매트릭스 디스플레이, 액티브 매트릭스 디스플레이용 액티브 플레이트, 및 다결정 실리콘 채널 ＴＦＴ 제조 방법{THIN FILM TRANSISTORS AND METHODS OF MANUFACTURE THEREOF}
본 발명은 액티브 매트릭스 액정 디스플레이(AMLCD) 혹은 다른 평면 패널 디스플레이에서 사용될 수 있는 박막 트랜지스터(TFT)에 관한 것이다.
당해 기술분야에서 잘 알려진 바와 같이, TFT는 AMLCD 및 다른 평면 패널 디스플레이에서 사용되어 그 디스플레이의 각각의 픽셀의 상태를 제어한다. 이 TFT는 미국 특허 제 US-A-5,130,829호에 기술되는 바와 같이, 다결정 반도체막을 사용하여 글래스 혹은 플라스틱 재료와 같은 고가의 절연 기판 상에 제조될 수 있다.
종래의 TFT는, 실리콘 이산화물층 상에 형성되고 강도핑된 소스 및 드레인 영역 사이에서 연장되는 폴리실리콘 채널과 함께 실리콘 이산화물과 같은 절연층을 포함한다. 이 폴리실리콘층은 어닐링 공정을 통해 비정질 실리콘층으로부터 형성될 수 있으며, 이 어닐링 공정은 J.Appl.Phys.82 (8) 15 Oct 97 S.D.Brotherton, D.J.McCulloch et al에서 기술된 바와 같은 엑시머 레이저를 사용하여 수행될 수 있다. 채널 위에는 절연층이 놓여지며, 다시 그 절연층 위에는 게이트 영역이 놓여지게 된다. 강도핑된 소스 및 드레인 영역은 자기정렬된 구조체를 형성하도록 게이트를 마스크로서 사용함으로써 폴리실리콘층 내에서 이온 주입에 의해 제조될 수 있다.
이러한 종래의 구성에서의 문제는, 높은 드레인 바이어스, 가령 10볼트를 초과하는 드레인 바이어스에서 핫 캐리어 불안정성이 발생하여, 그 전압이 통상적으로 사용되는 AMLCD에서 TFT의 성능을 저하시킬 수 있다는 것이다. 또한, 폴리실리콘 채널의 영역과 강도핑된 드레인 영역에서의 결함으로 인해, 트랜지스터의 오프 상태에서 누설 전류가 발생할 수 있다. 이 결함들은 트랜지스터의 온 상태에서의 채널 이동도(channel mobilities)를 감소시킬 수 있다.
드레인 필드를 경감시키기 위해 도핑되지 않은 폴리실리콘 채널과 강도핑된 드레인 영역 사이에 약도핑된 드레인(LDD) 영역을 포함함으로써 전술한 문제에 역점을 두어 다룰려는 것이 제안되었다. 미국 특허 제 US-A-5786241호는 게이트 아래의 도핑되지 않은 폴리실리콘 채널과 강도핑된 드레인 영역 사이에 LDD 영역을 갖는 폴리실리콘 채널 TFT를 개시한다. 대응하는 약도핑된 영역은 또한 상기 강도핑된 소스와 상기 도핑되지 않은 채널 사이에 형성된다. LDD 영역은 피크 필드(peak field)를 감소시키며 오프 상태에서의 누설 전류를 감소시킨다. LDD 영역은 게이트를 마스크로서 사용함으로써 이온 주입에 의한 약도핑으로 제조된다. 도핑되지 않은 절연 실리콘 이산화물의 스페이서 영역은 게이트의 대향 측면 상에 형성되며 다음에 폴리실리콘 층은 상기 게이트와 상기 스페이서를 마스크로서 사용함으로써 이온 주입에 의해 강도핑으로 되며, 그 결과 LDD 영역은 강도핑된 소스 및 드레인 영역과 게이트 하부의 도핑되지 않은 채널 사이의 스페이서 하부에 형성된다.
이러한 LDD 영역의 단점은 온 상태에서 채널 전류에 악영향을 준다는 것이다.
또한 TFT의 게이트가 LDD 영역과 중첩하여 게이트 중첩된 LDD 혹은 GOLDD 영역을 제공하도록 TFT의 게이트를 배열하는 것이 제안되었다. 게이트는 중첩 구성의 결과로서 LDD 영역에 필드(field)를 제공하며, 상기 중첩 구성은 트랜지스터의 온 상태에서 저항값을 감소시키는 이점을 갖는다. "The Technology and Application of Laser Crystallised Poly-Si TFTs", S.D. Brotherton, J.R. Ayres et al, Electrochemical Soc. Proc. Vol. 98-22(1998) pp. 25-43을 참조하라. 이는 GOLDD TFT의 특성을 논의하며, GOLDD 영역의 제조는 먼저 TFT의 채널 내에 LDD 영역을 형성하고, 다음에 상기 게이트를 오버라잉(overlying)함으로써 GOLDD 구성을 형성하도록 수행되는 것을 제안하고 있다.
도 1a 및 도 1b는 TFT를 각각 포함하는 공지된 액티브 패널 및 공지된 AMLCD를 개략적으로 도시한 도면이다.
도 2는 본 발명의 실시예에 따른 TFT의 개략적인 단면도이다.
도 3a 내지 도 3g는 도 2에 도시된 TFT를 제조하기 위해 수행되는 공정 단계를 개략적으로 도시한 단면도이다.
본 발명은 자기정렬된(SA) 기법에 의해 제조될 수 있는 GOLDD 영역을 갖는 TFT를 제조하고자 한다.
본 발명에 의하면, 소스와 드레인 사이에서 연장되는 다결정 실리콘 채널과, 상기 채널 위에 놓이며 업스탠딩 게이트 측벽(upstanding gate side wall)을 규정하는 두께를 갖는 게이트와, LDD 영역과, 상기 LDD 영역 위에 놓이는 스페이서를 포함하는 TFT가 제공되는 데, 상기 스페이서는, LDD 영역 위에 놓이며 그리고 상기 업스탠딩 게이트 측벽을 따라 연장되는 도전성 영역을 포함한다.
바람직하게도, 상기 도전성 영역은 게이트의 두께보다도 더 얇은 층을 포함하며, 상기 LDD 영역 위에 놓이는 제 1 부분과 상기 게이트의 업스탠딩 측벽을 따라 연장되는 제 2 부분을 갖는다.
본 발명은 채널 위에 놓이며 업스탠딩 게이트 측벽을 갖는 게이트를 갖는 다결정 실리콘 채널 TFT를 제조하는 방법을 포함하며, 상기 방법은 (a) 다결정 실리콘층으로부터 절연층에 의해 분리되는 게이트를 제공하는 단계와, (b) 게이트를 마스크로서 사용하여 다결정 실리콘층 내에 도펀트를 주입하는 단계와, (c) 상기 (b) 단계 이후에 상기 다결정 실리콘층 위에 놓이며 게이트 측벽을 따라 연장되는 도전성 영역을 포함하는 게이트에 인접하게 스페이서를 형성하는 단계와, (d) 소스 및 드레인 영역을 형성하도록 게이트 및 스페이서를 마스크로서 사용함으로써 다결정 실리콘층 내에 도펀트를 주입하여, 상기 스페이서가 소스 혹은 드레인 영역과 상기 채널 사이의 다결정 실리콘 층 내의 LDD 영역 위에 놓이도록 하는 단계를 포함한다.
스페이서는 채널과 게이트 위에 도전성 재료의 층을 증착하고, 그 도전성 재료의 증착된 층을 선택적으로 에칭함으로써 형성되어, 그 스페이서는 상기 채널 위에 놓이는 제 1 부분과 상기 게이트의 측벽을 따라 연장되는 제 2 부분을 갖는다. 증착된 층은 상기 게이트의 두께보다도 얇은 두께를 가질 수 있다. 그것은 도전성 재료의 넌컨포멀층(non-conformal layer)일 수 있다. 바람직한 실시예에서, 그것은 스퍼터링에 의해 증착되는 금속층을 포함한다.
도전성 층의 선택적 에칭은 제 1 부분 위에 놓이는 필렛(fillet)을 형성하고, 그 필렛에 의해 보호되지 않는 층을 선택적으로 에칭함으로써 수행될 수 있다.
컨포멀 Si 층일 수 있는 추가의 층은 가령 PECVD에 의해 상기 도전성 층상에 증착되고 선택적으로 에칭되어 필렛을 형성하게 된다.
본 발명을 완전하게 이해하기 위해서 본 발명의 종래 기술 및 실시예가 첨부하는 도면을 참조하면서 기술될 것이다.
도 1a를 참조하면, AMLCD 패널의 액티브 플레이트(30)는 광학적으로 투과성일 수 있는 플레이너 지지부(planar)(1)를 포함하며, 상기 지지부 상에는 LCD 픽셀 P의 액티브 스위칭 매트릭스가 당해 기술분야에서 잘 알려진 방식으로 제공된다. 픽셀 Px,y는 직각의 x, y 배열로 배열되며 x 및 y 드라이버 회로(D1, D2)에 의해 동작된다. 잘 알려진 바와 같이, AMLCD 패널은 도 1b에서 개략적으로 도시된 바와 같이, 액티브 플레이트(30)와 패시브 플레이트(passive plate)(34) 사이에 액정 재료(32)의 층을 샌드위칭함으로써 형성될 수 있다.
일예를 통해 픽셀 P0,0을 고려하면 그것은 게이트가 드라이브 라인 x0에 연결되고 소스가 드라이버 라인 y0에 연결되는 TFT0,0에 의해 상이한 광학적 투과성 사이에서 스위칭되는 액정 디스플레이 요소 L0,0을 포함한다. TFT의 드레인은 디스플레이 요소 L0,0에 연결되고, 적당한 전압을 상기 라인 x0, y0에 인가함으로써 트랜지스터 TFT0,0는 스위칭 온/오프되고 그에 의해 LCD 요소 L0,0의 동작을 제어하게 된다. 디스플레이의 픽셀들 P의 각각은 유사한 구성을 가지며 그 픽셀들은 x 및 y 드라이버 회로(D1, D2)의 동작시에 잘 알려진 방식으로 한 줄씩 스캐닝된다.
도 2는 도 1a 및 도 1b에 도시된 구성의 액티브 플레이트 혹은 AMLCD에 사용될 수 있는 본 발명에 따른 TFT를 도시한다. TFT는 글래스 혹은 플라스틱 기판(1)에 형성된 단면도이며, PECVD에 의해 형성되고 실리콘 이산화물층(3) 아래에 놓이는 실리콘 질화물층(2)을 포함하는 데, 이는 당해 기술분야에서 잘 알려진 방식으로 PECVD에 의해서도 증착된다.
TFT는, 폴리실리콘 층(4) 내에 형성되고 비정질 실리콘으로서 최초에 증착되고 나중에 다결정 형태로 어닐링되는 채널(11)을 갖는 데, 상기 다결정 형태는 강하게 n+ 도핑되어 금속 오믹 컨택트(7,8)를 갖는 소스 및 드레인 영역(5,6)을 형성한다. 다결정 층(4)은 실리콘 이산화물 층(9) 아래에 놓이며, 실리콘 이산화물 층(9)은 도전성 게이트 영역(10) 아래에 놓이며, 이 도전성 게이트 영역(10)은 Al 혹은 Ti와 같은 금속이나 Al(1%Ti) 합금과 같은 그의 합금으로 형성될 수도 있다.
폴리실리콘층(4)은 강하게 도핑된 n+ 영역(5,6)과 도핑되지 않은 영역(11) 사이에서 n- 도핑된 LDD 영역(12a, 12b)과 더불어 게이트(9)의 하부에 놓이는 도핑되지 않은 채널 영역(11)을 포함한다.
스페이서 영역(13,14)은 LDD 영역(12a,12b) 위에 놓인다. 스페이서 영역(13,14)은 전기 도전성 재료, 본 실시예의 경우 금속으로 제조되고, 상기 LDD 영역(12a,12b) 위의 산화물층(9)과 게이트(10)의 업스탠딩 측벽(15,16)을 따라 연장되는 층 내에 증착된다. 따라서, 도 2에 도시된 바와 같이, 스페이서 영역은 게이트(10)의 상방으로 연장되는 측벽(15,16)을 따라 연장되는 제 1 부분(13a,14a)과, LDD 영역(12a,12b) 위에 놓이도록 절연 산화물층(9)의 표면을 따라 연장되는 제 1 부분(13b,14b)을 포함한다. n+ Si 혹은 실리콘 이산화물과 같은 재료의 필렛(17)은 스페이서(13b,14b) 위에 놓인다. 전체 디바이스는 실리콘 이산화물의 절연층(18)에 의해 피복된다.
도 2의 디바이스를 제조하는 방법은 도 3을 참조하면서 보다 상세하게 설명된다. 도 3a를 참조하면, 글래스 기판(1)은 종래의 PECVD 기법에 의해 실리콘 질화물층(2)을 증착함으로써 100㎚의 두께로 마련된다. 그 후, 실리콘 이산화물의 층은 300-400㎚의 두께로 성장된다.
다음에, 비정질 실리콘의 층(4)이 PECVD에 의해 40㎚의 두께로 증착된다. 비정질 실리콘 층(4)은 가령 층(4)이 폴리실리콘으로 변환되는 엑시머 레이저에 의해 어닐링된다. 그후, 실리콘 이산화물 층(5)은 40-150㎚의 두께로 성장된다. 보다 상세하게는 J. Appl. Phys. 82 (8) 15 Oct 97 S.D. Brotherton, D.J. McCulloch et al에 참조하라.
그 후, 금속층은 스퍼터 증착에 의해 0.5-1㎛의 두께 t로 증착된다. 결과의 금속층은 다음에 종래의 포토리소그래피 및 에칭 기법을 사용하여 패터닝되어 도 3a에 도시된 바와 같이 게이트 영역(10)을 규정한다.
도 3b를 참조하면 게이트 영역(10)이 마스크로서 사용되어 LDD 영역(12a,12b)을 형성할 목적으로, 층(4) 내에 비교적 낮은 강도의 도펀트가 증착되도록 한다. 게이트(10)에 의해 제공되는 상기 마스크 아래의 층(4)의 영역은 이 공정 동안 도핑되지 않은 채로 유지된다. 도펀트는 ㎠당 3E12-3E13 개 원자의 도펀트 농도를 달성하는 P 이온을 포함할 수 있다.
도 3c를 참조하면, 가령 크롬의 박막 금속층(19)은 가령 스퍼터링과 같은 표준 넌컨포멀 기법에 의해 상기 디바이스의 상부면 위에 50-150㎚의 두께로 증착된다. 상기 층(19)의 두께는 실질적으로 게이트 영역(10)의 두께 t보다 작으며, 따라서 스퍼터링 공정은 기판(1)을 오버히트(over-heat)할 필요가 없으며 그에 손상을 입히지도 않는다.
도 3d를 참조하면, 가령 n+ Si의 컨포말 층(20)은 스퍼터링 혹은 PECVD에 의해 전형적으로 0.5-1.0㎛의 두께로 증착되며, 그리고 전기적으로 절연되는 필렛(17)을 제공하도록 가령 반응성 이온 에칭(RIE)와 같은 이방성 혹은 플레이너 에칭 처리된다.
그 후, 금속층(19)은 필렛(17)에 의해 피복되지 않는 금속의 영역들을 제거하도록 에칭된다. 결과의 구성은 도 3f에 도시된다. 박막 크롬층(19)에 대한 적당한 습식 에칭제는 수성 암모니윰 헥사 세레이트(ammonium hexa-nitrato-cerate(Ⅳ))와 질산의 수성 혼합물이다. 그러나, 다른 금속 혹은 합금이 층(19)을 위해 사용될 수 있으며, 이는 다른 습식 혹은 건식 에칭제에 의해 보다 적절히 에칭될 수 있는 것으로 당업자에게는 명백할 것이다. 에칭 공정을 통해 전기적 도전성 스페이서 영역(13,14)은 게이트 전극(10)의 대향 측면 상에 배치되며, 영역(13a,14a)은 게이트 영역(10)의 상방향의 사이드 에지(15,16)를 따라 연장되고, 영역(13b,14b)은 산화물층(9)의 표면 영역(21,22)을 따라 연장된다.
필렛(17)과 더불어 스페이서 영역(13,14)은 강하게 도핑되는 소스 및 드레인 영역(5,6)의 주입 동안 마스크로서 사용된다. 이를 위해, P이온이 화살표 X의 방향으로 기판으로 지향되어 층(4) 내에 주입됨으써 소스 및 드레인(5,6)을 형성하게 된다. 사전에 약하게 도핑된 영역(12a,12b)은 스페이서 영역(13,14)과 필렛(17)에 의해 마스크된다. 따라서, GOLDD 구성이 달성된다. 도전성 영역(13,14)은 게이트 영역(10)과 전기 접속되어 게이트를 수평 방향으로 연장하며, 상기 영역(13,14)은 게이트의 부분을 형성하며 LDD 영역(12a,12b)과 중첩한다.
그 후, 도 3g에 도시된 바와 같이, 실리콘 이산화물 패시베이션 층(18)은 가령 PECVD에 의해 300㎚의 두께로 증착된다. 그후, 금속 소스 및 드레인 컨택트(7,8)(도 2에 도시됨)는 종래의 패터닝 및 증착 기법으로 증착되어 강도핑된 소스 및 드레인 영역(5,6)과의 외부 전기적 접속을 가능하게 한다.
종래의 TFT에 있어서 핫 캐리어 불안전성은 10볼트를 초과하는 드레인 바이어스에서 발생하지만, 본 발명의 TFT는 20볼트에 이르기까지 안정화될 수 있다.
본 발명의 명세서에서 기술되는 제조 기법의 이점은 현재의 TFT 제조에 이용가능한 표준의 증착 기법, 즉 스퍼터 증착 및 CVD를 사용할 수 있다는 것이다. 스퍼터 증착은 스페이서 영역(13,14)을 형성하는 금속층(19)을 위해 사용될 수 있으며, PECVD 증착은 필렛(17)을 형성하는 Si계 층(20)을 위해 사용될 수 있다. 따라서, 상술된 TFT는 보다 복잡한 증착 기법을 도입할 필요없이도 TFT 제조를 위해 이미 사용된 공정을 간단히 변형함으로써 제조될 수 있다.
본 발명의 개시 내용을 숙독하게 되면 당업자는 이에 다른 변형 및 수정을 가할 수 있을 것이다. 그러한 변형 및 수정은, TFT 및 기타 반도체 디바이스 및 그의 구성요소를 포함하는 전자 디바이스의 설계, 제조 및 사용에서 이미 알려지며 그리고 이미 기술된 특징 대신 혹은 그에 부가적으로 사용될 수 있는 등가물 및 다른 특징을 포함할 수 있다. 비록 청구항들이 본 출원에서 특징들의 특정 조합으로 형식화되었지만 본 발명의 개시 범주는 임의의 청구항에서 현재 청구되고 있는 발명과 동일한 것인지의 여부에 상관없이 그리고 본 발명이 하고자 하는 것과 동일한 임의의 혹은 모든 기술적 문제를 경감시키는지의 여부에 상관없이 본 명세서에서 명시적으로 혹은 암시적으로 기술되는 특징들의 임의의 신규 조합을 포함하기도 한다. 새로운 청구항들이 본 출원 혹은 본 출원으로부터 도출되는 임의의 다른 출원의 심사과정 동안 그러한 특징들 및 그러한 특징들의 조합으로 구성될 수 있다.

Claims (19)

  1. TFT에 있어서,
    소스(5)와 드레인(6) 사이에서 연장되는 다결정 실리콘 채널(11)과,
    상기 채널 위에 놓이며 업스탠딩 게이트 측벽(15,16)을 규정하는 게이트(10)와,
    LDD 영역(12a,12b)과,
    상기 LDD 영역 위에 놓이는 스페이서(13,14)을 포함하며,
    상기 스페이서는, 상기 LDD 영역 위에 놓일 뿐만 아니라 상기 업스탠딩 게이트 측벽을 따라 연장되는 도전성 영역(13a,13b,14a,14b)을 포함하는
    TFT.
  2. 제 1 항에 있어서,
    상기 도전성 영역(13a,13b,14a,14b)은 게이트(10)의 두께보다 더 얇은 층을 포함하며, 상기 LDD 영역 위에 놓이는 제 1 부분(13b,14b)과 상기 게이트의 상기 업스탠딩 측벽(15,16)을 따라 연장되는 제 2 부분(13a,14a)을 갖는 TFT.
  3. 제 2 항에 있어서,
    상기 도전성 영역(13,14)은 도전성 재료의 층을 포함하는 TFT.
  4. 제 3 항에 있어서,
    상기 층(13,14)은 스퍼터링에 의해 증착되는 금속층인 TFT.
  5. 제 3 항에 있어서,
    상기 층(13,14)은 도핑된 반도체 재료를 포함하는 TFT.
  6. 제 2 항 내지 제 5 항 중의 어느 한 항에 있어서,
    상기 도전성 영역의 제 1 부분 위의 필렛(17)을 포함하는 TFT.
  7. 제 1 항 내지 제 6 항 중의 어느 한 항에 따른 TFT를 포함하는 액티브 매트릭스 디스플레이용 액티브 플레이트(30).
  8. 제 7 항에 따른 액티브 플레이트와,
    패시브 플레이트(34)와,
    상기 액티브 플레이트와 상기 패시브 플레이트 사이에 샌드위치된 액정 재료의 층을 포함하는
    액티브 매트릭스 액정 디스플레이.
  9. 채널(11) 위에 놓이며 업스탠딩 게이트 측벽(15,16)을 갖는 게이트(10)를 갖는 다결정 실리콘 채널 TFT를 제조하는 방법에 있어서,
    (a) 다결정 실리콘층(4)으로부터 절연층(9)에 의해 분리되는 게이트(10)를 제공하는 단계와,
    (b) 상기 게이트(10)를 마스크로서 사용하여 상기 다결정 실리콘층(4) 내에 도펀트를 주입하는 단계와,
    (c) 상기 (b) 단계 이후에 상기 다결정 실리콘층 위에 놓이며 상기 게이트 측벽(15,16)을 따라 연장되는 도전성 영역을 포함하는 게이트(10)에 인접하게 스페이서(13,14)를 형성하는 단계와,
    (d) 소스 또는 드레인 영역(5 또는 6)을 형성하도록 상기 게이트(10) 및 상기 스페이서(13,14)를 마스크로서 사용함으로써 다결정 실리콘층(4) 내에 도펀트를 주입하여, 상기 스페이서(13,14)가 상기 소스 혹은 드레인 영역(5 또는 6)과 상기 채널(11) 사이의 다결정 실리콘 층(4) 내의 LDD 영역(12a,12b) 위에 놓이도록 하는 단계를 포함하는
    다결정 실리콘 채널 TFT 제조 방법.
  10. 제 9 항에 있어서,
    상기 단계 (c)는 상기 다결정 실리콘층과 상기 게이트 위에 도전성 재료의 층(13,14)을 증착하는 단계와, 상기 도전성 재료의 층을 선택적으로 에칭하여 상기 다결정 실리콘층 위에 놓이는 제 1 부분과 상기 게이트의 측벽을 따라 놓이는 제 2 부분을 갖는 스페이서를 형성하는 단계를 포함하는 다결정 실리콘 채널 TFT 제조 방법.
  11. 제 10 항에 있어서,
    상기 게이트의 두께보다 더 얇은 두께로 상기 도전성 재료의 층을 증착하는 단계를 포함하는 다결정 실리콘 채널 TFT 제조 방법.
  12. 제 10 항 또는 제 11 항에 있어서,
    상기 도전성 재료를 넌 컨포말층(non-conformal layer) 내에 도핑하는 단계를 포함하는 다결정 실리콘 채널 TFT 제조 방법.
  13. 제 10 항 내지 제 12 항 중의 어느 한 항에 있어서,
    스퍼터링에 의해 상기 층을 증착하는 단계를 포함하는 다결정 실리콘 채널 TFT 제조 방법.
  14. 제 10 항 내지 제 13 항 중의 어느 한 항에 있어서,
    상기 층을 금속층으로서 증착하는 단계를 포함하는 다결정 실리콘 채널 TFT 제조 방법.
  15. 제 10 항 또는 제 11 항에 있어서,
    상기 도전성 층의 선택적 에칭은 상기 제 1 부분 위에 필렛(17)을 형성하고, 그리고 상기 필렛에 의해 보호되지 않는 층을 선택적으로 에칭함으로써 수행되는 다결정 실리콘 채널 TFT 제조 방법.
  16. 제 13 항에 있어서,
    상기 도전성 층 상에 추가의 층을 증착하는 단계와, 상기 추가의 층을 선택적으로 에칭하여 필렛을 형성하는 단계를 포함하는 다결정 실리콘 채널 TFT 제조 방법.
  17. 제 16 항에 있어서,
    상기 추가의 층을 컨포말층(conformal layer)으로서 증착하는 단계를 포함하는 다결정 실리콘 채널 TFT 제조 방법.
  18. 제 16 항에 있어서,
    상기 추가의 층을 Si함유 층으로서 증착하는 단계를 포함하는 다결정 실리콘 채널 TFT 제조 방법.
  19. 제 15 항 내지 제 18 항 중의 어느 한 항에 있어서,
    CVD에 의해 상기 추가의 층을 증착하는 단계를 포함하는 다결정 실리콘 채널 TFT 제조 방법.
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