JP3265073B2 - 表示装置及びその製造方法 - Google Patents
表示装置及びその製造方法Info
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- JP3265073B2 JP3265073B2 JP22257993A JP22257993A JP3265073B2 JP 3265073 B2 JP3265073 B2 JP 3265073B2 JP 22257993 A JP22257993 A JP 22257993A JP 22257993 A JP22257993 A JP 22257993A JP 3265073 B2 JP3265073 B2 JP 3265073B2
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Description
【０００１】
【産業上の利用分野】本発明は表示装置及びその製造方
法に係り、特に液晶ディスプレイ、エレクトロルミネッ
センス等において、各画素のスイッチング用のみなら
ず、シフトレジスタやラッチ等の駆動回路用にもＴＦＴ
（薄膜トランジスタ）を用いている駆動回路一体型のア
クティブマトリクス基板を有する表示装置及びその製造
方法に関する。
法に係り、特に液晶ディスプレイ、エレクトロルミネッ
センス等において、各画素のスイッチング用のみなら
ず、シフトレジスタやラッチ等の駆動回路用にもＴＦＴ
（薄膜トランジスタ）を用いている駆動回路一体型のア
クティブマトリクス基板を有する表示装置及びその製造
方法に関する。
【０００２】
【従来の技術】従来の駆動回路一体型のアクティブマト
リクス基板を有する表示装置には、駆動回路を構成する
ＴＦＴに高い移動度が必要なため、各画素のスイッチン
グ用のＴＦＴ（以下、「画素用ＴＦＴ」と呼ぶ）及び走
査線及び信号線に接続された駆動回路用ＴＦＴ（以下、
「駆動回路用ＴＦＴ」と呼ぶ）の両方とも、ｐ−Ｓｉ
（多結晶シリコン）層を活性層とする多結晶シリコンＴ
ＦＴ（以下、「ｐ−ＳｉＴＦＴ」と略す）が用いられて
いた。
リクス基板を有する表示装置には、駆動回路を構成する
ＴＦＴに高い移動度が必要なため、各画素のスイッチン
グ用のＴＦＴ（以下、「画素用ＴＦＴ」と呼ぶ）及び走
査線及び信号線に接続された駆動回路用ＴＦＴ（以下、
「駆動回路用ＴＦＴ」と呼ぶ）の両方とも、ｐ−Ｓｉ
（多結晶シリコン）層を活性層とする多結晶シリコンＴ
ＦＴ（以下、「ｐ−ＳｉＴＦＴ」と略す）が用いられて
いた。
【０００３】
【発明が解決しようとする課題】しかし、上記従来の駆
動回路一体型のアクティブマトリクス基板を有する表示
装置において、駆動回路用ＴＦＴの高速化のために用い
るｐ−Ｓｉ ＴＦＴはオフ電流が大きいため、駆動回路
用ＴＦＴのみならず、画素用ＴＦＴにもｐ−ＳｉＴＦＴ
を用いると、表示品質が低下するという問題点があっ
た。
動回路一体型のアクティブマトリクス基板を有する表示
装置において、駆動回路用ＴＦＴの高速化のために用い
るｐ−Ｓｉ ＴＦＴはオフ電流が大きいため、駆動回路
用ＴＦＴのみならず、画素用ＴＦＴにもｐ−ＳｉＴＦＴ
を用いると、表示品質が低下するという問題点があっ
た。
【０００４】従って、駆動回路用ＴＦＴには、ｐ−Ｓｉ
ＴＦＴを用いてその高速化を図る一方で、画素用ＴＦ
Ｔには、オフ電流は充分小さいａ−Ｓｉ（アモルファス
シリコン）層を活性層とするアモルファスシリコンＴＦ
Ｔ（以下、「ａ−Ｓｉ ＴＦＴ」と略す）を用いて、良
好な表示品質が得られるようにした表示装置が提案され
ている。
ＴＦＴを用いてその高速化を図る一方で、画素用ＴＦ
Ｔには、オフ電流は充分小さいａ−Ｓｉ（アモルファス
シリコン）層を活性層とするアモルファスシリコンＴＦ
Ｔ（以下、「ａ−Ｓｉ ＴＦＴ」と略す）を用いて、良
好な表示品質が得られるようにした表示装置が提案され
ている。
【０００５】しかし、このような同一基板上に、ｐ−Ｓ
ｉ ＴＦＴとａ−Ｓｉ ＴＦＴとを作り分けることは容
易ではない。例えば、通常のｐ−Ｓｉ層の形成工程は６
００℃以上であり、ａ−Ｓｉ層の形成工程は３５０℃以
下であることから、ｐ−ＳｉＴＦＴとａ−Ｓｉ ＴＦＴ
とが混在した表示装置を形成するには、まずｐ−Ｓｉ
ＴＦＴの高温プロセスを完了した後に、ａ−Ｓｉ ＴＦ
Ｔを形成しなければならないため、工程数が増大すると
いう問題が生ずる。
ｉ ＴＦＴとａ−Ｓｉ ＴＦＴとを作り分けることは容
易ではない。例えば、通常のｐ−Ｓｉ層の形成工程は６
００℃以上であり、ａ−Ｓｉ層の形成工程は３５０℃以
下であることから、ｐ−ＳｉＴＦＴとａ−Ｓｉ ＴＦＴ
とが混在した表示装置を形成するには、まずｐ−Ｓｉ
ＴＦＴの高温プロセスを完了した後に、ａ−Ｓｉ ＴＦ
Ｔを形成しなければならないため、工程数が増大すると
いう問題が生ずる。
【０００６】また、まず駆動回路用ＴＦＴ及び画素用Ｔ
ＦＴの双方ともにａ−Ｓｉ層を形成した後、レーザアニ
ール法を用いて、駆動回路用ＴＦＴのａ−Ｓｉ層のみを
選択的に多結晶シリコン化する方法もあるが、基板全体
にわたって均一な多結晶シリコン化を行うには充分な再
現性を確保することが困難であり、またスループットも
低いという問題がある。
ＦＴの双方ともにａ−Ｓｉ層を形成した後、レーザアニ
ール法を用いて、駆動回路用ＴＦＴのａ−Ｓｉ層のみを
選択的に多結晶シリコン化する方法もあるが、基板全体
にわたって均一な多結晶シリコン化を行うには充分な再
現性を確保することが困難であり、またスループットも
低いという問題がある。
【０００７】そこで本発明は、同一の基板上に、画素用
ＴＦＴ及び駆動回路用ＴＦＴとしてａ−Ｓｉ ＴＦＴ及
びｐ−Ｓｉ ＴＦＴを容易に作り分け、画素用ＴＦＴの
オフ電流の低減と駆動回路用ＴＦＴの高速化を同時に達
成する駆動回路一体型のアクティブマトリクス基板を有
する表示装置及びその製造方法を提供することを目的と
する。
ＴＦＴ及び駆動回路用ＴＦＴとしてａ−Ｓｉ ＴＦＴ及
びｐ−Ｓｉ ＴＦＴを容易に作り分け、画素用ＴＦＴの
オフ電流の低減と駆動回路用ＴＦＴの高速化を同時に達
成する駆動回路一体型のアクティブマトリクス基板を有
する表示装置及びその製造方法を提供することを目的と
する。
【０００８】
【課題を解決するための手段】上記課題は、各画素に設
けられたスイッチング用の薄膜トランジスタと走査線及
び信号線に接続された駆動回路用の薄膜トランジスタと
が同一の絶縁基板上に形成されているアクティブマトリ
クス基板を有し、前記スイッチング用の薄膜トランジス
タが、前記絶縁基板上に形成されたアモルファスシリコ
ン膜を活性層とするアモルファスシリコン薄膜トランジ
スタであり、前記駆動回路用の薄膜トランジスタが、前
記絶縁基板上に結晶性高抵抗膜を介して形成された多結
晶シリコン膜を活性層とする多結晶シリコン薄膜トラン
ジスタであることを特徴とする表示装置によって達成さ
れる。
けられたスイッチング用の薄膜トランジスタと走査線及
び信号線に接続された駆動回路用の薄膜トランジスタと
が同一の絶縁基板上に形成されているアクティブマトリ
クス基板を有し、前記スイッチング用の薄膜トランジス
タが、前記絶縁基板上に形成されたアモルファスシリコ
ン膜を活性層とするアモルファスシリコン薄膜トランジ
スタであり、前記駆動回路用の薄膜トランジスタが、前
記絶縁基板上に結晶性高抵抗膜を介して形成された多結
晶シリコン膜を活性層とする多結晶シリコン薄膜トラン
ジスタであることを特徴とする表示装置によって達成さ
れる。
【０００９】また、上記の表示装置において、前記スイ
ッチング用の薄膜トランジスタが、前記絶縁基板上に形
成されたアモルファスシリコン膜からなる活性層と、前
記活性層表面に相対して形成されたソース領域及びドレ
イン領域と、前記ソース領域と前記ドレイン領域との間
に挟まれた前記活性層上にゲート絶縁膜を介して形成さ
れたゲート電極と、前記ソース領域及び前記ドレイン領
域にそれぞれ接続されたソース電極及びドレイン電極と
を有するアモルファスシリコン薄膜トランジスタであ
り、前記駆動回路用の薄膜トランジスタが、前記絶縁基
板上に結晶性高抵抗膜を介して形成された多結晶シリコ
ン膜からなる活性層と、前記活性層表面に相対して形成
されたソース領域及びドレイン領域と、前記ソース領域
と前記ドレイン領域との間に挟まれた前記活性層上にゲ
ート絶縁膜を介して形成されたゲート電極と、前記ソー
ス領域及び前記ドレイン領域にそれぞれ接続されたソー
ス電極及びドレイン電極とを有する多結晶シリコン薄膜
トランジスタであることを特徴とする表示装置によって
達成される。
ッチング用の薄膜トランジスタが、前記絶縁基板上に形
成されたアモルファスシリコン膜からなる活性層と、前
記活性層表面に相対して形成されたソース領域及びドレ
イン領域と、前記ソース領域と前記ドレイン領域との間
に挟まれた前記活性層上にゲート絶縁膜を介して形成さ
れたゲート電極と、前記ソース領域及び前記ドレイン領
域にそれぞれ接続されたソース電極及びドレイン電極と
を有するアモルファスシリコン薄膜トランジスタであ
り、前記駆動回路用の薄膜トランジスタが、前記絶縁基
板上に結晶性高抵抗膜を介して形成された多結晶シリコ
ン膜からなる活性層と、前記活性層表面に相対して形成
されたソース領域及びドレイン領域と、前記ソース領域
と前記ドレイン領域との間に挟まれた前記活性層上にゲ
ート絶縁膜を介して形成されたゲート電極と、前記ソー
ス領域及び前記ドレイン領域にそれぞれ接続されたソー
ス電極及びドレイン電極とを有する多結晶シリコン薄膜
トランジスタであることを特徴とする表示装置によって
達成される。
【００１０】また、上記の表示装置において、前記スイ
ッチング用の薄膜トランジスタが、前記絶縁基板上に相
対して形成されたソース電極及びドレイン電極と、前記
ソース電極及び前記ドレイン電極にそれぞれ接続される
と共に、前記ソース電極と前記ドレイン電極との間に挟
まれた前記絶縁基板上に形成されたアモルファスシリコ
ン膜からなる活性層と、前記活性層上にゲート絶縁膜を
介して形成されたゲート電極とを有するアモルファスシ
リコン薄膜トランジスタであり、前記駆動回路用の薄膜
トランジスタが、前記絶縁基板上に結晶性高抵抗膜を介
して相対して形成されたソース電極及びドレイン電極
と、前記ソース電極及び前記ドレイン電極にそれぞれ接
続されると共に、前記ソース電極と前記ドレイン電極と
の間に挟まれた前記結晶性高抵抗膜上に形成された多結
晶シリコン膜からなる活性層と、前記活性層上にゲート
絶縁膜を介して形成されたゲート電極とを有する多結晶
シリコン薄膜トランジスタであることを特徴とする表示
装置によって達成される。
ッチング用の薄膜トランジスタが、前記絶縁基板上に相
対して形成されたソース電極及びドレイン電極と、前記
ソース電極及び前記ドレイン電極にそれぞれ接続される
と共に、前記ソース電極と前記ドレイン電極との間に挟
まれた前記絶縁基板上に形成されたアモルファスシリコ
ン膜からなる活性層と、前記活性層上にゲート絶縁膜を
介して形成されたゲート電極とを有するアモルファスシ
リコン薄膜トランジスタであり、前記駆動回路用の薄膜
トランジスタが、前記絶縁基板上に結晶性高抵抗膜を介
して相対して形成されたソース電極及びドレイン電極
と、前記ソース電極及び前記ドレイン電極にそれぞれ接
続されると共に、前記ソース電極と前記ドレイン電極と
の間に挟まれた前記結晶性高抵抗膜上に形成された多結
晶シリコン膜からなる活性層と、前記活性層上にゲート
絶縁膜を介して形成されたゲート電極とを有する多結晶
シリコン薄膜トランジスタであることを特徴とする表示
装置によって達成される。
【００１１】また、上記の表示装置において、前記結晶
性高抵抗膜が、シリコンの格子定数と近い格子定数をも
つ材料からなることが望ましい。また、上記の表示装置
において、前記結晶性高抵抗膜が、ＺｎＳ膜であること
が望ましい。更に、上記課題は、各画素に設けられたス
イッチング用の薄膜トランジスタと走査線及び信号線に
接続された駆動回路用の薄膜トランジスタとが同一の絶
縁基板上に形成されているアクティブマトリクス基板を
有する表示装置の製造方法において、前記駆動回路用の
薄膜トランジスタ形成予定領域の前記絶縁基板上に、結
晶性高抵抗膜を形成する第１の工程と、気相成長法を用
いて、前記スイッチング用の薄膜トランジスタ形成予定
領域の前記絶縁基板上に、アモルファスシリコン膜から
なる活性層を形成すると同時に、前記駆動回路用の薄膜
トランジスタ形成予定領域の前記結晶性高抵抗膜上に、
多結晶シリコン膜からなる活性層を形成する第２の工程
と、前記アモルファスシリコン膜からなる活性層上及び
前記多結晶シリコン膜からなる活性層上に、それぞれゲ
ート絶縁膜を介してゲート電極を形成する第３の工程
と、前記ゲート電極をマスクとして、前記アモルファス
シリコン膜からなる活性層及び前記多結晶シリコン膜か
らなる活性層に所定の不純物を注入して、前記アモルフ
ァスシリコン膜からなる活性層表面及び前記多結晶シリ
コン膜からなる活性層表面にそれぞれソース領域及びド
レイン領域を相対して形成する第４の工程とを有するこ
とを特徴とする表示装置の製造方法によって達成され
る。
性高抵抗膜が、シリコンの格子定数と近い格子定数をも
つ材料からなることが望ましい。また、上記の表示装置
において、前記結晶性高抵抗膜が、ＺｎＳ膜であること
が望ましい。更に、上記課題は、各画素に設けられたス
イッチング用の薄膜トランジスタと走査線及び信号線に
接続された駆動回路用の薄膜トランジスタとが同一の絶
縁基板上に形成されているアクティブマトリクス基板を
有する表示装置の製造方法において、前記駆動回路用の
薄膜トランジスタ形成予定領域の前記絶縁基板上に、結
晶性高抵抗膜を形成する第１の工程と、気相成長法を用
いて、前記スイッチング用の薄膜トランジスタ形成予定
領域の前記絶縁基板上に、アモルファスシリコン膜から
なる活性層を形成すると同時に、前記駆動回路用の薄膜
トランジスタ形成予定領域の前記結晶性高抵抗膜上に、
多結晶シリコン膜からなる活性層を形成する第２の工程
と、前記アモルファスシリコン膜からなる活性層上及び
前記多結晶シリコン膜からなる活性層上に、それぞれゲ
ート絶縁膜を介してゲート電極を形成する第３の工程
と、前記ゲート電極をマスクとして、前記アモルファス
シリコン膜からなる活性層及び前記多結晶シリコン膜か
らなる活性層に所定の不純物を注入して、前記アモルフ
ァスシリコン膜からなる活性層表面及び前記多結晶シリ
コン膜からなる活性層表面にそれぞれソース領域及びド
レイン領域を相対して形成する第４の工程とを有するこ
とを特徴とする表示装置の製造方法によって達成され
る。
【００１２】また、各画素に設けられたスイッチング用
の薄膜トランジスタと走査線及び信号線に接続された駆
動回路用の薄膜トランジスタとが同一の絶縁基板上に形
成されているアクティブマトリクス基板を有する表示装
置の製造方法において、前記駆動回路用の薄膜トランジ
スタ形成予定領域の前記絶縁基板上に、結晶性高抵抗膜
を形成する第１の工程と、前記スイッチング用の薄膜ト
ランジスタ形成予定領域の前記絶縁基板上及び前記駆動
回路用の薄膜トランジスタ形成予定領域の前記結晶性高
抵抗膜上に、それぞれソース電極及びドレイン電極を相
対して形成する第２の工程と、気相成長法を用いて、前
記スイッチング用の薄膜トランジスタ形成予定領域の前
記ソース電極上、前記ドレイン電極上、及び前記ソース
電極と前記ドレイン電極との間に挟まれた前記絶縁基板
上に、アモルファスシリコン膜からなる活性層を形成す
ると同時に、前記駆動回路用の薄膜トランジスタ形成予
定領域の前記ソース電極上、前記ドレイン電極上、及び
前記ソース電極と前記ドレイン電極との間に挟まれた前
記結晶性高抵抗膜上に、多結晶シリコン膜からなる活性
層を形成する第３の工程と、前記アモルファスシリコン
膜からなる活性層上及び前記多結晶シリコン膜からなる
活性層上に、それぞれゲート絶縁膜を介してゲート電極
を形成する第４の工程とを有することを特徴とする表示
装置の製造方法によって達成される。
の薄膜トランジスタと走査線及び信号線に接続された駆
動回路用の薄膜トランジスタとが同一の絶縁基板上に形
成されているアクティブマトリクス基板を有する表示装
置の製造方法において、前記駆動回路用の薄膜トランジ
スタ形成予定領域の前記絶縁基板上に、結晶性高抵抗膜
を形成する第１の工程と、前記スイッチング用の薄膜ト
ランジスタ形成予定領域の前記絶縁基板上及び前記駆動
回路用の薄膜トランジスタ形成予定領域の前記結晶性高
抵抗膜上に、それぞれソース電極及びドレイン電極を相
対して形成する第２の工程と、気相成長法を用いて、前
記スイッチング用の薄膜トランジスタ形成予定領域の前
記ソース電極上、前記ドレイン電極上、及び前記ソース
電極と前記ドレイン電極との間に挟まれた前記絶縁基板
上に、アモルファスシリコン膜からなる活性層を形成す
ると同時に、前記駆動回路用の薄膜トランジスタ形成予
定領域の前記ソース電極上、前記ドレイン電極上、及び
前記ソース電極と前記ドレイン電極との間に挟まれた前
記結晶性高抵抗膜上に、多結晶シリコン膜からなる活性
層を形成する第３の工程と、前記アモルファスシリコン
膜からなる活性層上及び前記多結晶シリコン膜からなる
活性層上に、それぞれゲート絶縁膜を介してゲート電極
を形成する第４の工程とを有することを特徴とする表示
装置の製造方法によって達成される。
【００１３】また、上記の表示装置の製造方法におい
て、前記結晶性高抵抗膜が、シリコンの格子定数と近い
格子定数をもつ材料からなることが望ましい。また、上
記の表示装置の製造方法において、前記結晶性高抵抗膜
が、（１１１）面に配向しているＺｎＳ膜であることが
望ましい。また、上記の表示装置の製造方法において、
前記絶縁基板上に、前記アモルファスシリコン膜からな
る活性層を形成すると同時に、前記結晶性高抵抗膜上
に、前記多結晶シリコン膜からなる活性層を形成する気
相成長法が、温度３５０℃以下の条件で行うプラズマ気
相成長法であることを特徴とする表示装置の製造方法に
よって達成される。
て、前記結晶性高抵抗膜が、シリコンの格子定数と近い
格子定数をもつ材料からなることが望ましい。また、上
記の表示装置の製造方法において、前記結晶性高抵抗膜
が、（１１１）面に配向しているＺｎＳ膜であることが
望ましい。また、上記の表示装置の製造方法において、
前記絶縁基板上に、前記アモルファスシリコン膜からな
る活性層を形成すると同時に、前記結晶性高抵抗膜上
に、前記多結晶シリコン膜からなる活性層を形成する気
相成長法が、温度３５０℃以下の条件で行うプラズマ気
相成長法であることを特徴とする表示装置の製造方法に
よって達成される。
【００１４】
【作用】温度３５０℃以下の条件で、絶縁基板上に直接
にシリコン膜を形成すると、画素用ＴＦＴとして充分な
特性のａ−Ｓｉ層を得ることができる。また、シリコン
の格子定数と近い格子定数をもち、例えば（１１１）面
に配向しているＺｎＳ膜のような結晶性高抵抗膜を下地
としてシリコン膜を形成すれば、３５０℃程度の低温で
も、良質なｐ−Ｓｉ層を得ることができる。
にシリコン膜を形成すると、画素用ＴＦＴとして充分な
特性のａ−Ｓｉ層を得ることができる。また、シリコン
の格子定数と近い格子定数をもち、例えば（１１１）面
に配向しているＺｎＳ膜のような結晶性高抵抗膜を下地
としてシリコン膜を形成すれば、３５０℃程度の低温で
も、良質なｐ−Ｓｉ層を得ることができる。
【００１５】従って、駆動回路用ＴＦＴ形成予定領域の
絶縁基板上にのみ結晶性高抵抗膜を形成しておき、この
結晶性高抵抗膜上と絶縁基板上とに同時にシリコン膜を
形成することにより、下地の違いによって、結晶性高抵
抗膜上にはｐ−Ｓｉ層を、絶縁基板上にはａ−Ｓｉ層を
同時に形成できる。こうして、工程を増加させることな
く、同一基板上に、画素用ＴＦＴとしてのａ−Ｓｉ Ｔ
ＦＴ及び駆動回路用ＴＦＴとしてのｐ−Ｓｉ ＴＦＴを
容易に作り分けることができ、画素用ＴＦＴのオフ電流
の低減と駆動回路用ＴＦＴの高速化を同時に達成する駆
動回路一体型のアクティブマトリクス基板を有する表示
装置を実現することができる。
絶縁基板上にのみ結晶性高抵抗膜を形成しておき、この
結晶性高抵抗膜上と絶縁基板上とに同時にシリコン膜を
形成することにより、下地の違いによって、結晶性高抵
抗膜上にはｐ−Ｓｉ層を、絶縁基板上にはａ−Ｓｉ層を
同時に形成できる。こうして、工程を増加させることな
く、同一基板上に、画素用ＴＦＴとしてのａ−Ｓｉ Ｔ
ＦＴ及び駆動回路用ＴＦＴとしてのｐ−Ｓｉ ＴＦＴを
容易に作り分けることができ、画素用ＴＦＴのオフ電流
の低減と駆動回路用ＴＦＴの高速化を同時に達成する駆
動回路一体型のアクティブマトリクス基板を有する表示
装置を実現することができる。
【００１６】
【実施例】以下、本発明を図示する実施例を用いて詳細
に説明する。図１（ａ）は本発明の第１の実施例による
液晶表示装置のプレーナー型ＴＦＴマトリクス基板を示
す概略平面図、図１（ｂ）はその一部断面図である。こ
の液晶表示装置のプレーナー型ＴＦＴマトリクス基板に
は、図１（ａ）に示されるように、画素用ＴＦＴが形成
されたＡ領域と駆動回路用ＴＦＴが形成されたＢ領域と
がある。
に説明する。図１（ａ）は本発明の第１の実施例による
液晶表示装置のプレーナー型ＴＦＴマトリクス基板を示
す概略平面図、図１（ｂ）はその一部断面図である。こ
の液晶表示装置のプレーナー型ＴＦＴマトリクス基板に
は、図１（ａ）に示されるように、画素用ＴＦＴが形成
されたＡ領域と駆動回路用ＴＦＴが形成されたＢ領域と
がある。
【００１７】Ａ領域においては、図１（ｂ）の左側に示
されるように、共通の透明絶縁性基板１０上に、厚さ１
５０ｎｍのａ−Ｓｉ活性層１４ａが形成され、このａ−
Ｓｉ活性層１４ａ表面に、ｎ+ 型ソース領域２０ａ及び
ｎ+ 型ドレイン領域２２ａが相対して形成されている。
また、これらｎ+ 型ソース領域２０ａとｎ+ 型ドレイン
領域２２ａとに挟まれたａ−Ｓｉ活性層１４ａ上には、
例えば厚さ２００ｎｍのＳｉＯ2 （酸化シリコン）膜か
らなるゲート絶縁膜１６ａを介して、例えば厚さ３００
ｎｍのＡｌ（アルミニウム）膜からなるゲート電極１８
ａが形成されている。
されるように、共通の透明絶縁性基板１０上に、厚さ１
５０ｎｍのａ−Ｓｉ活性層１４ａが形成され、このａ−
Ｓｉ活性層１４ａ表面に、ｎ+ 型ソース領域２０ａ及び
ｎ+ 型ドレイン領域２２ａが相対して形成されている。
また、これらｎ+ 型ソース領域２０ａとｎ+ 型ドレイン
領域２２ａとに挟まれたａ−Ｓｉ活性層１４ａ上には、
例えば厚さ２００ｎｍのＳｉＯ2 （酸化シリコン）膜か
らなるゲート絶縁膜１６ａを介して、例えば厚さ３００
ｎｍのＡｌ（アルミニウム）膜からなるゲート電極１８
ａが形成されている。
【００１８】また、全面に、例えば厚さ５００ｎｍのＳ
ｉＯ2 膜からなる層間絶縁膜２４が形成されている。更
に、この層間絶縁膜２４に開口されたコンタクトホール
を介して、ｎ+ 型ソース領域２０ａ及びｎ+ 型ドレイン
領域２２ａにそれぞれ接続する例えばＡｌ膜からなるソ
ース電極２６ａ及びドレイン電極２８ａが形成されてい
ると共に、ゲート電極１８ａに接続する例えばＡｌ膜か
らなる配線層３０ａが形成されている。このようにし
て、画素用ＴＦＴ３２ａが形成されている。
ｉＯ2 膜からなる層間絶縁膜２４が形成されている。更
に、この層間絶縁膜２４に開口されたコンタクトホール
を介して、ｎ+ 型ソース領域２０ａ及びｎ+ 型ドレイン
領域２２ａにそれぞれ接続する例えばＡｌ膜からなるソ
ース電極２６ａ及びドレイン電極２８ａが形成されてい
ると共に、ゲート電極１８ａに接続する例えばＡｌ膜か
らなる配線層３０ａが形成されている。このようにし
て、画素用ＴＦＴ３２ａが形成されている。
【００１９】他方、Ｂ領域においては、図１（ｂ）の右
側に示されるように、共通の透明絶縁性基板１０上に、
（１１１）方向に強く配向した結晶性高抵抗膜である厚
さ１５０ｎｍのＺｎＳ膜１２が形成されている。そして
Ｓｉと格子定数が近いＺｎＳ膜１２上には、厚さ１５０
ｎｍのｐ−Ｓｉ活性層１４ｂが形成されている。また、
このｐ−Ｓｉ活性層１４ｂ表面には、Ａ領域と同様に、
ｎ+ 型ソース領域２０ｂ及びｎ+ 型ドレイン領域２２ｂ
が相対して形成され、これらｎ+ 型ソース領域２０ｂと
ｎ+ 型ドレイン領域２２ｂとに挟まれたｐ−Ｓｉ活性層
１４ｂ上には、厚さ２００ｎｍのＳｉＯ2 膜からなるゲ
ート絶縁膜１６ｂを介して、厚さ３００ｎｍのＡｌ膜か
らなるゲート電極１８ｂが形成されている。
側に示されるように、共通の透明絶縁性基板１０上に、
（１１１）方向に強く配向した結晶性高抵抗膜である厚
さ１５０ｎｍのＺｎＳ膜１２が形成されている。そして
Ｓｉと格子定数が近いＺｎＳ膜１２上には、厚さ１５０
ｎｍのｐ−Ｓｉ活性層１４ｂが形成されている。また、
このｐ−Ｓｉ活性層１４ｂ表面には、Ａ領域と同様に、
ｎ+ 型ソース領域２０ｂ及びｎ+ 型ドレイン領域２２ｂ
が相対して形成され、これらｎ+ 型ソース領域２０ｂと
ｎ+ 型ドレイン領域２２ｂとに挟まれたｐ−Ｓｉ活性層
１４ｂ上には、厚さ２００ｎｍのＳｉＯ2 膜からなるゲ
ート絶縁膜１６ｂを介して、厚さ３００ｎｍのＡｌ膜か
らなるゲート電極１８ｂが形成されている。
【００２０】また、全面に、厚さ５００ｎｍのＳｉＯ2
膜からなる層間絶縁膜２４が形成され、この層間絶縁膜
２４に開口されたコンタクトホールを介して、ｎ+ 型ソ
ース領域２０ｂ及びｎ+ 型ドレイン領域２２ｂにそれぞ
れ接続するＡｌ膜からなるソース電極２６ｂ及びドレイ
ン電極２８ｂが形成されていると共に、ゲート電極１８
ｂに接続する例えばＡｌ膜からなる配線層３０ｂが形成
されている。このようにして、駆動回路用ＴＦＴ３２ｂ
が形成されている。
膜からなる層間絶縁膜２４が形成され、この層間絶縁膜
２４に開口されたコンタクトホールを介して、ｎ+ 型ソ
ース領域２０ｂ及びｎ+ 型ドレイン領域２２ｂにそれぞ
れ接続するＡｌ膜からなるソース電極２６ｂ及びドレイ
ン電極２８ｂが形成されていると共に、ゲート電極１８
ｂに接続する例えばＡｌ膜からなる配線層３０ｂが形成
されている。このようにして、駆動回路用ＴＦＴ３２ｂ
が形成されている。
【００２１】即ち、図１に示す液晶表示装置のプレーナ
ー型ＴＦＴマトリクス基板は、同一の透明絶縁性基板１
０上に、ａ−Ｓｉ活性層１４ａを用いたａ−Ｓｉ ＴＦ
Ｔからなる画素用ＴＦＴ３２ａ及びｐ−Ｓｉ活性層１４
ｂを用いたｐ−Ｓｉ ＴＦＴからなる駆動回路用ＴＦＴ
３２ｂが形成されている駆動回路一体型のアクティブマ
トリクス基板である。
ー型ＴＦＴマトリクス基板は、同一の透明絶縁性基板１
０上に、ａ−Ｓｉ活性層１４ａを用いたａ−Ｓｉ ＴＦ
Ｔからなる画素用ＴＦＴ３２ａ及びｐ−Ｓｉ活性層１４
ｂを用いたｐ−Ｓｉ ＴＦＴからなる駆動回路用ＴＦＴ
３２ｂが形成されている駆動回路一体型のアクティブマ
トリクス基板である。
【００２２】次に、図１の液晶表示装置のプレーナー型
ＴＦＴマトリクス基板の製造方法を、図２に示す工程図
を用いて説明する。尚、図１（ｂ）に対応して、図２
（ａ）〜（ｄ）の左側には画素用ＴＦＴの形成予定領域
であるＡ領域の工程断面を、その右側には駆動回路用Ｔ
ＦＴの形成予定領域であるＢ領域の工程断面をそれぞれ
示す。
ＴＦＴマトリクス基板の製造方法を、図２に示す工程図
を用いて説明する。尚、図１（ｂ）に対応して、図２
（ａ）〜（ｄ）の左側には画素用ＴＦＴの形成予定領域
であるＡ領域の工程断面を、その右側には駆動回路用Ｔ
ＦＴの形成予定領域であるＢ領域の工程断面をそれぞれ
示す。
【００２３】まず、透明絶縁性基板１０上に、例えばＡ
ＬＤ法（原子層堆積法）を用いて、ＺｎＳ膜１２を厚さ
１５０ｎｍに堆積する。このときの形成条件は、基板温
度２７０℃で、流量５sccmの（Ｃ2 Ｈ5 ）2 Ｚｎ（ジエ
チルジンク）と流量４０sccmのＨ2 Ｓ（硫化水素）とを
パージ時間５秒を間に挟んで交互に５秒間だけ供給する
サイクルを５００サイクル行う。こうして形成したＺｎ
Ｓ膜１２は（１１１）方向に強く配向した多結晶膜にな
っている。
ＬＤ法（原子層堆積法）を用いて、ＺｎＳ膜１２を厚さ
１５０ｎｍに堆積する。このときの形成条件は、基板温
度２７０℃で、流量５sccmの（Ｃ2 Ｈ5 ）2 Ｚｎ（ジエ
チルジンク）と流量４０sccmのＨ2 Ｓ（硫化水素）とを
パージ時間５秒を間に挟んで交互に５秒間だけ供給する
サイクルを５００サイクル行う。こうして形成したＺｎ
Ｓ膜１２は（１１１）方向に強く配向した多結晶膜にな
っている。
【００２４】続いて、ＺｎＳ膜１２膜を希塩酸溶液を用
いて選択的に除去し、画素用ＴＦＴ形成予定領域である
Ａ領域においては、透明絶縁性基板１０を露出させると
共に、駆動回路用ＴＦＴ形成予定領域であるＢ領域にお
いては、透明絶縁性基板１０上にＺｎＳ膜１２膜を残存
させる（図２（ａ）参照）。これ以降の工程は、Ａ領域
及びＢ領域において、同一のプロセスで進行する。即
ち、Ｐ−ＣＶＤ（プラズマ気相成長）法を用い、全面に
Ｓｉ（シリコン）層を厚さ１５０ｎｍに形成する。この
ときの形成条件は、基板温度３５０℃、圧力１Torr、放
電電力５０Ｗで、流量１sccmのＳｉＨ4 （シラン）ガス
及び流量２０sccmのＨ2 （水素）ガスを用いる。
いて選択的に除去し、画素用ＴＦＴ形成予定領域である
Ａ領域においては、透明絶縁性基板１０を露出させると
共に、駆動回路用ＴＦＴ形成予定領域であるＢ領域にお
いては、透明絶縁性基板１０上にＺｎＳ膜１２膜を残存
させる（図２（ａ）参照）。これ以降の工程は、Ａ領域
及びＢ領域において、同一のプロセスで進行する。即
ち、Ｐ−ＣＶＤ（プラズマ気相成長）法を用い、全面に
Ｓｉ（シリコン）層を厚さ１５０ｎｍに形成する。この
ときの形成条件は、基板温度３５０℃、圧力１Torr、放
電電力５０Ｗで、流量１sccmのＳｉＨ4 （シラン）ガス
及び流量２０sccmのＨ2 （水素）ガスを用いる。
【００２５】こうして形成したＳｉ層は、Ａ領域におい
ては、透明絶縁性基板１０上に成長するためにａ−Ｓｉ
活性層１４ａとなり、Ｂ領域においては、Ｓｉと格子定
数が近いＺｎＳ膜１２上に成長するためにｐ−Ｓｉ活性
層１４ｂとなる。続いて、Ｐ−ＣＶＤ法を用い、全面に
ＳｉＯ2 膜を厚さ２００ｎｍに形成する。このときの形
成条件は、基板温度３００℃、圧力０．１Torr、放電電
力３０Ｗで、流量１sccmのＳｉＨ4 ガス及び流量２０sc
cmのＮ2 Ｏガスを用いる。こうして、Ａ領域におけるａ
−Ｓｉ活性層１４ａ上及びＢ領域におけるｐ−Ｓｉ活性
層１４ｂ上に、それぞれＳｉＯ2 膜からなるゲート絶縁
膜１６ａ、１６ｂを形成する（図２（ｂ）参照）。
ては、透明絶縁性基板１０上に成長するためにａ−Ｓｉ
活性層１４ａとなり、Ｂ領域においては、Ｓｉと格子定
数が近いＺｎＳ膜１２上に成長するためにｐ−Ｓｉ活性
層１４ｂとなる。続いて、Ｐ−ＣＶＤ法を用い、全面に
ＳｉＯ2 膜を厚さ２００ｎｍに形成する。このときの形
成条件は、基板温度３００℃、圧力０．１Torr、放電電
力３０Ｗで、流量１sccmのＳｉＨ4 ガス及び流量２０sc
cmのＮ2 Ｏガスを用いる。こうして、Ａ領域におけるａ
−Ｓｉ活性層１４ａ上及びＢ領域におけるｐ−Ｓｉ活性
層１４ｂ上に、それぞれＳｉＯ2 膜からなるゲート絶縁
膜１６ａ、１６ｂを形成する（図２（ｂ）参照）。
【００２６】次いで、スパッタ法を用い、ゲート絶縁膜
１６ａ、１６ｂ上に、それぞれ厚さ３００ｎｍのＡｌ膜
からなるゲート電極１８ａ、１８ｂを形成した後、フォ
トリソグラフィ技術を用いて、これらゲート電極１８
ａ、１８ｂ及びゲート絶縁膜１６ａ、１６ｂを所定の形
状にパターニングする。続いて、ゲート電極１８ａ、１
８ｂをマスクとするイオンドーピング法により、例えば
Ｐ（燐）をドーピングして、ａ−Ｓｉ活性層１４ａ表面
にｎ+ 型ソース領域２０ａ及びｎ+ 型ドレイン領域２２
ａを、ｐ−Ｓｉ活性層１４ｂ表面にｎ+型ソース領域２
０ｂ及びｎ+ 型ドレイン領域２２ｂを、それぞれ形成す
る（図２（ｃ）参照）。
１６ａ、１６ｂ上に、それぞれ厚さ３００ｎｍのＡｌ膜
からなるゲート電極１８ａ、１８ｂを形成した後、フォ
トリソグラフィ技術を用いて、これらゲート電極１８
ａ、１８ｂ及びゲート絶縁膜１６ａ、１６ｂを所定の形
状にパターニングする。続いて、ゲート電極１８ａ、１
８ｂをマスクとするイオンドーピング法により、例えば
Ｐ（燐）をドーピングして、ａ−Ｓｉ活性層１４ａ表面
にｎ+ 型ソース領域２０ａ及びｎ+ 型ドレイン領域２２
ａを、ｐ−Ｓｉ活性層１４ｂ表面にｎ+型ソース領域２
０ｂ及びｎ+ 型ドレイン領域２２ｂを、それぞれ形成す
る（図２（ｃ）参照）。
【００２７】次いで、Ｐ−ＣＶＤ法を用い、厚さ５００
ｎｍのＳｉＯ2 膜からなる層間絶縁膜２４を全面に形成
する。そしてこの層間絶縁膜２４に所定のコンタクトホ
ールを開口した後、スパッタ法によりＡｌ膜を形成し、
更にこのＡｌ膜を所定の形状にパターニングして、ｎ+
型ソース領域２０ａ、２０ｂにそれぞれ接続するソース
電極２６ａ、２６ｂ、ｎ+ 型ドレイン領域２２ａ、２２
ｂにそれぞれ接続するドレイン電極２８ａ、２８ｂ、ゲ
ート電極１８ａ、１８ｂにそれぞれ接続する配線層３０
ａ、３０ｂを形成する。
ｎｍのＳｉＯ2 膜からなる層間絶縁膜２４を全面に形成
する。そしてこの層間絶縁膜２４に所定のコンタクトホ
ールを開口した後、スパッタ法によりＡｌ膜を形成し、
更にこのＡｌ膜を所定の形状にパターニングして、ｎ+
型ソース領域２０ａ、２０ｂにそれぞれ接続するソース
電極２６ａ、２６ｂ、ｎ+ 型ドレイン領域２２ａ、２２
ｂにそれぞれ接続するドレイン電極２８ａ、２８ｂ、ゲ
ート電極１８ａ、１８ｂにそれぞれ接続する配線層３０
ａ、３０ｂを形成する。
【００２８】こうして、Ａ領域にはａ−Ｓｉ活性層１４
ａを用いたａ−Ｓｉ ＴＦＴからなる画素用ＴＦＴ３２
ａが形成され、Ｂ領域にはｐ−Ｓｉ活性層１４ｂを用い
たｐ−Ｓｉ ＴＦＴからなる駆動回路用ＴＦＴ３２ｂが
形成された駆動回路一体型のプレーナー型ＴＦＴマトリ
クス基板が完成する（図２（ｄ）参照）。次に、図１の
液晶表示装置のプレーナー型ＴＦＴマトリクス基板にお
ける画素用ＴＦＴ３２ａとしてのａ−Ｓｉ ＴＦＴ及び
駆動回路用ＴＦＴ３２ｂとしてのｐ−Ｓｉ ＴＦＴのド
レイン電流ＩD 特性を、図３のグラフに示す。
ａを用いたａ−Ｓｉ ＴＦＴからなる画素用ＴＦＴ３２
ａが形成され、Ｂ領域にはｐ−Ｓｉ活性層１４ｂを用い
たｐ−Ｓｉ ＴＦＴからなる駆動回路用ＴＦＴ３２ｂが
形成された駆動回路一体型のプレーナー型ＴＦＴマトリ
クス基板が完成する（図２（ｄ）参照）。次に、図１の
液晶表示装置のプレーナー型ＴＦＴマトリクス基板にお
ける画素用ＴＦＴ３２ａとしてのａ−Ｓｉ ＴＦＴ及び
駆動回路用ＴＦＴ３２ｂとしてのｐ−Ｓｉ ＴＦＴのド
レイン電流ＩD 特性を、図３のグラフに示す。
【００２９】このグラフから明らかなように、画素用Ｔ
ＦＴ３２ａをなすａ−Ｓｉ ＴＦＴは、その画素用ＴＦ
Ｔ３２ａを動作させるゲート電圧ＶG ＝−５Ｖ近傍にお
いて、１０-13 Ａ以下のドレイン電流ＩD となり、ｐ−
Ｓｉ ＴＦＴのドレイン電流ＩD よりも遥かに小さくな
るため、オフ電流が低くなる。また、駆動回路用ＴＦＴ
をなすｐ−Ｓｉ ＴＦＴは、その駆動回路用ＴＦＴ３２
ｂを動作させるゲート電圧ＶG ＝１０Ｖ近傍において、
ａ−Ｓｉ ＴＦＴよりも大きいドレイン電流ＩD となる
ため、オン電流が大きくなる。
ＦＴ３２ａをなすａ−Ｓｉ ＴＦＴは、その画素用ＴＦ
Ｔ３２ａを動作させるゲート電圧ＶG ＝−５Ｖ近傍にお
いて、１０-13 Ａ以下のドレイン電流ＩD となり、ｐ−
Ｓｉ ＴＦＴのドレイン電流ＩD よりも遥かに小さくな
るため、オフ電流が低くなる。また、駆動回路用ＴＦＴ
をなすｐ−Ｓｉ ＴＦＴは、その駆動回路用ＴＦＴ３２
ｂを動作させるゲート電圧ＶG ＝１０Ｖ近傍において、
ａ−Ｓｉ ＴＦＴよりも大きいドレイン電流ＩD となる
ため、オン電流が大きくなる。
【００３０】このように本実施例によれば、Ｂ領域の透
明絶縁性基板１０上に、Ｓｉの格子定数に近い格子定数
をもち（１１１）方向に強く配向したＺｎＳ膜１２を選
択的に形成した後、同一のＰ−ＣＶＤプロセスで、Ａ領
域の透明絶縁性基板１０上にａ−Ｓｉ活性層１４ａを成
長させ、同時にＢ領域のＺｎＳ膜１２上にｐ−Ｓｉ活性
層１４ｂを成長させることにより、工程を増加させるこ
となく、同一の透明絶縁性基板１０上に、ａ−Ｓｉ Ｔ
ＦＴからなる画素用ＴＦＴ３２ａとｐ−ＳｉＴＦＴから
なる駆動回路用ＴＦＴ３２ｂとを容易に作り分けること
ができる。
明絶縁性基板１０上に、Ｓｉの格子定数に近い格子定数
をもち（１１１）方向に強く配向したＺｎＳ膜１２を選
択的に形成した後、同一のＰ−ＣＶＤプロセスで、Ａ領
域の透明絶縁性基板１０上にａ−Ｓｉ活性層１４ａを成
長させ、同時にＢ領域のＺｎＳ膜１２上にｐ−Ｓｉ活性
層１４ｂを成長させることにより、工程を増加させるこ
となく、同一の透明絶縁性基板１０上に、ａ−Ｓｉ Ｔ
ＦＴからなる画素用ＴＦＴ３２ａとｐ−ＳｉＴＦＴから
なる駆動回路用ＴＦＴ３２ｂとを容易に作り分けること
ができる。
【００３１】従って、この駆動回路一体型のアクティブ
マトリクス基板において、画素用ＴＦＴ３２ａのオフ電
流の低減と駆動回路用ＴＦＴ３２ｂのオン電流の増大に
よる高速化を同時に達成することができ、良好な表示特
性を得ることができる。次に、本発明の第２の実施例に
よる液晶表示装置のスタガー型ＴＦＴマトリクス基板
を、図４を用いて説明する。
マトリクス基板において、画素用ＴＦＴ３２ａのオフ電
流の低減と駆動回路用ＴＦＴ３２ｂのオン電流の増大に
よる高速化を同時に達成することができ、良好な表示特
性を得ることができる。次に、本発明の第２の実施例に
よる液晶表示装置のスタガー型ＴＦＴマトリクス基板
を、図４を用いて説明する。
【００３２】図４（ａ）は第２の実施例による液晶表示
装置のスタガー型ＴＦＴマトリクス基板を示す概略平面
図、図４（ｂ）はその一部断面図である。尚、上記図１
のプレーナー型ＴＦＴマトリクス基板と同一の構成要素
には同一の符号を付して説明を省略する。この液晶表示
装置のスタガー型ＴＦＴマトリクス基板にも、図４
（ａ）に示されるように、画素用ＴＦＴが形成されたＡ
領域と駆動回路用ＴＦＴが形成されたＢ領域とがある。
装置のスタガー型ＴＦＴマトリクス基板を示す概略平面
図、図４（ｂ）はその一部断面図である。尚、上記図１
のプレーナー型ＴＦＴマトリクス基板と同一の構成要素
には同一の符号を付して説明を省略する。この液晶表示
装置のスタガー型ＴＦＴマトリクス基板にも、図４
（ａ）に示されるように、画素用ＴＦＴが形成されたＡ
領域と駆動回路用ＴＦＴが形成されたＢ領域とがある。
【００３３】Ａ領域においては、図４（ｂ）の左側に示
されるように、共通の透明絶縁性基板１０上に、厚さ５
０ｎｍのＣｒ膜３４ａ及び厚さ３０ｎｍのｎ+ −Ｓｉ膜
３６ａが順に積層されたソース電極３８ａ及びドレイン
電極４０ａが相対して形成されている。また、これらソ
ース電極３８ａとドレイン電極４０ａとの間の透明絶縁
性基板１０上には、厚さ１５０ｎｍのａ−Ｓｉ活性層４
２ａが形成され、それぞれソース電極３８ａ及びドレイ
ン電極４０ａに接続している。
されるように、共通の透明絶縁性基板１０上に、厚さ５
０ｎｍのＣｒ膜３４ａ及び厚さ３０ｎｍのｎ+ −Ｓｉ膜
３６ａが順に積層されたソース電極３８ａ及びドレイン
電極４０ａが相対して形成されている。また、これらソ
ース電極３８ａとドレイン電極４０ａとの間の透明絶縁
性基板１０上には、厚さ１５０ｎｍのａ−Ｓｉ活性層４
２ａが形成され、それぞれソース電極３８ａ及びドレイ
ン電極４０ａに接続している。
【００３４】更に、このａ−Ｓｉ活性層４２ａ上には、
例えば厚さ３００ｎｍのＳｉＮ（窒化シリコン）膜から
なるゲート絶縁膜４４ａを介して、例えば厚さ３００ｎ
ｍのＡｌ膜からなるゲート電極４６ａが形成されてい
る。他方、Ｂ領域においては、図４（ｂ）の右側に示さ
れるように、共通の透明絶縁性基板１０上に、（１１
１）方向に強く配向した結晶性高抵抗膜である厚さ１５
０ｎｍのＺｎＳ膜１２が形成されている。そしてこのＺ
ｎＳ膜１２上には、厚さ５０ｎｍのＣｒ（クロム）膜３
４ｂ及び厚さ３０ｎｍのｎ+ −Ｓｉ膜３６ｂが順に積層
されたソース電極３８ｂ及びドレイン電極４０ｂが相対
して形成されている。
例えば厚さ３００ｎｍのＳｉＮ（窒化シリコン）膜から
なるゲート絶縁膜４４ａを介して、例えば厚さ３００ｎ
ｍのＡｌ膜からなるゲート電極４６ａが形成されてい
る。他方、Ｂ領域においては、図４（ｂ）の右側に示さ
れるように、共通の透明絶縁性基板１０上に、（１１
１）方向に強く配向した結晶性高抵抗膜である厚さ１５
０ｎｍのＺｎＳ膜１２が形成されている。そしてこのＺ
ｎＳ膜１２上には、厚さ５０ｎｍのＣｒ（クロム）膜３
４ｂ及び厚さ３０ｎｍのｎ+ −Ｓｉ膜３６ｂが順に積層
されたソース電極３８ｂ及びドレイン電極４０ｂが相対
して形成されている。
【００３５】また、これらソース電極３８ｂとドレイン
電極４０ｂとの間のＺｎＳ膜１２上には、厚さ１５０ｎ
ｍのｐ−Ｓｉ活性層４２ｂが形成され、それぞれソース
電極３８ｂ及びドレイン電極４０ｂに接続している。更
に、このｐ−Ｓｉ活性層４２ｂ上には、例えば厚さ３０
０ｎｍのＳｉＮ膜からなるゲート絶縁膜４４ｂを介し
て、例えば厚さ３００ｎｍのＡｌ膜からなるゲート電極
４６ｂが形成されている。
電極４０ｂとの間のＺｎＳ膜１２上には、厚さ１５０ｎ
ｍのｐ−Ｓｉ活性層４２ｂが形成され、それぞれソース
電極３８ｂ及びドレイン電極４０ｂに接続している。更
に、このｐ−Ｓｉ活性層４２ｂ上には、例えば厚さ３０
０ｎｍのＳｉＮ膜からなるゲート絶縁膜４４ｂを介し
て、例えば厚さ３００ｎｍのＡｌ膜からなるゲート電極
４６ｂが形成されている。
【００３６】即ち、図４に示す液晶表示装置のスタガー
型ＴＦＴマトリクス基板は、同一の透明絶縁性基板１０
上に、ａ−Ｓｉ活性層４２ａを用いたａ−Ｓｉ ＴＦＴ
からなる画素用ＴＦＴ４８ａ及びｐ−Ｓｉ活性層４２ｂ
を用いたｐ−Ｓｉ ＴＦＴからなる駆動回路用ＴＦＴ４
８ｂが形成されている駆動回路一体型のアクティブマト
リクス基板である。
型ＴＦＴマトリクス基板は、同一の透明絶縁性基板１０
上に、ａ−Ｓｉ活性層４２ａを用いたａ−Ｓｉ ＴＦＴ
からなる画素用ＴＦＴ４８ａ及びｐ−Ｓｉ活性層４２ｂ
を用いたｐ−Ｓｉ ＴＦＴからなる駆動回路用ＴＦＴ４
８ｂが形成されている駆動回路一体型のアクティブマト
リクス基板である。
【００３７】次に、図４の液晶表示装置のスタガー型Ｔ
ＦＴマトリクス基板の製造方法を、図５に示す工程図を
用いて説明する。尚、図４（ｂ）に対応して、図５
（ａ）〜（ｄ）の左側には画素用ＴＦＴの形成予定領域
であるＡ領域の工程断面を、その右側には駆動回路用Ｔ
ＦＴの形成予定領域であるＢ領域の工程断面をそれぞれ
示す。
ＦＴマトリクス基板の製造方法を、図５に示す工程図を
用いて説明する。尚、図４（ｂ）に対応して、図５
（ａ）〜（ｄ）の左側には画素用ＴＦＴの形成予定領域
であるＡ領域の工程断面を、その右側には駆動回路用Ｔ
ＦＴの形成予定領域であるＢ領域の工程断面をそれぞれ
示す。
【００３８】まず、上記図２（ａ）に示す工程と同様に
して、透明絶縁性基板１０上に、ＡＬＤ法を用いて、Ｚ
ｎＳ膜１２を厚さ１５０ｎｍに堆積した後、希塩酸溶液
を用いて選択的に除去して、Ａ領域では、透明絶縁性基
板１０を露出させると共に、Ｂ領域では、透明絶縁性基
板１０上にＺｎＳ膜１２を残存させる（図５（ａ）参
照）。
して、透明絶縁性基板１０上に、ＡＬＤ法を用いて、Ｚ
ｎＳ膜１２を厚さ１５０ｎｍに堆積した後、希塩酸溶液
を用いて選択的に除去して、Ａ領域では、透明絶縁性基
板１０を露出させると共に、Ｂ領域では、透明絶縁性基
板１０上にＺｎＳ膜１２を残存させる（図５（ａ）参
照）。
【００３９】これ以降の工程は、Ａ領域及びＢ領域にお
いて、同一のプロセスで進行する。即ち、スパッタ法を
用いて、全面にＣｒ膜を厚さ５０ｎｍに形成し、更にこ
のＣｒ膜上に、Ｐ−ＣＶＤ法を用いて、ｎ+ −Ｓｉ膜を
厚さ３０ｎｍに形成した後、これらｎ+ −Ｓｉ膜及びＣ
ｒ膜を所定の形状にパターニングして、Ａ領域の透明絶
縁性基板１０上に、Ｃｒ膜３４ａ及びｎ+ −Ｓｉ膜３６
ａが順に積層されたソース電極３８ａ及びドレイン電極
４０ａを、Ｂ領域のＺｎＳ膜１２上に、Ｃｒ膜３４ｂ及
びｎ+ −Ｓｉ膜３６ｂが順に積層されたソース電極３８
ｂ及びドレイン電極４０ｂを、それぞれ形成する（図５
（ｂ）参照）。
いて、同一のプロセスで進行する。即ち、スパッタ法を
用いて、全面にＣｒ膜を厚さ５０ｎｍに形成し、更にこ
のＣｒ膜上に、Ｐ−ＣＶＤ法を用いて、ｎ+ −Ｓｉ膜を
厚さ３０ｎｍに形成した後、これらｎ+ −Ｓｉ膜及びＣ
ｒ膜を所定の形状にパターニングして、Ａ領域の透明絶
縁性基板１０上に、Ｃｒ膜３４ａ及びｎ+ −Ｓｉ膜３６
ａが順に積層されたソース電極３８ａ及びドレイン電極
４０ａを、Ｂ領域のＺｎＳ膜１２上に、Ｃｒ膜３４ｂ及
びｎ+ −Ｓｉ膜３６ｂが順に積層されたソース電極３８
ｂ及びドレイン電極４０ｂを、それぞれ形成する（図５
（ｂ）参照）。
【００４０】次いで、Ｐ−ＣＶＤ法により、基板温度３
５０℃、圧力１Torr、放電電力５０Ｗの条件で、流量１
sccmのＳｉＨ4 ガス及び流量２０sccmのＨ2 ガスを用い
て、全面に、Ｓｉ層を厚さ１５０ｎｍに形成する。そし
てこのＳｉ層は、Ａ領域のソース電極３８ａとドレイン
電極４０ａとの間の透明絶縁性基板１０上においては、
ａ−Ｓｉ活性層４２ａとなり、Ｂ領域のソース電極３８
ｂとドレイン電極４０ｂとの間のＺｎＳ膜１２上におい
ては、ｐ−Ｓｉ活性層４２ｂとなる。
５０℃、圧力１Torr、放電電力５０Ｗの条件で、流量１
sccmのＳｉＨ4 ガス及び流量２０sccmのＨ2 ガスを用い
て、全面に、Ｓｉ層を厚さ１５０ｎｍに形成する。そし
てこのＳｉ層は、Ａ領域のソース電極３８ａとドレイン
電極４０ａとの間の透明絶縁性基板１０上においては、
ａ−Ｓｉ活性層４２ａとなり、Ｂ領域のソース電極３８
ｂとドレイン電極４０ｂとの間のＺｎＳ膜１２上におい
ては、ｐ−Ｓｉ活性層４２ｂとなる。
【００４１】続いて、Ｐ−ＣＶＤ法を用い、これらａ−
Ｓｉ活性層４２ａ上及びｐ−Ｓｉ活性層４２ｂ上に、そ
れぞれ厚さ３００ｎｍのＳｉＮ膜からなるゲート絶縁膜
４４ａ、４４ｂを形成する（図５（ｃ）参照）。次い
で、スパッタ法を用い、このゲート絶縁膜４４ａ、４４
ｂ上に、それぞれ厚さ３００ｎｍのＡｌ膜からなるゲー
ト電極４６ａ、４６ｂを形成した後、フォトリソグラフ
ィ技術を用いて、これらゲート電極４６ａ、４６ｂ、ゲ
ート絶縁膜４４ａ、４４ｂ、並びにａ−Ｓｉ活性層４２
ａ及びｐ−Ｓｉ活性層４２ｂを所定の形状にパターニン
グする。
Ｓｉ活性層４２ａ上及びｐ−Ｓｉ活性層４２ｂ上に、そ
れぞれ厚さ３００ｎｍのＳｉＮ膜からなるゲート絶縁膜
４４ａ、４４ｂを形成する（図５（ｃ）参照）。次い
で、スパッタ法を用い、このゲート絶縁膜４４ａ、４４
ｂ上に、それぞれ厚さ３００ｎｍのＡｌ膜からなるゲー
ト電極４６ａ、４６ｂを形成した後、フォトリソグラフ
ィ技術を用いて、これらゲート電極４６ａ、４６ｂ、ゲ
ート絶縁膜４４ａ、４４ｂ、並びにａ−Ｓｉ活性層４２
ａ及びｐ−Ｓｉ活性層４２ｂを所定の形状にパターニン
グする。
【００４２】こうして、Ａ領域にはａ−Ｓｉ活性層４２
ａを用いたａ−Ｓｉ ＴＦＴからなる画素用ＴＦＴ４８
ａが形成され、Ｂ領域にはｐ−Ｓｉ活性層４２ｂを用い
たｐ−Ｓｉ ＴＦＴからなる駆動回路用ＴＦＴ４８ｂが
形成された駆動回路一体型のスタガー型ＴＦＴマトリク
ス基板が完成する（図５（ｄ）参照）。このように本実
施例によれば、Ａ領域の透明絶縁性基板１０上に、Ｓｉ
の格子定数に近い格子定数をもち（１１１）方向に強く
配向したＺｎＳ膜１２を選択的に形成した後、同一のＰ
−ＣＶＤプロセスで、Ａ領域の透明絶縁性基板１０上に
ａ−Ｓｉ活性層４２ａを成長させ、同時にＢ領域のＺｎ
Ｓ膜１２上にｐ−Ｓｉ活性層４２ｂを成長させることに
より、工程を増加させることなく、同一の透明絶縁性基
板１０上に、ａ−Ｓｉ ＴＦＴからなる画素用ＴＦＴ４
８ａとｐ−ＳｉＴＦＴからなる駆動回路用ＴＦＴ４８ｂ
とを容易に作り分けることができるため、上記第１の実
施例による液晶表示装置のアクティブマトリクス基板の
場合と同様の効果を奏することができる。
ａを用いたａ−Ｓｉ ＴＦＴからなる画素用ＴＦＴ４８
ａが形成され、Ｂ領域にはｐ−Ｓｉ活性層４２ｂを用い
たｐ−Ｓｉ ＴＦＴからなる駆動回路用ＴＦＴ４８ｂが
形成された駆動回路一体型のスタガー型ＴＦＴマトリク
ス基板が完成する（図５（ｄ）参照）。このように本実
施例によれば、Ａ領域の透明絶縁性基板１０上に、Ｓｉ
の格子定数に近い格子定数をもち（１１１）方向に強く
配向したＺｎＳ膜１２を選択的に形成した後、同一のＰ
−ＣＶＤプロセスで、Ａ領域の透明絶縁性基板１０上に
ａ−Ｓｉ活性層４２ａを成長させ、同時にＢ領域のＺｎ
Ｓ膜１２上にｐ−Ｓｉ活性層４２ｂを成長させることに
より、工程を増加させることなく、同一の透明絶縁性基
板１０上に、ａ−Ｓｉ ＴＦＴからなる画素用ＴＦＴ４
８ａとｐ−ＳｉＴＦＴからなる駆動回路用ＴＦＴ４８ｂ
とを容易に作り分けることができるため、上記第１の実
施例による液晶表示装置のアクティブマトリクス基板の
場合と同様の効果を奏することができる。
【００４３】尚、上記第１及び第２の実施例において
は、Ｐ−ＣＶＤ法を用いて基板温度３５０℃の条件でｐ
−Ｓｉ活性層１４ｂ、４２ｂを成長させる下地として、
ＺｎＳ膜１２を用いているが、これに限定する必要はな
い。現状では再現性よく形成することが困難ではある
が、例えば（０１２）面をもつＡｌ2 Ｏ3 膜又は（００
１）面をもつＡｌＮ膜を用いてもよい。
は、Ｐ−ＣＶＤ法を用いて基板温度３５０℃の条件でｐ
−Ｓｉ活性層１４ｂ、４２ｂを成長させる下地として、
ＺｎＳ膜１２を用いているが、これに限定する必要はな
い。現状では再現性よく形成することが困難ではある
が、例えば（０１２）面をもつＡｌ2 Ｏ3 膜又は（００
１）面をもつＡｌＮ膜を用いてもよい。
【００４４】また、上記第１及び第２の実施例において
は、液晶表示装置のアクティブマトリクス基板について
説明したが、液晶表示装置に限定されることなく、エレ
クトロルミネッセンス等の表示装置のアクティブマトリ
クス基板にも本発明を適用することができる。
は、液晶表示装置のアクティブマトリクス基板について
説明したが、液晶表示装置に限定されることなく、エレ
クトロルミネッセンス等の表示装置のアクティブマトリ
クス基板にも本発明を適用することができる。
【００４５】
【発明の効果】各画素に設けられたスイッチング用の薄
膜トランジスタと走査線及び信号線に接続された駆動回
路用の薄膜トランジスタとが同一の絶縁基板上に形成さ
れているアクティブマトリクス基板を有する表示装置の
製造方法において、駆動回路用の薄膜トランジスタ形成
予定領域の絶縁基板上に、結晶性高抵抗膜を選択的に形
成した後、同一の気相成長プロセスにより、スイッチン
グ用の薄膜トランジスタ形成予定領域の絶縁基板上に、
アモルファスシリコン膜からなる活性層を形成すると同
時に、駆動回路用の薄膜トランジスタ形成予定領域の結
晶性高抵抗膜上に、多結晶シリコン膜からなる活性層を
形成することにより、工程を増加させることなく、同一
の透明絶縁性基板１０上に、アモルファスシリコン膜を
活性層とするスイッチング用の薄膜トランジスタと多結
晶シリコン膜を活性層とする駆動回路用の薄膜トランジ
スタとを容易に作り分けることができる。
膜トランジスタと走査線及び信号線に接続された駆動回
路用の薄膜トランジスタとが同一の絶縁基板上に形成さ
れているアクティブマトリクス基板を有する表示装置の
製造方法において、駆動回路用の薄膜トランジスタ形成
予定領域の絶縁基板上に、結晶性高抵抗膜を選択的に形
成した後、同一の気相成長プロセスにより、スイッチン
グ用の薄膜トランジスタ形成予定領域の絶縁基板上に、
アモルファスシリコン膜からなる活性層を形成すると同
時に、駆動回路用の薄膜トランジスタ形成予定領域の結
晶性高抵抗膜上に、多結晶シリコン膜からなる活性層を
形成することにより、工程を増加させることなく、同一
の透明絶縁性基板１０上に、アモルファスシリコン膜を
活性層とするスイッチング用の薄膜トランジスタと多結
晶シリコン膜を活性層とする駆動回路用の薄膜トランジ
スタとを容易に作り分けることができる。
【００４６】また、このようにして形成されたアクティ
ブマトリクス基板を有する表示装置は、スイッチング用
の薄膜トランジスタが、絶縁基板上に形成されたアモル
ファスシリコン膜を活性層とするアモルファスシリコン
薄膜トランジスタであり、駆動回路用の薄膜トランジス
タが、絶縁基板上に結晶性高抵抗膜を介して形成された
多結晶シリコン膜を活性層とする多結晶シリコン薄膜ト
ランジスタであるため、スイッチング用の薄膜トランジ
スタのオフ電流の低減と駆動回路用の薄膜トランジスタ
のオン電流の増大による高速化を同時に達成することが
でき、良好な表示特性を得ることが可能となる。
ブマトリクス基板を有する表示装置は、スイッチング用
の薄膜トランジスタが、絶縁基板上に形成されたアモル
ファスシリコン膜を活性層とするアモルファスシリコン
薄膜トランジスタであり、駆動回路用の薄膜トランジス
タが、絶縁基板上に結晶性高抵抗膜を介して形成された
多結晶シリコン膜を活性層とする多結晶シリコン薄膜ト
ランジスタであるため、スイッチング用の薄膜トランジ
スタのオフ電流の低減と駆動回路用の薄膜トランジスタ
のオン電流の増大による高速化を同時に達成することが
でき、良好な表示特性を得ることが可能となる。
【図１】本発明の第１の実施例によるプレナー型ＴＦＴ
マトリクス基板を示す平面図及び断面図である。
マトリクス基板を示す平面図及び断面図である。
【図２】図１のプレナー型ＴＦＴマトリクス基板の製造
方法を説明するための工程図である。
方法を説明するための工程図である。
【図３】図１の画素用ＴＦＴ及び駆動回路用ＴＦＴのＩ
D −ＶG 特性を示すグラフである。
D −ＶG 特性を示すグラフである。
【図４】本発明の第２の実施例によるスタガー型ＴＦＴ
マトリクス基板を示す平面図及び断面図である。
マトリクス基板を示す平面図及び断面図である。
【図５】図４のスタガー型ＴＦＴマトリクス基板の製造
方法を説明するための工程図である。
方法を説明するための工程図である。
【符号の説明】 １０…透明絶縁性基板 １２…ＺｎＳ膜 １４ａ…ａ−Ｓｉ活性層 １４ｂ…ｐ−Ｓｉ活性層 １６ａ、１６ｂ…ゲート絶縁膜 １８ａ、１８ｂ…ゲート電極 ２０ａ、２０ｂ…ｎ+ 型ソース領域 ２２ａ、２２ｂ…ｎ+ 型ドレイン領域 ２４…層間絶縁膜 ２６ａ、２６ｂ…ソース電極 ２８ａ、２８ｂ…ドレイン電極 ３０ａ、３０ｂ…配線層 ３２ａ…画素用ＴＦＴ ３２ｂ…駆動回路用ＴＦＴ ３４ａ、３４ｂ…Ｃｒ膜 ３６ａ、３６ｂ…ｎ+ 型Ｓｉ膜 ３８ａ、３８ｂ…ソース電極 ４０ａ、４０ｂ…ドレイン電極 ４２ａ…ａ−Ｓｉ活性層 ４２ｂ…ｐ−Ｓｉ活性層 ４４ａ、４４ｂ…ゲート絶縁膜 ４６ａ、４６ｂ…ゲート電極 ４８ａ…画素用ＴＦＴ ４８ｂ…駆動回路用ＴＦＴ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−184424（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1368 G09F 9/30 338 H01L 29/786
Claims (10)
- 【請求項１】 各画素に設けられたスイッチング用の薄
膜トランジスタと走査線及び信号線に接続された駆動回
路用の薄膜トランジスタとが同一の絶縁基板上に形成さ
れているアクティブマトリクス基板を有し、 前記スイッチング用の薄膜トランジスタが、前記絶縁基
板上に形成されたアモルファスシリコン膜を活性層とす
るアモルファスシリコン薄膜トランジスタであり、 前記駆動回路用の薄膜トランジスタが、前記絶縁基板上
に結晶性高抵抗膜を介して形成された多結晶シリコン膜
を活性層とする多結晶シリコン薄膜トランジスタである
ことを特徴とする表示装置。 - 【請求項２】 請求項１記載の表示装置において、 前記スイッチング用の薄膜トランジスタが、前記絶縁基
板上に形成されたアモルファスシリコン膜からなる活性
層と、前記活性層表面に相対して形成されたソース領域
及びドレイン領域と、前記ソース領域と前記ドレイン領
域との間に挟まれた前記活性層上にゲート絶縁膜を介し
て形成されたゲート電極と、前記ソース領域及び前記ド
レイン領域にそれぞれ接続されたソース電極及びドレイ
ン電極とを有するアモルファスシリコン薄膜トランジス
タであり、 前記駆動回路用の薄膜トランジスタが、前記絶縁基板上
に結晶性高抵抗膜を介して形成された多結晶シリコン膜
からなる活性層と、前記活性層表面に相対して形成され
たソース領域及びドレイン領域と、前記ソース領域と前
記ドレイン領域との間に挟まれた前記活性層上にゲート
絶縁膜を介して形成されたゲート電極と、前記ソース領
域及び前記ドレイン領域にそれぞれ接続されたソース電
極及びドレイン電極とを有する多結晶シリコン薄膜トラ
ンジスタであることを特徴とする表示装置。 - 【請求項３】 請求項１記載の表示装置において、 前記スイッチング用の薄膜トランジスタが、前記絶縁基
板上に相対して形成されたソース電極及びドレイン電極
と、前記ソース電極及び前記ドレイン電極にそれぞれ接
続されると共に、前記ソース電極と前記ドレイン電極と
の間に挟まれた前記絶縁基板上に形成されたアモルファ
スシリコン膜からなる活性層と、前記活性層上にゲート
絶縁膜を介して形成されたゲート電極とを有するアモル
ファスシリコン薄膜トランジスタであり、 前記駆動回路用の薄膜トランジスタが、前記絶縁基板上
に結晶性高抵抗膜を介して相対して形成されたソース電
極及びドレイン電極と、前記ソース電極及び前記ドレイ
ン電極にそれぞれ接続されると共に、前記ソース電極と
前記ドレイン電極との間に挟まれた前記結晶性高抵抗膜
上に形成された多結晶シリコン膜からなる活性層と、前
記活性層上にゲート絶縁膜を介して形成されたゲート電
極とを有する多結晶シリコン薄膜トランジスタであるこ
とを特徴とする表示装置。 - 【請求項４】 請求項１乃至３のいずれかに記載の表示
装置において、 前記結晶性高抵抗膜が、シリコンの格子定数と近い格子
定数をもつ材料からなることを特徴とする表示装置。 - 【請求項５】 請求項４記載の表示装置において、 前記結晶性高抵抗膜が、ＺｎＳ膜であることを特徴とす
る表示装置。 - 【請求項６】 各画素に設けられたスイッチング用の薄
膜トランジスタと走査線及び信号線に接続された駆動回
路用の薄膜トランジスタとが同一の絶縁基板上に形成さ
れているアクティブマトリクス基板を有する表示装置の
製造方法において、 前記駆動回路用の薄膜トランジスタ形成予定領域の前記
絶縁基板上に、結晶性高抵抗膜を形成する第１の工程
と、 気相成長法を用いて、前記スイッチング用の薄膜トラン
ジスタ形成予定領域の前記絶縁基板上に、アモルファス
シリコン膜からなる活性層を形成すると同時に、前記駆
動回路用の薄膜トランジスタ形成予定領域の前記結晶性
高抵抗膜上に、多結晶シリコン膜からなる活性層を形成
する第２の工程と、 前記アモルファスシリコン膜からなる活性層上及び前記
多結晶シリコン膜からなる活性層上に、それぞれゲート
絶縁膜を介してゲート電極を形成する第３の工程と、 前記ゲート電極をマスクとして、前記アモルファスシリ
コン膜からなる活性層及び前記多結晶シリコン膜からな
る活性層に所定の不純物を注入して、前記アモルファス
シリコン膜からなる活性層表面及び前記多結晶シリコン
膜からなる活性層表面にそれぞれソース領域及びドレイ
ン領域を相対して形成する第４の工程とを有することを
特徴とする表示装置の製造方法。 - 【請求項７】 各画素に設けられたスイッチング用の薄
膜トランジスタと走査線及び信号線に接続された駆動回
路用の薄膜トランジスタとが同一の絶縁基板上に形成さ
れているアクティブマトリクス基板を有する表示装置の
製造方法において、 前記駆動回路用の薄膜トランジスタ形成予定領域の前記
絶縁基板上に、結晶性高抵抗膜を形成する第１の工程
と、 前記スイッチング用の薄膜トランジスタ形成予定領域の
前記絶縁基板上及び前記駆動回路用の薄膜トランジスタ
形成予定領域の前記結晶性高抵抗膜上に、それぞれソー
ス電極及びドレイン電極を相対して形成する第２の工程
と、 気相成長法を用いて、前記スイッチング用の薄膜トラン
ジスタ形成予定領域の前記ソース電極上、前記ドレイン
電極上、及び前記ソース電極と前記ドレイン電極との間
に挟まれた前記絶縁基板上に、アモルファスシリコン膜
からなる活性層を形成すると同時に、前記駆動回路用の
薄膜トランジスタ形成予定領域の前記ソース電極上、前
記ドレイン電極上、及び前記ソース電極と前記ドレイン
電極との間に挟まれた前記結晶性高抵抗膜上に、多結晶
シリコン膜からなる活性層を形成する第３の工程と、 前記アモルファスシリコン膜からなる活性層上及び前記
多結晶シリコン膜からなる活性層上に、それぞれゲート
絶縁膜を介してゲート電極を形成する第４の工程とを有
することを特徴とする表示装置の製造方法。 - 【請求項８】 請求項６又は７に記載の表示装置の製造
方法において、 前記結晶性高抵抗膜が、シリコンの格子定数と近い格子
定数をもつ材料からなることを特徴とする表示装置の製
造方法。 - 【請求項９】 請求項８記載の表示装置の製造方法にお
いて、 前記結晶性高抵抗膜が、（１１１）面に配向しているＺ
ｎＳ膜であることを特徴とする表示装置の製造方法。 - 【請求項１０】 請求項６乃至９のいずれかに記載の表
示装置の製造方法において、 前記絶縁基板上に、前記アモルファスシリコン膜からな
る活性層を形成すると同時に、前記結晶性高抵抗膜上
に、前記多結晶シリコン膜からなる活性層を形成する気
相成長法が、温度３５０℃以下の条件で行うプラズマ気
相成長法であることを特徴とする表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22257993A JP3265073B2 (ja) | 1993-09-07 | 1993-09-07 | 表示装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22257993A JP3265073B2 (ja) | 1993-09-07 | 1993-09-07 | 表示装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0777705A JPH0777705A (ja) | 1995-03-20 |
| JP3265073B2 true JP3265073B2 (ja) | 2002-03-11 |
Family
ID=16784685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22257993A Expired - Fee Related JP3265073B2 (ja) | 1993-09-07 | 1993-09-07 | 表示装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3265073B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6878968B1 (en) | 1999-05-10 | 2005-04-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| CN106449667B (zh) * | 2016-12-21 | 2017-12-22 | 京东方科技集团股份有限公司 | 阵列基板及其制作方法、显示装置 |
-
1993
- 1993-09-07 JP JP22257993A patent/JP3265073B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0777705A (ja) | 1995-03-20 |
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