JPH0897436A

JPH0897436A - 薄膜半導体素子とその製造方法

Info

Publication number: JPH0897436A
Application number: JP19085495A
Authority: JP
Inventors: Takashi Itoga; 隆志糸賀; Masaki Fujiwara; 正樹藤原; Yukihiko Nakada; 行彦中田; Takuya Matsuo; 拓哉松尾
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1994-07-27
Filing date: 1995-07-26
Publication date: 1996-04-12

Abstract

(57)【要約】（修正有）【課題】高易動度の半導体膜を有する薄膜半導体素子
及びその製造方法を提供する。【解決手段】コプラナ型ＴＦＴのマトリクス基板で、
ガラス基板７０１上にスパッタ法でＣｒのライトシール
ド金属膜７０９を形成し、この膜を被ってガラス基板全
面にＳｉＯ₂の下地絶縁膜７１０を形成する。該下地絶
縁膜上にＲＦ−ＰＣＶＤ法で形成された真性シリコン領
域７０２は導電率が５×１０^-10〜１×１０^-7Ｓ／ｃｍ
の微結晶を含んでいる。真性Ｓｉ領域７０２を覆ってゲ
ート絶縁膜７０４を形成し、真性Ｓｉ領域に対応するゲ
ート絶縁膜の上にゲート電極７０５を形成し、ゲート電
極をマスクとしてイオンドーピングしてｎ⁺型Ｓｉ領域
７０３を形成する。この領域に対応するゲート絶縁膜７
０４に形成された貫通孔を介して、ソース・ドレイン金
属膜７０７をそれぞれ形成した後全面を保護膜７０８で
被覆する。スタガ型や逆スタガ型でも高易動度が得られ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、薄膜半導体素子及
びその製造方法に関し、液晶ディスプレイ（ＴＦＴ−Ｌ
ＣＤ）等にスイッチ素子などとして用いられる薄膜半導
体素子及びその製造方法に関する。

【０００２】

【従来の技術】従来技術を薄膜半導体素子の一例である
薄膜トランジスタ（以下、ＴＦＴ）を例にとって説明す
る。

【０００３】従来の薄膜トランジスタの製造方法を図１
６および図１７を参照しながら説明する。図１６に示す
ＴＦＴの場合、絶縁性基板１６０１上に、ゲート電極１
６０２、ゲート絶縁膜１６０３、真性非晶質シリコン薄
膜１６０４、チャネル保護膜１６０５、ｎ⁺型非晶質シ
リコン薄膜１６０６、ソース・ドレイン電極メタル膜１
６０７、絵素電極１６０８がこの順序で積層されてい
る。この場合、ｎ⁺型非晶質シリコン薄膜１６０６はプ
ラズマＣＶＤ（Ｐ−ＣＶＤ）法で成膜し、チャネル保護
膜１０５に重ね合わせパターニングを行う。これと類似
しており、微結晶Ｓｉを用いた従来技術に、特開昭５９
−１４１２７１号（シャープ菱田）、特開昭６１−５
９８７３号（松下白井）、特開昭６０−９８６８０号
（セイコー電子工業山崎）がある。

【０００４】特開昭５９−１４１２７１号は、ゲート絶
縁膜をゲートメタルの陽極酸化膜とＰ−ＣＶＤ法による
絶縁膜との２層構造にし、かつ半導体層に微結晶Ｓｉ膜
（以下、μｃ−Ｓｉ膜と記す）を用いたＴＦＴを示して
いる。このＴＦＴでは、チャネル領域を規定するゲート
電極がガラス基板と同一側に形成される為、陽極酸化膜
のゲート絶縁膜が必要であり、構成及び製造工程が複雑
になるという課題を有している。また好適なμｃ−Ｓｉ
膜の特性を規定していない。

【０００５】また、この従来技術では、ゲート電極がシ
リコン膜から見てガラス基板と同一側にあるＴＦＴであ
る点、かつゲート絶縁膜がゲートメタルの陽極酸化とプ
ラズマＣＶＤによる絶縁膜との２層構造を開示してい
る。ゲートメタルを陽極酸化する場合、シリコン膜より
先にゲートを形成する逆スタガ構造になるが、この場
合、チャネル部がＳｉ膜の形成初期の結晶性の悪い部分
にできるため、移動度の向上が困難である。また、ゲー
ト絶縁膜を陽極酸化しないμｃ−ＳｉＴＦＴについては
開示していない。

【０００６】特開昭６１−５９８７３号は、逆スタガ構
造ＴＦＴにおいて、ｉ型半導体層は第１の絶縁層を介し
て第１の金属層を含む絶縁性基板上に２層構造の半導体
層を形成する構造を有する事を発明の主張点に置いてい
る。ここで第１層は高パワーのグロー放電からのダメー
ジを防ぐ為、ａ−Ｓｉ膜、第２層はμｃ−Ｓｉ膜を形成
して移動度の向上を図っている。

【０００７】この従来技術では、ゲート電極がシリコン
膜から見てガラス基板と同一側にあるＴＦＴを用いてお
り、第１層半導体膜をアモルファスシリコン膜、第２層
半導体膜微結晶Ｓｉとしている技術を用いている。この
ため、この従来技術では、チャネル部がＳｉ膜の形成初
期の結晶性の悪い部分に形成される構造のため、移動度
の向上が困難である。また、第２層の微結晶Ｓｉ膜は１
００ｎｍの膜厚に堆積する必要がある。このため、スル
ープットが小さいという問題点がある。前記１００ｎｍ
の成膜には、典型的な成膜レートでも堆積時間が２００
０秒程度必要である。

【０００８】特開昭６０−９８６８０号は、ゲート電
極、ゲート絶縁膜、半導体層、ソース電極、ドレイン電
極よりなるＴＦＴにおいて、第１層の半導体膜が厚さ１
５ｎｍ以下のμｃ−Ｓｉ膜、第２層半導体層がこれより
エネルギーギャップの広い非晶質半導体層という２層構
造の半導体層を形成する構造を有する事を発明の主張点
にしている。

【０００９】この従来技術は、半導体膜を２層にし、２
層目の膜をエネルギーギャップ（Ｅｇ）の広い膜を用い
ている。この場合、スループットが小さくなる。また、
バンドギャップの大きな半導体膜については他の材料を
添加するため、膜質の良好なものが得難く、移動度の向
上に寄与しにくい。

【００１０】図１７に示す薄膜トランジスタの場合、絶
縁性基板１７０１の上に、ゲート電極１７０２、ゲート
絶縁膜１７０３、真性非晶質シリコン薄膜１７０４、チ
ャネル保護膜１７０５、ｎ⁺型ドーピング層１７０６、
ソース・ドレイン電極１７０７、及び絵素電極１７０８
がこの順序で積層されている。例えばｎ⁺型ドーピング
層１７０６は、チャネル保護膜１７０５をマスクにし、
水素希釈のホスフィンのような不純物を含む気体を放電
分解し、生成したイオンを加速し注入することにより形
成される。

【００１１】

【発明が解決しようとする課題】図１６のＴＦＴを製造
する場合、ｉ型ａ−Ｓｉ膜の移動度が小さいので、ＯＮ
電流を十分得るにはチャネル幅を小さくできず、ＴＦＴ
の小型化が困難である問題があった。この為、このＴＦ
ＴをＬＣＤに用いた場合、液晶パネルの開口率を大きく
することが困難である。従って、ＬＣＤの輝度を高くす
るために、バックライトの消費電力が大きくなってい
た。

【００１２】図１７のＴＦＴを製造する場合、ｉ型ａ−
Ｓｉ薄膜へ不純物イオンを注入しｎ⁺型ドーピング層を
形成するため、チャネル保護膜の下部がチャネル長とな
る。このため、図１６の構造よりもチャネル長を小さく
できる。しかし、ｉ型ａ−Ｓｉ膜の移動度が小さい為、
チャネル長を小さくできてもチャネル幅を小さくする事
ができず、やはりＴＦＴの小型化が困難である。従っ
て、上述したように、液晶パネルの開口率を大きくする
のに限界があるという問題点を有している。

【００１３】本発明は、上記の問題点を解決すべくなさ
れたものであり、その目的は高い移動度の半導体膜を有
する薄膜半導体素子及びその製造方法を提供することで
ある。

【００１４】

【課題を解決するための手段】本発明の薄膜半導体素子
は、導電率が５×１０^-10Ｓ／ｃｍ以上である微結晶相
を含むｉ型シリコン膜を備えており、そのことによっ
て、上記目的を達成することができる。

【００１５】本発明の薄膜トランジスタは、基板と、該
基板上に形成されたゲート電極、ソース電極、及びドレ
イン電極と、該ゲート電極と、ソース電極及びドレイン
電極の間に形成された絶縁膜と、半導体膜とを備え、チ
ャネル領域が該半導体膜の該基板と反対側に形成された
薄膜トランジスタであって、該半導体膜が、該絶縁膜か
ら５０ｎｍ以内の部分に、導電率が５×１０^-10Ｓ／ｃ
ｍ以上である微結晶相を含むｉ型シリコン膜を備えてお
り、そのことによって上記目的を達成することができ
る。

【００１６】本発明の薄膜半導体素子は、導電率が１×
１０^-3Ｓ／ｃｍ以上のｐ型またはｎ型のいずれかの微結
晶相を含むシリコン膜を備えており、そのことによって
上記目的を達成することができる。

【００１７】本発明の薄膜トランジスタは、基板と、該
基板上に形成されたゲート電極、ソース電極、及びドレ
イン電極と、該ゲート電極と、ソース電極及びドレイン
電極の間に形成された絶縁膜と、半導体膜とを備え、チ
ャネル領域が該半導体膜を備え、且つ該チャネル領域が
該半導体膜中の基板と反対側に形成される薄膜半導体素
子であって、該半導体膜がｐ型またはｎ型のいずれかで
あって該絶縁膜から５０ｎｍ以内の部分に導電率が１×
１０^-3Ｓ／ｃｍ以上の微結晶相を含むシリコン膜を備え
ており、そのことによって上記目的を達成することがで
きる。

【００１８】本発明の薄膜半導体素子は、結合水素量が
１０％以下の微結晶相を含むｉ型シリコンを備えてお
り、そのことによって上記目的を達成することができ
る。

【００１９】本発明の薄膜トランジスタは、基板と、該
基板上に形成されたゲート電極、ソース電極、及びドレ
イン電極と、該ゲート電極と、ソース電極及びドレイン
電極の間に形成された絶縁膜と、半導体膜とを備え、且
つチャネル領域が半導体膜中の基板と反対側に形成され
る薄膜半導体素子であって、該半導体膜が、該絶縁膜か
ら５０ｎｍ以内の部分に、結合水素量が１０％以下の微
結晶相を含むｉ型シリコン膜を備えており、そのことに
よって上記目的を達成することができる。

【００２０】本発明の薄膜半導体素子は、結晶体積分率
が１０％以上の微結晶相を含むｉ型シリコンを備えてお
り、そのことによって上記目的を達成することができ
る。

【００２１】本発明の薄膜トランジスタは、基板と、該
基板上に形成されたゲート電極、ソース電極、及びドレ
イン電極と、該ゲート電極と、ソース電極及びドレイン
電極の間に形成された絶縁膜と、半導体膜とを備え、且
つチャネル領域が半導体膜中の基板と反対側に形成され
る薄膜半導体素子であって、該半導体膜が、該絶縁膜か
ら５０ｎｍ以内の部分に、結晶体積分率が１０％以上の
微結晶相を含むｉ型シリコン膜を備えており、そのこと
によって上記目的を達成することができる。

【００２２】本発明の薄膜半導体素子は、波長４００ｎ
ｍの光の吸収係数が３．７×１０⁵／ｃｍ以下となる微
結晶シリコンを有しており、そのことによって、上記目
的を達成することができる。

【００２３】本発明の薄膜トランジスタは、基板と、該
基板上に形成されたゲート電極、ソース電極及びドレイ
ン電極と、ソース電極及びドレイン電極の間に形成され
た絶縁膜と、半導体膜とを備え、チャネル領域が該絶縁
膜から５０ｎｍ以内の部分に波長４００ｎｍの光の吸収
係数が３．７×１０⁵／ｃｍ以下となる微結晶シリコン
を有しており、そのことによって、上記目的を達成する
ことができる。

【００２４】本発明の薄膜半導体素子は、微結晶相を有
し、基板面に対して｛１１１｝配向性を有する結晶粒が
最も多いシリコン膜を備えており、そのことによって上
記目的を達成することができる。

【００２５】本発明の薄膜トランジスタは、基板と、該
基板上に形成されたゲート電極、ソース電極及びドレイ
ン電極と、該ゲート電極と、ソース電極及びドレイン電
極の間に形成された絶縁膜と、半導体膜とを備え、チャ
ネル領域が該半導体膜の該基板と反対側に形成された薄
膜トランジスタであって、該半導体膜が、該絶縁膜から
５０ｎｍ以内の部分に、微結晶相を有し、基板面に対し
て｛１１１｝配向性を有する結晶粒が最も多いＳｉ膜を
含んで構成されており、そのことによって上記目的を達
成することができる。

【００２６】本発明の薄膜半導体素子の製造方法は、プ
ラズマ化学的気相成長装置の反応室に導入したシリコン
元素を含む原料ガスをプラズマにより分解して、アモル
ファスシリコン層を形成する工程と、該反応室に水素ガ
スを導入して、該アモルファスシリコン層に水素プラズ
マ処理を行い、該アモルファスシリコン層を微結晶化す
る工程とを繰り返す事により微結晶相を含むｉ型シリコ
ン層を有する半導体膜を形成する工程を含んでおり、そ
のことによって上記目的を達成することができる。

【００２７】本発明の薄膜トランジスタの製造方法は、
基板と、該基板上に形成されたゲート電極、ソース電
極、及びドレイン電極と、該ゲート電極と、ソース電極
及びドレイン電極の間に形成された絶縁膜と、半導体膜
とを備えた薄膜半導体素子の製造方法であって、プラズ
マ化学的気相成長装置の反応室に導入したシリコン元素
を含む原料ガスをプラズマにより分解して、絶縁膜上に
シリコン層を形成する工程と、該反応室に水素ガスを導
入して、該シリコン層に水素プラズマ処理を行い、該シ
リコン層を微結晶化する工程とを繰り返す事により微結
晶相を含むｉ型シリコン層を有する半導体膜を形成して
おり、そのことによって上記目的を達成することができ
る。

【００２８】本発明の薄膜半導体素子の製造方法におい
て、前記半導体膜を形成する前に水素プラズマ処理を施
す工程をさらに包含する場合がある。

【００２９】本発明の薄膜トランジスタの製造方法に於
いて、前記半導体膜を形成する前に、水素プラズマ処理
を施す工程をさらに包含する場合がある。

【００３０】本発明の薄膜トランジスタの製造方法に於
いて、前記絶縁膜の上に前記シリコン層を形成する工程
において、該シリコン層は一回に０．１ｎｍから５ｎｍ
の範囲内の厚さに形成され、その後、水素プラズマ処理
を行う工程を繰り返す場合がある。

【００３１】本発明の薄膜半導体素子の製造方法は、水
素希釈率２００以上で１０ｎｍ以下の厚さの微結晶相を
含むシリコン層を形成する第１の成膜工程と、形成され
た該シリコン層上に、水素希釈率２〜２００で微結晶相
を含むシリコン層を形成する第２の成膜工程とを包含し
ており、そのことによって上記目的を達成することがで
きる。

【００３２】本発明の薄膜トランジスタの製造方法は、
基板と、該基板上に形成されたゲート電極、ソース電
極、及びドレイン電極と、該ゲート電極と、ソース電極
及びドレイン電極の間に形成された絶縁膜と、半導体膜
とを備えた薄膜半導体素子の製造方法であって、水素希
釈率２００以上で１０ｎｍ以下の厚さの微結晶相を含む
シリコン層を形成する第１の成膜工程と、形成された該
シリコン層上に、水素希釈率２〜２００で微結晶相を含
むシリコン層を形成する第２の成膜工程とを包含してお
り、そのことによって上記目的を達成することができ
る。

【００３３】本発明の薄膜トランジスタは、半導体層
と、該半導体層に接触している、または該半導体層内に
形成された低抵抗化されたソースコンタクト領域および
ドレインコンタクト領域と、該ソースコンタクト領域お
よび該ドレインコンタクト領域にそれぞれ電気的に接続
されたソース電極およびドレイン電極と、ゲート絶縁膜
によって該半導体層から電気的に絶縁されているゲート
電極とを備えている薄膜トランジスタであって、該半導
体層は、導電率が５×１０^-10Ｓ／ｃｍ以上であり、か
つ１×１０^-7Ｓ／ｃｍ以下である微結晶相を含んでお
り、そのことにより上記目的を達成する。

【００３４】前記半導体層は、シリコン、シリコンゲル
マニウム、シリコンカーボン、窒化シリコンおよび酸化
シリコンを含む群から選択される少なくとも１つの材料
からなる層であってもよい。

【００３５】本発明の薄膜トランジスタの製造方法は、
半導体層、該半導体層に接触する、または該半導体層内
に形成された低抵抗化されたソースコンタクト領域およ
びドレインコンタクト領域、該ソースコンタクト領域お
よび該ドレインコンタクト領域にそれぞれ電気的に接続
されたソース電極およびドレイン電極と、ゲート絶縁膜
によって該半導体層から電気的に絶縁されているゲート
電極とを有する薄膜トランジスタの製造方法であって、
該半導体層の少なくとも一部の導電率が５×１０^-10Ｓ
／ｃｍ以上であり、かつ１×１０^-7Ｓ／ｃｍ以下となる
ように該半導体層を形成する工程を包含しており、その
ことにより上記目的を達成する。

【００３６】本発明によれば、アモルファスシリコン半
導体層に代えて、微結晶相を含むシリコン膜を形成し
て、Ｓｉ半導体薄膜そのものの移動度を高めるようにし
ている。これにより、小さいサイズの薄膜半導体素子で
も高い導通電流を得ることができるという高品質のＳｉ
膜を実現できる。

【００３７】

【発明の実施の形態】本発明の実施の形態について以下
に詳細に説明する。

【００３８】（実施例１）図１に本発明のＴＦＴ−ＬＣ
Ｄ（ＴＦＴを用いた液晶表示装置）用ＴＦＴマトリクス
型基板の一実施例の断面図を示す。図１に示すように、
本実施例のマトリクス基板では、絶縁体基板として透明
なガラス基板を用いた。本実施例のマトリクス基板で
は、ガラス基板７０１の上に、ライトシールドメタル膜
７０９が形成されており、ライトシールドメタル膜７０
９を被覆して、下地絶縁膜７１０がガラス基板７０１の
全面に形成されている。下地絶縁膜７１０の上には、真
性シリコン領域７０２と、真性シリコン領域７０２を挟
む形状の２つのｎ⁺型シリコン領域７０３が形成されて
いる。真性シリコン領域７０２を被覆し、かつ各ｎ⁺型
シリコン領域７０３に相当する部分にスルーホールが形
成された形状にゲート絶縁膜７０４が形成されている。
真性シリコン領域７０２に相当するゲート絶縁膜７０４
の上には、ゲート電極メタル膜７０５が形成されてい
る。前記各ｎ⁺型シリコン領域７０３に相当するゲート
絶縁膜７０４に形成されたスルーホールをそれぞれ介し
て、ソース・ドレインメタル膜７０７がそれぞれ形成さ
れる。このようなガラス基板７０１の全面を被覆してパ
ッシベーション膜７０８が形成されている。本実施例の
マトリクス基板は、上記の構造を有するコプラナ型ＴＦ
Ｔを備えている。

【００３９】続いて図１のコプラナ型ＴＦＴの製造方法
を詳述していく。

【００４０】先ず、ガラス基板７０１上にライトシール
ドメタル膜７０９となるクロム層をスパッタ法で１００
〜５００ｎｍ成膜する。次にこれをパターニングした
後、下地絶縁膜７１０となるＳｉＯ₂層をスパッタ法で
５０〜５００ｎｍ成膜する。

【００４１】そして次にシリコン薄膜を５０ｎｍの厚さ
に形成する。ここでｉ型μｃ−Ｓｉ膜の形成工程につい
て以下に示す。この工程については、図２に示す様なＲ
Ｆ−ＰＣＶＤ成膜装置を用いる。この成膜装置では、通
常のＲＦ−ＰＣＶＤ装置に、原料ガス導入ライン４２と
水素ガス導入ライン４１の２つのガス導入ラインを設け
られている。水素ガス導入ライン４１には圧空バルブ５
５が設けられ、圧空バルブ５５が開放或いは遮断される
と水素ガスが反応室５１に導入され、或いは遮断され
る。原料ガス導入ライン４２の圧空バルブ４３が開で圧
空バルブ４４が閉の時には、原料ガスが反応室５１に導
入され、逆に、圧空バルブ４３が閉で、圧空バルブ４４
が開の時には、原料ガスが直接排気ポンプ４５により排
気されるようになっている。圧空バルブ４３、４４およ
び５５の開閉を、タイマー５４を計時する制御装置５３
によって制御するだけで、ある設定時間、原料ガスを反
応室５１に導入でき、その次のある設定時間は、水素ガ
スのみが反応室５１に導入される。

【００４２】このような系において、アノード電極４６
とカソード電極４７との間に、高周波電源４８により電
力を印加すると、原料ガスが反応室５１に導入されてい
る間には、原料ガスがプラズマ４９により分解されて、
ガラス基板７０１上にＳｉ膜が成膜される。又、水素ガ
スのみが導入されている間には、上記Ｓｉ膜は、水素プ
ラズマ処理されている。

【００４３】図３は、このような製造工程をＲＦ−ＰＣ
ＶＤ装置のチャンバー内に入るガス、ＲＦ電源について
時間を横軸に示した図である。この図の期間ｔ１におけ
る成膜条件はＳｉＨ₄：１３０ｓｃｃｍ、Ｈ₂：３０００
ｓｃｃｍ、圧力９３．１Ｐａ、ＲＦＰＯＷＥＲ１０
０Ｗである。ここにおいて、期間ｔ₁の間に成膜される
Ｓｉ膜の厚さは膜特性に大きく影響を与える。水素プラ
ズマ処理時間ｔ₂を７５秒と一定とした場合、１回の成
膜膜厚と導電率の関係を示したのが図４である。μｃ−
Ｓｉ膜において結晶体積分率が大きくなる程、導電率が
大きくなる。本願発明者の実験によれば、導電率が５×
１０^-10Ｓ／ｃｍ以上であるＳｉ膜を用いてＴＦＴを作
成した処、良好な特性を有するＴＦＴを作成できた。よ
って導電率が５×１０^-10Ｓ／ｃｍ以上のＳｉ膜は膜質
が良好であると言える。

【００４４】図４より、この条件を満たす１回の成膜膜
厚は０．１〜５ｎｍであればよい。これは、Ｓｉ原子層
を１〜１０層成長させる事に相当する。１回の成膜膜厚
がそれ以上であれば、微結晶化していないことが確認さ
れている。１回の成膜処理時間と導電率との関係を示す
図５から、導電率が５×１０^-10Ｓ／ｃｍ以上のＳｉ膜
を得ようとすると、１回の成膜処理時間を２３秒以下に
すれば、導電率５×１０^-10Ｓ／ｃｍ以上にできる事が
解る。この成膜工程と水素プラズマ処理工程とを繰返す
事により、所望の厚さのμｃ−Ｓｉ膜が得られる。以下
に、一例をあげると、上記ＲＦ−ＰＣＶＤ装置におい
て、原料ガス流量としてモノシラン（ＳｉＨ₄）１００
〜２００ｓｃｃｍ、水素（Ｈ₂）流量２０００〜４００
０ｓｃｃｍとして、ｔ₁＝１０〜３０秒、ｔ₂＝２０〜１
３０秒程度に選ぶ。この様にすれば、１サイクルあたり
０．１〜５ｎｍのＳｉ膜を成長させて、水素プラズマ処
理を行う事ができる。尚、この例においては、成膜工程
と水素プラズマ処理工程とを１０〜５００回繰返して、
最終的には膜厚５０ｎｍのμｃ−Ｓｉ膜を得た。

【００４５】図６に、成膜の間に行う水素プラズマ処理
時間と、上記の様にして形成されたｉ型Ｓｉ膜の暗導電
率との関係を示す。成膜条件は、ＳｉＨ₄：１３０ｓｃ
ｃｍ、Ｈ₂：３０００ｓｃｃｍ、圧力９３．１Ｐａ、Ｒ
ＦＰＯＷＥＲ：１００Ｗ、１回の成膜処理膜厚：２ｎ
ｍである。この図から、膜の暗導電率は、水素プラズマ
処理時間４０秒程度で、約３桁程度急激に上昇し、５×
１０^-10Ｓ／ｃｍ以上の暗導電率が得られる。上記の様
な水素プラズマ処理により結晶構造を変化させる場合に
１回当りの成膜膜厚は０．１〜５ｎｍ、好ましい厚みと
しては、０．５〜３ｎｍである。

【００４６】μｃ−Ｓｉ膜を形成する場合、最初の１０
ｎｍは、水素希釈量２００以上で結晶核を多く作ってお
くと、引続いての成膜は、上記の様に水素希釈量２〜２
００で成膜を行っても、この核にＳｉ原子が集まって微
結晶を形成する為に、さらに結晶体積分率の大きいμｃ
−Ｓｉ膜が得られる。

【００４７】又、赤外吸収スペクトル法により結合水素
量を定量した処、通常のａ−Ｓｉ膜では１３〜２０原子
％であるのに対し、上記の様にして形成された膜では４
〜１０原子％となった。これは、μｃ−Ｓｉ中に混在す
るアモルファスＳｉと結晶Ｓｉのうち、結晶Ｓｉの結合
水素量がほぼ０となる為である。

【００４８】一方、上記のようにして形成された膜を組
成分析、ラマン分光法および反射電子線回折する事によ
り、この膜が微結晶層を含むシリコン膜である事を確認
した。この時、ラマンスペクトルを約４８０ｃｍ^-1付近
のａ−Ｓｉに特有のブロードなピークと、５２０ｃｍ^-1
の結晶Ｓｉのピーク、すなわちＳｉ−Ｓｉ結合のシャー
プなピークとに分割して、これらの積分強度比から、μ
ｃ−Ｓｉ中の結晶Ｓｉの比率を表す結晶体積分率を測定
した。この測定の結果を下記表１に示す。

【００４９】

【表１】

【００５０】この結果、通常のＣＶＤ法により通常のａ
−Ｓｉ膜成膜条件の下で形成したａ−Ｓｉ膜、および水
素プラズマ処理を行わないＰ−ＣＶＤ法により５０ｎｍ
以下に形成した膜では結晶体積分率が０％であり、高Ｒ
Ｆ電力、水素希釈率１００以下で形成したμｃ−Ｓｉ膜
は結晶体積分率が１０％以下であるのに対し、高ＲＦ電
力、水素希釈率１００以上で形成したμｃ−Ｓｉ膜は結
晶体積分率が１０〜５０％、上記の、シリコン元素を含
む原料ガスをプラズマにより分解して、アモルファスシ
リコン層を形成する工程と、該反応室に水素ガスを導入
して、該アモルファスシリコン層に水素プラズマ処理を
行い、該アモルファスシリコン層微結晶化する工程とを
繰り返す事により微結晶層を含むシリコン層を有するμ
ｃ−Ｓｉ膜は結晶体積分率が１０〜７０％であった。こ
の様にして形成された膜においては、最高では体積分率
７０％のμｃ−Ｓｉが得られた。この方法によりｉ型の
μｃ−Ｓｉが得られる。

【００５１】図７に図４に示した１回の成膜膜厚を変え
て成膜したμｃ−Ｓｉ膜の吸収係数と導電率との関係を
示す。導電率が５×１０^-10Ｓ／ｃｍ以上である良質な
膜質をを有するμｃ−Ｓｉ膜は、吸収係数の小さい結晶
粒が増加するため、吸収係数が他に比べて低くなり、４
００ｎｍの光の吸収係数は３．７×１０⁵／ｃｍ以下と
なる。波長４００ｎｍに関して、これより短い波長の場
合、光学バンドギャップ付近の情報が得られるが、吸収
係数のバラツキが大きくなり、吸収係数と導電率との相
関が悪くなることより、最も吸収係数と導電率の相関が
良好な波長として選定した。

【００５２】このような特性を有するμｃ−Ｓｉ膜は、
透過型電子顕微鏡において、マイクロディフラクション
法によって微結晶成分の測定を行った。結合水素量が１
０％である良好な膜質を有するμｃ−Ｓｉ膜は、基板面
に対して｛１１１｝面配向性を有する結晶粒が最も多か
った。

【００５３】この様にシリコン膜を成膜した後、ゲート
絶縁膜であるＳｉＯ₂膜７０４をスパッタ法等で１００
〜５００ｎｍの厚さを成膜する。さらにゲート電極膜Ａ
ｌ等７０５をスパッタ法で形成する。これに続いてゲー
ト電極Ａｌ等７０５をパターニングして、これをマスク
としてイオンドーピング等で自己整合法オーミック領域
で７０３を形成する。この後、層間絶縁膜となるＳｉＯ
₂膜７０６をスパッタ法で３００〜５００ｎｍ形成す
る。次にソース、ドレイン領域を形成する為に、コンタ
クトホール穴あけを行う。そしてソース、ドレイン電極
７０７となるＡｌをスパッタ法により２００〜５００ｎ
ｍの厚さに成膜し、パターニングする。ＴＦＴの信頼性
を向上させる為にこの後パッシベーション膜７０８をこ
の上から２００〜５００ｎｍ成膜する。この様にして形
成したＴＦＴの特性を測定した結果、図８に示す様に半
導体層としてａ−Ｓｉ膜を用いた場合の２．６倍のＯＮ
電流を得た。

【００５４】又、このＳｉ膜を成膜する前に、水素（Ｈ
₂）流量２０００〜４０００ｓｃｃｍ圧力５０〜２００
Ｐａ、ＲＦパワー２００Ｗ程度、時間１〜１０分の水素
プラズマ処理を行うと、Ｓｉ膜の下地膜のダングリング
ボンドが減少して微結晶核が形成され易くなり、水素プ
ラズマ処理を行わない時よりも、正スタガ型ＴＦＴの場
合、ＴＦＴ特性のＯＮ電流を１．２倍程度大きくする事
ができた。

【００５５】前記各実施例に於いて、μｃ−Ｓｉ膜が絶
縁膜から５０ｎｍ以内の部分に形成されることにより、
チャネル層が絶縁膜近傍に形成されるので、絶縁膜近傍
の結晶性が向上し、これにより、移動度が向上する。特
に、５０ｎｍ以内の部分で効果が顕著である。μｃ−Ｓ
ｉ膜が前記絶縁膜から５０ｎｍを超えて離れた位置に形
成されてこの部分の結晶性が向上しても移動度向上に寄
与しにくい。

【００５６】上記実施例は、コプラナ型構造のＴＦＴに
ついて説明したが、工程を簡略化しやすい事から、正ス
タガ型構造のＴＦＴも開発されている。図９に示すスタ
ガ型構造では、ＩＴＯのソース・ドレイン電極膜をまず
先に形成する。そして、ｉ型Ｓｉ膜とオーミック接合を
得るために、Ｐ−ＣＶＤ装置内でＰＨ₃を放電により分
解し、ＩＴＯ上に燐原子を選択的に形成する。そして、
次にコプラナ型薄膜トランジスタと同様にｉ型μｃ−Ｓ
ｉ膜を形成する。さらにゲート絶縁膜、ゲート電極膜を
形成する。この様にして形成したＴＦＴは、コプラナ型
と同等なＴＦＴ特性が得られる。

【００５７】以上説明してきたコプラナ型ＴＦＴ、スタ
ガ型ＴＦＴでは、チャネル領域が半導体膜中でガラス基
板と反対側に形成されるが、Ｓｉ膜は膜厚の増加と共に
膜質が改善され、膜質のよい領域にチャネル領域が形成
される事により、逆スタガ型構造ＴＦＴの場合の５×１
０^-9Ｓ／ｃｍに比べ、５×１０^-10Ｓ／ｃｍと低い導電
率であっても、良好な特性を有するＴＦＴを製造する事
ができた。

【００５８】（実施例２）次に、本発明を逆スタガ型の
薄膜トランジスタに適用した例を図面を参照しながら説
明する。

【００５９】図１０は、液晶ディスプレイのＴＦＴが形
成されている基板（以下、単にＴＦＴ基板とよぶ）の断
面図である。ＴＦＴ１００は、絶縁性基板１０１上に形
成されたゲート電極１０２、絶縁膜１０３、１０４、半
導体膜１０５、エッチングストッパ１０６、低抵抗半導
体膜であるコンタクト層１０７ａ、１０７ｂ、ソース電
極１０８ａ、およびドレイン電極１０８ｂを有してい
る。ソース電極１０８ａおよびドレイン電極１０８ｂ上
には、絵素電極１０９が形成されている。

【００６０】図１０を参照しながらＴＦＴ１００を作製
する工程を説明する。

【００６１】まず、ガラス基板等の絶縁性基板１０１上
にスパッタリングによって３００ｎｍの厚さのＴａ膜を
形成し、その後、このＴａ薄膜をフォトリソグラフィお
よびドライエッチングによりパターニングしてゲート電
極１０２を形成する。次に、基板１０１を例えば酒石酸
アンモニウム溶液中に浸し、外部から電流を流すことに
より、ゲート電極１０２を陽極酸化し、絶縁膜１０３と
なるＴａ₂Ｏ₅膜を約３００ｎｍの厚さに形成する。

【００６２】続いて、絶縁膜１０４となる窒化シリコン
（Ｓｉ₃Ｎ₄）膜、半導体膜１０５として用いられる微結
晶シリコン（μｃ−Ｓｉ）膜、およびエッチングストッ
パ１０６となるＳｉ₃Ｎ₄膜をインライン式の３反応室を
有するＰ−ＣＶＤ装置により形成する。まず、第１の反
応室において、モノシラン（ＳｉＨ₄）、アンモニア
（ＮＨ₃）、および水素（Ｈ₂）を導入してプラズマ放電
によりＳｉ₃Ｎ₄膜を基板１０１の全面にわたって約３０
０ｎｍの厚さに形成する。その後、第２の反応室に基板
１０１を搬送し、ここでｉ型μｃ−Ｓｉ膜を基板１０１
の全面にわたって形成する。ｉ型μｃ−Ｓｉ膜の形成
は、第２の反応室にシラン（ＳｉＨ₄）および水素
（Ｈ₂）を導入して行う。この例においては、ＳｉＨ₄を
３０ｓｃｃｍ、Ｈ₂を３０００ｓｃｃｍ導入し、ＲＦパ
ワーを１８０Ｗとして、５０ｎｍの厚さのｉ型μｃ−Ｓ
ｉ膜を形成した。このときの成膜速度は３ｎｍ／分であ
り、導電率が５×１０^-8Ｓ／ｃｍのｉ型μｃ−Ｓｉ膜が
得られた。

【００６３】ここで、μｃ−Ｓｉ膜を形成する条件を説
明する。微結晶化を図る上で重要な条件の一つは、水素
希釈率Ｈ₂／ＳｉＨ₄である。厚さ５０ｎｍのｉ型Ｓｉ膜
について、成膜時の水素希釈率およびＲＦパワー、なら
びにＳｉ膜の導電率を以下の表２に示す。本願発明者
は、導電率が５×１０^-10Ｓ／ｃｍ以上のときにＳｉ膜
が微結晶化していることを透過電子線回折により確認し
ている。

【００６４】

【表２】

【００６５】表２から分かるように、水素希釈率が４０
以上であれば導電率が５×１０^-10Ｓ／ｃｍ以上である
ｉ型μｃ−Ｓｉ膜を得ることができる。また、水素希釈
率を高くするとともにＲＦパワーも高くすれば、より微
結晶化しやすいことが表２から分かる。表２には示して
いないが、ＳｉＨ₄を１５ｓｃｃｍ、Ｈ₂を３０００ｓｃ
ｃｍ導入し、ＲＦパワーを２５０Ｗとした場合には、２
×１０^-7Ｓ／ｃｍのｉ型μｃ−Ｓｉ膜が得られた。ま
た、図１４に、ＳｉＨ₄を１５ｓｃｃｍ、Ｈ₂を３０００
ｓｃｃｍ導入し、ＲＦパワーを１２０Ｗ、１５０Ｗ、１
８０Ｗと変化させたときのｉ型μｃ−Ｓｉ膜の厚さと導
電率との関係を示す。ＲＦパワーが１２０Ｗ、１５０Ｗ
および１８０Ｗのときの導電率の変化は、それぞれ、曲
線１１、曲線１２および曲線１３によって表される。実
施例１の水素プラズマ処理では微結晶化しやすく、Ｓｉ
膜の厚さが３００Åで微結晶化しているのを確認してい
るが、本実施例２の高水素希釈率、高電力条件では微結
晶化されにくく、１８０Ｗの場合のみ導電率は１．５×
１０^-9Ｓ／ｃｍ程度である。Ｓｉ膜の導電率は、図１４
から明らかなように、膜厚が増加するに伴って大きく向
上する。このため本実施例２の方法でも膜厚５０ｎｍ以
内で微結晶化することが可能である。

【００６６】ｉ型μｃ−Ｓｉ膜の形成後、第３の反応室
において、モノシラン（ＳｉＨ₄）、アンモニア（Ｎ
Ｈ₃）、および水素（Ｈ₂）を導入してプラズマ放電によ
りエッチングストッパ１０６となるＳｉ₃Ｎ₄膜を基板１
０１の全面にわたって約３００ｎｍの厚さに形成する。

【００６７】以上述べたようにしてＳｉ₃Ｎ₄膜、ｉ型μ
ｃ−Ｓｉ膜、およびＳｉ₃Ｎ₄膜をＰ−ＣＶＤ装置におい
て形成した後、最上層のＳｉ₃Ｎ₄膜をパターニングして
エッチングストッパ１０６を形成する。続いて、この状
態の基板１０１上にｎ⁺型ａ−Ｓｉ膜を形成し、このｎ⁺
型ａ−Ｓｉ膜と先に形成したｉ型μｃ−Ｓｉ膜とを所定
の形状にパターニングして半導体膜１０５およびコンタ
クト層１０７ａ、１０７ｂとする。次に、基板１０１の
全面にわたってチタン（Ｔｉ）膜をスパッタリングによ
り堆積し、これをパターニングしてソース電極１０８ａ
およびドレイン電極１０８ｂを形成する。本実施例で
は、ＴＦＴ１００のチャネル長を１０μｍ、チャネル幅
を４０μｍとした。

【００６８】その後、錫（Ｓｎ）を５％含む酸化インジ
ウム（ＩＴＯ）のターゲットを用いたスパッタリングを
酸素雰囲気下で行うことにより、酸化インジウム膜を基
板１０１上に約７０ｎｍ堆積し、これをパターニングし
て絵素電極１０９とする。

【００６９】最後に保護膜１１０としてＳｉ₃Ｎ₄膜を形
成し、パターニングする。以上で、液晶ディスプレイを
構成する一対の基板のうちのＴＦＴが形成されている基
板が完成する。

【００７０】この状態で、上述した工程により作製した
ＴＦＴ１００の特性を測定した結果を図１５に示す。図
１５の縦軸は電流の値、横軸はＴＦＴ１００のゲート電
極１０２に印加される電圧である。曲線１４は、上述し
た条件下で作製した半導体膜１０５、つまり導電率が５
×１０^-8Ｓ／ｃｍのｉ型μｃ−Ｓｉ膜を用いたＴＦＴ１
００においてゲート電圧を変化させたときの電流の変化
を表しており、曲線１５は、半導体膜としてａ−Ｓｉ膜
を用いた従来のＴＦＴにおいてゲート電圧を変化させた
ときの電流の変化を表している。図１５に曲線１４で示
すように、ＴＦＴ１００では、ゲート電圧として＋１０
Ｖ、ソース・ドレイン間の電圧として１０Ｖを印加した
ときのオン電流は１．５×１０^-6Ａとなった。これは、
従来のＴＦＴにおいて同程度のゲート電圧およびソース
・ドレイン間電圧を印加したときの１．５倍程度の値で
ある。また、ＴＦＴ１００におけるオフ電流を測定した
ところ、ゲート電圧−１５Ｖ、ソース・ドレイン間電圧
１０Ｖの場合には１．０×１０^-12Ａ以下となり、ほと
んどは約１．０×１０^-13Ａであった。

【００７１】さらに、導電率が１×１０^-7Ｓ／ｃｍのｉ
型μｃ−Ｓｉ膜を用いた点を除いて上述した工程と同様
の工程により作製したＴＦＴにおいてゲート電圧を変化
させたときの電流の変化を、曲線１６で示す。図１５か
らわかるように、このようなＴＦＴでは、ゲート電圧を
＋１０Ｖ、ソース・ドレイン間電圧を１０Ｖとしたとき
のオン電流は約１．８×１０^-6Ａ、ゲート電圧を−１５
Ｖ、ソース・ドレイン間電圧を１０Ｖとしたときのオフ
電流は５×１０^-12Ａとなった。オフ電流が１×１０^-12
Ａ以上のＴＦＴは、液晶ディスプレイのスイッチング素
子としては好ましくない。なぜなら、オフ電流が１×１
０^-12Ａ以上のＴＦＴを用いた液晶ディスプレイでは、
表示を行うために絵素を充電しても、次の充電を行うま
での間に絵素からの放電が起こるために絵素の電位が下
がり、その絵素は輝点となってしまうからである。オフ
電流を決定している要素としては、逆電圧バイアスにお
けるｉ型半導体とｎ⁺型半導体の接合特性およびｉ型半
導体の抵抗値が挙げられる。導電率が１×１０^-7Ｓ／ｃ
ｍ以上であるｉ型μｃ−Ｓｉ膜をＴＦＴの半導体膜とし
て用いた場合にオフ電流が大きくなる原因としては、ｉ
型μｃ−Ｓｉ膜とｎ⁺型半導体膜との界面特性が悪く、
逆電圧バイアスにおける接合特性、つまり逆電圧バイア
スにおける電流阻止特性が悪いことと、ｉ型μｃ−Ｓｉ
膜の抵抗値が小さすぎることが考えられる。

【００７２】以上述べたように、逆スタガ型のＴＦＴを
液晶ディスプレイのスイッチング素子として用いる場
合、導電率が５×１０^-10Ｓ／ｃｍ以上でかつ１×１０
^-7Ｓ／ｃｍ以下であるｉ型μｃ−Ｓｉ膜をＴＦＴの半導
体膜として用いれば、オン電流を大きくし、かつオフ電
流を小さく抑制することができる。

【００７３】図１０に示す構成を有するＴＦＴ側基板
に、絶縁性基板と、絶縁性基板上に形成されたブラック
マトリクスおよびその上に形成されたＩＴＯ電極とを有
する対向基板を所定の隙間を設けて貼りあわせた後、隙
間に液晶を注入する。続いて、ＴＦＴ側基板の液晶と接
触する面とは反対側の面、および対向基板の液晶と接触
する面とは反対側の面に偏光板を貼り付け、さらにバッ
クライトを設けることにより、液晶ディスプレイが完成
する。なお必要に応じて、対向基板上にカラーフィルタ
を設けてもよい。

【００７４】（実施例３）次に、逆スタガ型のＴＦＴの
他の例を図１１を参照しながら説明する。図１１に示す
ＴＦＴ２００では、図１０に示すＴＦＴ１００とは異な
り、低抵抗半導体層であるコンタクト層がイオンドーピ
ングにより形成されている。

【００７５】ＴＦＴ２００を作製する工程を以下に簡単
に述べる。まず、ガラス基板等の絶縁性基板２０１上
に、先に述べたＴＦＴ１００の作製工程と同様にして、
Ｔａからなるゲート電極２０２、絶縁膜として働くＴａ
₂Ｏ₅膜２０３を形成した後、インライン式の３反応室を
有するＰ−ＣＶＤ装置において、絶縁膜２０４として用
いられるＳｉ₃Ｎ₄膜、半導体膜２０５として用いられる
ｉ型μｃ−Ｓｉ膜、およびエッチングストッパ２０６と
して用いられるＳｉ₃Ｎ₄膜を形成する。この例において
も、上述したＴＦＴ１００におけるｉ型μｃ−Ｓｉ膜の
形成条件と同様の条件下で導電率５×１０^-8Ｓ／ｃｍの
ｉ型μｃ−Ｓｉ膜を形成した。

【００７６】この状態の基板２０１において、最上層の
Ｓｉ₃Ｎ₄膜をパターニングしてエッチングストッパ２０
６を形成する。続いて、エッチングストッパ２０６をマ
スクとしてＰＨ₃をイオンドーピングすることにより、
コンタクト部２０７ａ、２０７ｂとなるｎ⁺型μｃ−Ｓ
ｉ層を形成する。ｉ型μｃ−Ｓｉ膜２０５の導電率が５
×１０^-10Ｓ／ｃｍ以上である場合、イオンドーピング
した後のＳｉ膜の導電率は１×１０^-2Ｓ／ｃｍ以上とな
る。したがって、このコンタクト部２０７ａ、２０７ｂ
での電圧降下は小さく、問題とはならない。

【００７７】次に、この状態の基板２０１の全面にわた
ってチタン（Ｔｉ）膜をスパッタリングにより堆積し、
これをパターニングしてソース電極２０８ａおよびドレ
イン電極２０８ｂを形成する。この例では、ＴＦＴ２０
０のチャネル長を１０μｍ、チャネル幅を４０μｍとし
た。

【００７８】その後、絵素電極２０９となる酸化インジ
ウム（ＩＴＯ）膜、保護膜２１０となるＳｉ₃Ｎ₄膜を形
成し、パターニングを行う。以上により、図１１に示す
ＴＦＴ基板ができあがる。

【００７９】この状態で、ＴＦＴ２００の特性を測定す
ると、ゲート電圧を＋１０Ｖ、ソース・ドレイン間電圧
を１０Ｖとしたときのオン電流は１．５×１０^-6Ａ以
上、ゲート電圧を−１５Ｖ、ソース・ドレイン間電圧を
１０Ｖとしたときのオフ電流は１０^-12Ａ以下となり、
上述したＴＦＴ１００と同等の値が得られた。また、Ｔ
ＦＴ２００において半導体膜２０５を導電率１×１０^-7
Ｓ／ｃｍのｉ型μｃ−Ｓｉ膜としたものの特性を測定す
るとゲート電圧−１５Ｖ、ソース・ドレイン間電圧１０
Ｖのときのオフ電流は１×１０^-11Ａとなった。これ
は、導電率１×１０^-7Ｓ／ｃｍのｉ型μｃ−Ｓｉ膜を用
いたＴＦＴ２００では、ｉ型μｃ−Ｓｉ膜と、これにイ
オンドーピングすることにより形成したｎ⁺型μｃ−Ｓ
ｉ膜との界面特性が悪く、逆電圧バイアスにおいてリー
ク電流が発生しているためであると考えられる。

【００８０】以上述べたように、図１１に示す構成を有
するＴＦＴにおいても、導電率が５×１０^-10Ｓ／ｃｍ
以上であり、かつ１×１０^-7Ｓ／ｃｍ以下であるｉ型μ
ｃ−Ｓｉ膜を用いることにより、オフ電流を小さく抑制
しつつ、オン電流を大きくすることができる。

【００８１】（実施例４）次に、図９に示すスタガ型の
ＴＦＴとは異なる構成のスタガ型ＴＦＴの例を図１２を
参照しながら説明する。図１２は、スタガ型ＴＦＴ３０
０を有する液晶ディスプレイのＴＦＴ基板の断面図であ
る。このＴＦＴ基板の作製工程を以下に説明する。

【００８２】まず、ガラス基板等の絶縁性基板３０１上
に、タンタル（Ｔａ）、チタン（Ｔｉ）等の金属膜をス
パッタリングにより２５０ｎｍの厚さに堆積した後、島
状にパターニングして遮光膜３０２を形成する。次に、
遮光膜３０２を覆う絶縁膜３０３として、酸化シリコン
（ＳｉＯ₂）膜をスパッタリングまたはＰ−ＣＶＤ法に
より２５０ｎｍの厚さに形成する。続いて、この状態の
基板３０１全体にわたって、スパッタリングによりＴａ
膜を３００ｎｍの厚さに形成した後、これをパターニン
グすることによりソース電極３０４ａおよびドレイン電
極３０４ｂを形成する。

【００８３】続いて、Ｐ−ＣＶＤ装置において、不純物
を添加した低抵抗半導体膜３０５ａ、３０５ｂとして、
導電率が０．５Ｓ／ｃｍであるｎ型μｃ−Ｓｉ膜を形成
する。ｎ型μｃ−Ｓｉ膜は、Ｐ−ＣＶＤ装置にＳｉＨ₄
ガス、Ｈ₂ガスおよびＰＨ₃ガスを、水素希釈率（ＳｉＨ
₄／Ｈ₂）が約１００程度となるように導入し、プラズマ
放電により形成される。形成されたｎ型μｃ−Ｓｉ膜を
所望の形状にパターニングした後、ｉ型μｃ−Ｓｉ膜を
Ｐ−ＣＶＤ法により５０ｎｍの厚さに形成する。このと
きの成膜条件は、図１０および図１１に示した逆スタガ
型ＴＦＴ１００および２００におけるｉ型μｃ−Ｓｉ膜
の形成条件と同じであり、導電率が５×１０^-8Ｓ／ｃｍ
のｉ型μｃ−Ｓｉ膜を得た。その後、このｉ型μｃ−Ｓ
ｉ膜を島状にパターニングして半導体層３０６とする。

【００８４】次に、例えば、酸化インジウム（ＩＴＯ）
等の透明導電膜をスパッタリングにより基板３０１上に
２００ｎｍの厚さに堆積し、これをパターニングするこ
とにより、ドレイン電極３０４ｂ上に一部が重なってい
る絵素電極３０７を形成する。続いて、Ｐ−ＣＶＤ法に
よりゲート絶縁膜３０８としてのＳｉ₃Ｎ₄膜を２５０ｎ
ｍの厚さに形成する。その後、ゲート絶縁膜３０８上に
チタン（Ｔｉ）膜をスパッタリングにより３００ｎｍの
厚さに堆積し、これをパターニングしてゲート電極３０
９を形成する。最後に保護膜３１０としてのＳｉ₃Ｎ₄膜
をＰ−ＣＶＤ法により２５０ｎｍの厚さに形成する。以
上でＴＦＴ基板は完成する。

【００８５】この状態でＴＦＴ３００の特性を測定する
と、ゲート電圧を＋１０Ｖ、ソース・ドレイン間電圧を
１０Ｖとしたときのオン電流は１．３×１０^-6Ａ以上、
ゲート電圧を−１５Ｖ、ソース・ドレイン間電圧を１０
Ｖとしたときのオフ電流は１０^-12Ａ以下となり、上述
した逆スタガ型のＴＦＴ１００および２００と同等の値
が得られた。また、半導体膜３０６として導電率１×１
０^-7Ｓ／ｃｍのｉ型μｃ−Ｓｉ膜を用いた場合の特性を
測定すると、オン電流は、導電率が５×１０^-8Ｓ／ｃｍ
であるｉ型μｃ−Ｓｉ膜を用いた場合と同程度になった
が、ゲート電圧−１５Ｖ、ソース・ドレイン間電圧１０
Ｖのときのオフ電流は８×１０^-12Ａとなった。

【００８６】このように、図１２に示す構成のスタガ型
のＴＦＴ３００においても、導電率が５×１０^-10Ｓ／
ｃｍ以上であり、かつ１×１０^-7Ｓ／ｃｍ以下であるｉ
型μｃ−Ｓｉ膜を半導体膜として用いることにより、オ
フ電流を小さく抑制しつつ、オン電流を大きくすること
ができる。

【００８７】（実施例５）次に、図１のコプラナ型ＴＦ
Ｔとはｉ型μｃ−Ｓｉ膜の製造方法が異なる他のコプラ
ナ型ＴＦＴの例を図１３を参照しながら説明する。本実
施例のＴＦＴ４００においても、図１に示すＴＦＴ７０
０と同様にコンタクト領域４０５、４０５を、チャネル
領域４０４となるｉ型半導体層にイオンドーピングする
ことにより形成し、その後ソース電極４１０およびドレ
イン電極４１０を形成している。

【００８８】以下、図１３を参照しながら、ＴＦＴ４０
０の製造工程を説明する。

【００８９】まず、透明なガラス基板等の絶縁性基板４
０１上に金属膜を形成し、これを島状にパターニングし
て遮光膜４０２とする。続いて、遮光膜４０２を覆うよ
うに基板４０１全面にわたって絶縁膜４０３を形成す
る。絶縁膜４０３としては、例えばＳｉＯ₂膜が用いら
れる。この絶縁膜４０３上に、ｉ型μｃ−Ｓｉ膜を上記
実施例２と同様に形成する。本実施例では、ＳｉＨ₄流
量を３０ｓｃｃｍ、Ｈ₂流量を３０００ｓｃｃｍ、ＲＦ
パワーを１８０Ｗとして、厚さが５０ｎｍ、導電率が５
×１０^-8Ｓ／ｃｍであるｉ型μｃ−Ｓｉ膜を形成した。

【００９０】形成されたｉ型μｃ−Ｓｉ膜を島状にエッ
チングした後、その上にゲート絶縁膜４０６を形成す
る。ゲート絶縁膜４０６としてはＳｉ₃Ｎ₄膜またはＳｉ
Ｏ₂膜等が用いられる。本実施例では、Ｐ−ＣＶＤ法に
より、約２５０ｎｍの厚さにＳｉＯ₂膜４０６を形成し
た。続いて、ＳｉＯ₂膜４０６上にアルミニウム（Ａ
ｌ）膜からなるゲート電極４０７を形成後、これをマス
クとして、ｉ型μｃ−Ｓｉ膜に対してイオンドーピング
を行い、コンタクト領域４０５、４０５を形成する。そ
の後、基板４０１の全面にわたって層間絶縁膜４０８を
形成し、スパッタリングにより絶縁膜４０８上に、酸化
インジウム（ＩＴＯ）等の透明導電膜を形成する。透明
導電膜をエッチングすることにより、絵素電極４０９が
得られる。

【００９１】続いて、パターニングおよびエッチングに
より、ゲート絶縁膜４０６および層間絶縁膜４０８の両
方を貫通する一対のコンタクトホールを形成して、コン
タクト領域４０５、４０５のそれぞれの一部を露出させ
る。この状態で例えばアルミニウム合金、チタン等の金
属膜をスパッタリングにより形成し、パターニングする
ことにより、コンタクト領域４０５、４０５とそれぞれ
電気的に接続されたソース電極４１０およびドレイン電
極４１０を形成する。以上で、液晶パネルを構成する一
対の基板のうちＴＦＴが形成されている側の基板が完成
する。

【００９２】図１３に示す構造では、ゲート電極４０
７、ソース電極４１０およびドレイン電極４１０を、い
ずれもＴＦＴ４００の製造工程の最後の方の工程で形成
することができる。このため、ヒロック等の影響が少な
くアルミニウム合金を使用しやすいという利点がある。
なお、信頼性および良品率を向上させるために、図１３
に示すＴＦＴ４００上に保護膜を形成してもよい。

【００９３】この状態で、上述したように導電率が５×
１０^-8Ｓ／ｃｍであるｉ型μｃ−Ｓｉ膜を用いたＴＦＴ
４００の特性を測定すると、ゲート電圧＋１０Ｖ、ソー
ス・ドレイン間電圧１０Ｖのときのオン電流は１．５×
１０^-6Ａ以上であり、ゲート電圧−１５Ｖ、ソース・ド
レイン間電圧１０Ｖのときのオフ電流は１０^-12Ａ以下
であった。一方、導電率が１×１０^-7Ｓ／ｃｍ以上であ
るｉ型μｃ−Ｓｉ膜を用いたＴＦＴ４００の特性を測定
すると、ゲート電圧＋１０Ｖ、ソース・ドレイン間電圧
１０Ｖのときのオン電流は２．１×１０^-6Ａ以上、ゲー
ト電圧−１５Ｖ、ソース・ドレイン間電圧１０Ｖのとき
のオフ電流は９×１０^-12Ａであった。

【００９４】このように、ｉ型μｃ−Ｓｉ膜を図１３に
示すコプラナ型ＴＦＴ４００に用いる場合においても、
ｉ型μｃ−Ｓｉ膜の導電率を、５×１０^-10Ｓ／ｃｍ以
上であり、かつ１×１０^-7Ｓ／ｃｍ以下の範囲内の値に
設定すれば、オフ電流を小さく抑制しつつ、オン電流を
大きくすることができる。

【００９５】以上の説明から分かるように、ｉ型μｃ−
Ｓｉは、導電率が高いと共に、ＴＦＴ特性からも明らか
な様に移動度が大きく、電子の移動が伴う各種の薄膜半
導体素子に有利である。

【００９６】薄膜半導体素子としては、薄膜ダイオー
ド、ＴＦＴ、薄膜太陽電池、薄膜フォトダイオード、薄
膜フォトダイオードアレイ、ＴＦＴを用いた駆動回路等
が挙げられる。

【００９７】本発明の薄膜半導体素子では、移動度の向
上したｉ型μｃ−Ｓｉ膜を用いるために、オン電流を従
来のａ−Ｓｉ膜を用いた薄膜半導体素子の１．５倍以上
に向上させることができる。本発明の薄膜半導体素子を
１０．４インチＶＧＡに用いると、従来の薄膜半導体素
子を用いた１０．４インチＶＧＡでは６０％であった開
口率を６５％に改善することができ、それにより明るく
することができる。また、本発明の薄膜半導体素子を用
いれば、従来は作製するのが困難であった１６インチの
１２８０×３１０２４の絵素を有するエンジニアリング
ワークステーション用の液晶ディスプレイを作製するこ
とができる。

【００９８】上記実施例では、薄膜半導体素子の半導体
膜として微結晶シリコン膜を用いた例を説明したが、微
結晶シリコン膜の代わりにシリコンゲルマニウムＳｉＧ
ｅ_x（０≦ｘ≦１）、シリコンカーボンＳｉＣ_x（０≦ｘ
≦１）、窒化シリコンＳｉ₃Ｎ_4-x（０≦ｘ≦４）、酸化
シリコンＳｉＯ_2-x（０≦ｘ≦２）の微結晶半導体膜を
用いた場合にも、上記実施例で述べた効果と同様の効果
が得られる。

【００９９】従来技術で説明した特開昭５９−１４１２
７１号に対し、本発明では好適なμｃ−Ｓｉ膜の膜質を
規定している。

【０１００】特開昭６１−５９８３７は、逆スタガ構造
ＴＦＴにおいて、ｉ型半導体層は第１の絶縁層を介して
第１の金属層を含む絶縁性基板上に２層構造の半導体層
を形成する構造を有する事を発明の主張点に置いてい
る。ここで第１層は高パワーのグロー放電からのダメー
ジを防ぐ為、ａ−Ｓｉ膜、第２層はμｃ−Ｓｉ膜を形成
して移動度の向上を図っている。これに対し本発明は、
μｃ−Ｓｉ膜１層を用い、かつ膜質を規定することによ
り高移動度を得ている。

【０１０１】特開昭６０−９８６８０は、ゲート電極、
ゲート絶縁膜、半導体層、ソース電極、ドレイン電極よ
りなるＴＦＴにおいて、第１層の半導体膜が厚さ１５ｎ
ｍ以下のμｃ−Ｓｉ膜、第２層半導体層がこれよりエネ
ルギーギャップの広い非晶質半導体層という２層構造の
半導体層を形成する構造を有する事を発明の主張点にし
ている。これに対して本発明では単層Ｓｉ膜の半導体層
によりキャリアを閉じ込める事を行っていない点が異な
っている。

【０１０２】この従来技術に対して、本発明では単層で
Ｓｉ膜が形成されるため、移動度の大きな膜を容易に得
ることができる。

【０１０３】

【発明の効果】本発明は、従来のアモルファス半導体膜
ではなく、プラズマ化学的気相成長装置の反応室に導入
したシリコン元素を含む原料ガスをプラズマにより分解
して基板上にシリコン膜を形成する工程と、該反応室に
水素ガスを導入して該シリコン膜に水素プラズマ処理を
行う工程とを繰り返して、または高水素希釈、高パワー
で、規定の特性を有する微結晶相を含むシリコン膜を形
成することにより、従来より高い移動度を有するＴＦＴ
を形成することに特徴を有する。この結果、従来の非晶
質半導体薄膜を用いた半導体素子より小型化が実現でき
る。

【０１０４】また、本発明によると、コプラナ、スタガ
および逆スタガのいずれの構造の半導体素子において
も、オフ電流を小さく抑制しつつ、オン電流を従来の非
晶質半導体薄膜を用いた半導体素子よりも大きくするこ
とができる。その結果、高開口率、大型、高精細の液晶
ディスプレイを作製することができる。

【図面の簡単な説明】

【図１】本発明のシリコン薄膜を用いて製造したコプラ
ナ型構造を有するＴＦＴの断面図である。

【図２】本発明のＳｉ薄膜の製造方法の一例を示すプラ
ズマＣＶＤ装置の反応室の概念図である。

【図３】水素プラズマ処理を行う場合の、プラズマとＳ
ｉＨ₄ガス、Ｈ₂ガスをＯＮする時のタイムチャートを示
す図である。

【図４】水素プラズマ処理を行う場合の、１回の成膜膜
厚と導電率を示す図である。

【図５】水素プラズマ処理を行う場合の１回の、成膜処
理時間と導電率を示す図である。

【図６】水素プラズマ処理時間とｉ型μｃ−Ｓｉ膜の暗
導電率との関係を示した図である。

【図７】水素プラズマ処理を行う場合の導電率と４００
ｎｍの光の吸収係数とを示すグラフである。

【図８】μｃ−Ｓｉ膜から作製したコプラナ型ＴＦＴの
Ｉｄ−Ｖｄ曲線のデータを示す図である。

【図９】本発明の一実施例である正スタガ構造を有する
ＴＦＴの断面図を示す図である。

【図１０】本発明の一実施例である逆スタガ構造を有す
るＴＦＴの断面図を示す図である。

【図１１】本発明の一実施例である逆スタガ構造を有す
る他のＴＦＴの断面図を示す図である。

【図１２】本発明の一実施例である正スタガ構造を有す
る他のＴＦＴの断面図を示す図である。

【図１３】本発明の一実施例であるコプラナ構造を有す
る他のＴＦＴの断面図を示す図である。

【図１４】μｃ−Ｓｉ膜の厚さに対する導電率の変化を
示す図である。

【図１５】従来のａ−Ｓｉ膜を用いたＴＦＴ、および本
発明のμｃ−Ｓｉ膜を用いたＴＦＴの特性を示す図であ
る。

【図１６】従来構造及び製造方法の薄膜トランジスタの
断面図である。図である。

【図１７】従来構造及び製造方法の薄膜トランジスタの
断面図である。

【符号の説明】

４１水素ガスライン４２原料ガスライン４３、４４圧空バルブ４５排気ポンプ４６アノード電極４７カソード電源４８高周波電源４９プラズマ５０基板１０１絶縁性基板１０２ゲート電極１０３絶縁膜１０４絶縁膜１０５半導体膜１０６エッチングストッパ１０７ａ、１０７ｂコンタクト層１０８ａソース電極１０８ｂドレイン電極１０９絵素電極２０１絶縁性基板２０２ゲート電極２０３絶縁膜２０４絶縁膜２０５半導体膜２０６エッチングストッパ２０７ａ、２０７ｂコンタクト部２０８ａソース電極２０８ｂドレイン電極２０９絵素電極２１０保護膜７０１透明ガラス基板７０２真性シリコン膜７０３ｎ⁺型シリコン膜７０４ゲート絶縁膜７０５ゲート電極メタル膜７０６層間絶縁膜７０７ソース、ドレインメタル膜７０８パッシベーション膜７０９ライトシールドメタル膜７１０下地絶縁膜１００１透明ガラス基板１００２ゲート電極１００３ゲート絶縁膜１００４Ｓｉ膜１００７ソース・ドレイン電極

───────────────────────────────────────────────────── フロントページの続き (72)発明者松尾拓哉大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内

Claims

【特許請求の範囲】

【請求項１】導電率が５×１０^-10Ｓ／ｃｍ以上であ
る微結晶相を含むｉ型シリコン膜を備えた薄膜半導体素
子。
【請求項２】基板と、該基板上に形成されたゲート電
極、ソース電極、及びドレイン電極と、該ゲート電極
と、ソース電極及びドレイン電極の間に形成された絶縁
膜と、半導体膜とを備え、チャネル領域が該半導体膜の
該基板と反対側に形成された薄膜トランジスタにおい
て、該半導体膜が、該絶縁膜から５０ｎｍ以内の部分
に、導電率が５×１０^-10Ｓ／ｃｍ以上である微結晶層
を含むｉ型シリコン膜を備えた薄膜トランジスタ。
【請求項３】導電率が１×１０^-3Ｓ／ｃｍ以上のｐ型
またはｎ型のいずれかの微結晶相を含むシリコン膜を備
えた薄膜半導体素子。
【請求項４】基板と、該基板上に形成されたゲート電
極、ソース電極、及びドレイン電極と、該ゲート電極
と、ソース電極及びドレイン電極の間に形成された絶縁
膜と、半導体膜とを備え、チャネル領域が該半導体膜を
備え、且つ該チャネル領域が該半導体膜中の基板と反対
側に形成される薄膜トランジスタにおいて、該半導体膜
がｐ型またはｎ型のいずれかであって該絶縁膜から５０
ｎｍ以内の部分に導電率が１×１０^-3Ｓ／ｃｍ以上の微
結晶相を含むシリコン膜を備えた薄膜トランジスタ。
【請求項５】結合水素量が１０％以下の微結晶相を含
むｉ型シリコンを備えた薄膜半導体素子。
【請求項６】基板と、該基板上に形成されたゲート電
極、ソース電極、及びドレイン電極と、該ゲート電極
と、ソース電極及びドレイン電極の間に形成された絶縁
膜と、半導体膜とを備え、且つチャネル領域が半導体膜
中の基板と反対側に形成される薄膜トランジスタであっ
て、該半導体膜が、該絶縁膜から５０ｎｍ以内の部分
に、結合水素量が１０％以下の微結晶相を含むｉ型シリ
コン膜を備えた薄膜トランジスタ。
【請求項７】結晶体積分率が１０％以上の微結晶相を
含むｉ型シリコンを備えた薄膜半導体素子。
【請求項８】基板と、該基板上に形成されたゲート電
極、ソース電極、及びドレイン電極と、該ゲート電極
と、ソース電極及びドレイン電極の間に形成された絶縁
膜と、半導体膜とを備え、且つチャネル領域が半導体膜
中の基板と反対側に形成される薄膜トランジスタであっ
て、該半導体膜が、該絶縁膜から５０ｎｍ以内の部分
に、結晶体積分率が１０％以上の微結晶相を含むｉ型シ
リコン膜を備える薄膜トランジスタ。
【請求項９】波長４００ｎｍの光の吸収係数が３．７
×１０⁵／ｃｍ以下となる微結晶シリコンを有する薄膜
半導体素子。
【請求項１０】基板と、該基板上に形成されたゲート
電極、ソース電極及びドレイン電極と、ソース電極及び
ドレイン電極の間に形成された絶縁膜と、半導体膜とを
備え、チャネル領域が該絶縁膜から５０ｎｍ以内の部分
に波長４００ｎｍの光の吸収係数が３．７×１０⁵／ｃ
ｍ以下となる微結晶シリコンを有する薄膜トランジス
タ。
【請求項１１】微結晶相を有し、基板面に対して｛１
１１｝配向性を有する結晶粒が最も多いシリコン膜を備
えた薄膜半導体素子。
【請求項１２】基板と、該基板上に形成されたゲート
電極、ソース電極及びドレイン電極と、該ゲート電極
と、ソース電極及びドレイン電極の間に形成された絶縁
膜と、半導体膜とを備え、チャネル領域が該半導体膜の
該基板と反対側に形成された薄膜トランジスタであっ
て、該半導体膜が、該絶縁膜から５０ｎｍ以内の部分に、微
結晶相を有し、基板面に対して｛１１１｝配向性を有す
る結晶粒が最も多いＳｉ膜を含んで構成される薄膜トラ
ンジスタ。
【請求項１３】プラズマ化学的気相成長装置の反応室
に導入したシリコン元素を含む原料ガスをプラズマによ
り分解して、シリコン層を形成する工程と、該反応室に
水素ガスを導入して、該シリコン層に水素プラズマ処理
を行い、該シリコン層を微結晶化する工程とを繰り返す
事により微結晶相を含むｉ型シリコン層を有する半導体
膜を形成する工程を含む薄膜半導体素子の製造方法。
【請求項１４】基板と、該基板上に形成されたゲート
電極、ソース電極、及びドレイン電極と、該ゲート電極
と、ソース電極及びドレイン電極の間に形成された絶縁
膜と、半導体膜とを備えた薄膜トランジスタの製造方法
であって、プラズマ化学的気相成長装置の反応室に導入
したシリコン元素を含む原料ガスをプラズマにより分解
して、絶縁膜上にシリコン層を形成する工程と、該反応
室に水素ガスを導入して、該シリコン層に水素プラズマ
処理を行い、該シリコン層を微結晶化する工程とを繰り
返す事により微結晶相を含むｉ型シリコン層を有する半
導体膜を形成した薄膜トランジスタの製造方法。
【請求項１５】前記半導体膜を形成する前に水素プラ
ズマ処理を施す工程をさらに包含する請求項１３に記載
の薄膜半導体素子の製造方法。
【請求項１６】前記半導体膜を形成する前に、水素プ
ラズマ処理を施す工程をさらに包含する請求項１４に記
載の薄膜トランジスタの製造方法。
【請求項１７】前記絶縁膜の上に前記アモルファスシ
リコン層を形成する工程において、該アモルファスシリ
コン層は一回に０．１ｎｍから５ｎｍの範囲内の厚さに
形成され、その後、水素プラズマ処理を行う工程を繰り
返す、請求項１４に記載の薄膜トランジスタの製造方
法。
【請求項１８】水素希釈率２００以上で１０ｎｍ以下
の厚さの微結晶相を含むシリコン層を形成する第１の成
膜工程と、形成された該シリコン層上に、水素希釈率２
〜２００で微結晶相を含むシリコン層を形成する第２の
成膜工程とを包含する薄膜半導体素子の製造方法。
【請求項１９】基板と、該基板上に形成されたゲート
電極、ソース電極、及びドレイン電極と、該ゲート電極
と、ソース電極及びドレイン電極の間に形成された絶縁
膜と、半導体膜とを備えた薄膜トランジスタの製造方法
であって、水素希釈率２００以上で１０ｎｍ以下の厚さ
の微結晶相を含むシリコン層を形成する第１の成膜工程
と、形成された該シリコン層上に、水素希釈率２〜２０
０で微結晶相を含むシリコン層を形成する第２の成膜工
程とを包含する薄膜トランジスタの製造方法。
【請求項２０】半導体層と、該半導体層に接触してい
る、または該半導体層内に形成された低抵抗化されたソ
ースコンタクト領域およびドレインコンタクト領域と、
該ソースコンタクト領域および該ドレインコンタクト領
域にそれぞれ電気的に接続されたソース電極およびドレ
イン電極と、ゲート絶縁膜によって該半導体層から電気
的に絶縁されているゲート電極とを備えている薄膜トラ
ンジスタであって、該半導体層は、導電率が５×１０
^-10Ｓ／ｃｍ以上であり、かつ１×１０^-7Ｓ／ｃｍ以下
である微結晶相を含んでいる薄膜トランジスタ。
【請求項２１】前記半導体層は、シリコン、シリコン
ゲルマニウム、シリコンカーボン、窒化シリコンおよび
酸化シリコンを含む群から選択される少なくとも１つの
材料からなる層である、請求項２０に記載の薄膜トラン
ジスタ。
【請求項２２】半導体層、該半導体層に接触する、ま
たは該半導体層内に形成された低抵抗化されたソースコ
ンタクト領域およびドレインコンタクト領域、該ソース
コンタクト領域および該ドレインコンタクト領域にそれ
ぞれ電気的に接続されたソース電極およびドレイン電極
と、ゲート絶縁膜によって該半導体層から電気的に絶縁
されているゲート電極とを有する薄膜トランジスタの製
造方法であって、該半導体層の少なくとも一部の導電率が５×１０^-10Ｓ
／ｃｍ以上であり、かつ１×１０^-7Ｓ／ｃｍ以下となる
ように該半導体層を形成する工程を包含する薄膜トラン
ジスタの製造方法。