JPH08148690A - 薄膜トランジスタおよび半導体膜の製造方法 - Google Patents
薄膜トランジスタおよび半導体膜の製造方法Info
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- JPH08148690A JPH08148690A JP29184794A JP29184794A JPH08148690A JP H08148690 A JPH08148690 A JP H08148690A JP 29184794 A JP29184794 A JP 29184794A JP 29184794 A JP29184794 A JP 29184794A JP H08148690 A JPH08148690 A JP H08148690A
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Abstract
(57)【要約】
【目的】 高移動度である半導体膜を、スループットを
大きくして形成できるようにする。 【構成】 ＴＦＴの半導体層１０４が、絶縁膜１０３か
ら厚さ５００オングストローム以内の部分に、基板１０
１面に対して｛１１１｝配向性を有する結晶粒が多く、
または波長４００ｎｍの光の吸収係数の値が３．７×１
０5ｃｍ-1以下である微結晶相を含んでいる。このμｃ
−Ｓｉ膜は、ａ−Ｓｉの成膜と水素プラズマ処理とを繰
り返して形成し、または水素希釈率２００以上で形成し
たＳｉ膜上に、水素希釈率２〜１００に変更して成膜を
続けることにより形成する。
大きくして形成できるようにする。 【構成】 ＴＦＴの半導体層１０４が、絶縁膜１０３か
ら厚さ５００オングストローム以内の部分に、基板１０
１面に対して｛１１１｝配向性を有する結晶粒が多く、
または波長４００ｎｍの光の吸収係数の値が３．７×１
０5ｃｍ-1以下である微結晶相を含んでいる。このμｃ
−Ｓｉ膜は、ａ−Ｓｉの成膜と水素プラズマ処理とを繰
り返して形成し、または水素希釈率２００以上で形成し
たＳｉ膜上に、水素希釈率２〜１００に変更して成膜を
続けることにより形成する。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置（以下Ｌ
ＣＤと称する）等のスイッチング素子等に用いられる薄
膜トランジスタ（以下ＴＦＴと称する）の構造およびそ
のＴＦＴを構成する半導体膜の製造方法に関する。
ＣＤと称する）等のスイッチング素子等に用いられる薄
膜トランジスタ（以下ＴＦＴと称する）の構造およびそ
のＴＦＴを構成する半導体膜の製造方法に関する。
【０００２】
【従来の技術】上記ＬＣＤ等の表示装置においては、解
像度の高い映像を表示するために、各々の画素にＴＦＴ
などのスイッチング素子が設けられる。
像度の高い映像を表示するために、各々の画素にＴＦＴ
などのスイッチング素子が設けられる。
【０００３】従来のＴＦＴを図７に示す。このＴＦＴ
は、ガラス基板１０１の上にゲート電極１０２が形成さ
れ、そのゲート電極１０２の上を覆って基板１０１の上
にゲート絶縁膜１０３が形成されている。ゲート絶縁膜
１０３の上であって、ゲート電極１０２の上方部分に、
真性非晶質シリコン（以下ｉ型ａ−Ｓｉと称する）薄膜
からなる半導体層１１４が形成されている。半導体層１
１４の中央部の上にはチャネル保護膜１０５が形成さ
れ、チャネル保護膜１０５の端部と半導体層１１４の一
部とを覆い、かつ、チャネル保護膜１０５上で分断され
た状態で、ｎ+型ａ−Ｓｉ薄膜１０６が形成されてい
る。各ｎ+型ａ−Ｓｉ薄膜１０６、１０６の上には金属
からなるソース電極１０７ａおよびドレイン電極１０７
ｂが形成され、ドレイン電極１０７ｂの上には絵素電極
１０８が形成されている。このＴＦＴにおけるｎ+型ａ
−Ｓｉ薄膜１０６は、プラズマＣＶＤ法（以下Ｐ−ＣＶ
Ｄ法と称する）で成膜し、半導体層１１４と同一形状に
パターニングを行うことにより形成される。
は、ガラス基板１０１の上にゲート電極１０２が形成さ
れ、そのゲート電極１０２の上を覆って基板１０１の上
にゲート絶縁膜１０３が形成されている。ゲート絶縁膜
１０３の上であって、ゲート電極１０２の上方部分に、
真性非晶質シリコン（以下ｉ型ａ−Ｓｉと称する）薄膜
からなる半導体層１１４が形成されている。半導体層１
１４の中央部の上にはチャネル保護膜１０５が形成さ
れ、チャネル保護膜１０５の端部と半導体層１１４の一
部とを覆い、かつ、チャネル保護膜１０５上で分断され
た状態で、ｎ+型ａ−Ｓｉ薄膜１０６が形成されてい
る。各ｎ+型ａ−Ｓｉ薄膜１０６、１０６の上には金属
からなるソース電極１０７ａおよびドレイン電極１０７
ｂが形成され、ドレイン電極１０７ｂの上には絵素電極
１０８が形成されている。このＴＦＴにおけるｎ+型ａ
−Ｓｉ薄膜１０６は、プラズマＣＶＤ法（以下Ｐ−ＣＶ
Ｄ法と称する）で成膜し、半導体層１１４と同一形状に
パターニングを行うことにより形成される。
【０００４】ところで、ＴＦＴの半導体層として、微結
晶Ｓｉ（以下μｃ−Ｓｉと称する）膜を用いた従来技術
が知られている（特開昭５９−１４１２７１号、特開昭
６１−５９８７３号、特開昭６０−９８６８０号）。
晶Ｓｉ（以下μｃ−Ｓｉと称する）膜を用いた従来技術
が知られている（特開昭５９−１４１２７１号、特開昭
６１−５９８７３号、特開昭６０−９８６８０号）。
【０００５】特開昭５９−１４１２７１号のＴＦＴは、
ゲート絶縁膜を、金属からなるゲート電極の陽極酸化膜
と、Ｐ−ＣＶＤ法により形成した絶縁膜との２層構造と
し、さらに半導体層にμｃ−Ｓｉ膜を用いた構成として
いる。
ゲート絶縁膜を、金属からなるゲート電極の陽極酸化膜
と、Ｐ−ＣＶＤ法により形成した絶縁膜との２層構造と
し、さらに半導体層にμｃ−Ｓｉ膜を用いた構成として
いる。
【０００６】特開昭６１−５９８７３号は、逆スタガ型
ＴＦＴにおいて、金属層を含む絶縁性基板上に、２層構
造からなるｉ型半導体層を形成した構成であり、このｉ
型半導体層の第１層（基板に近い方）は成膜の際の高パ
ワーのグロー放電によるダメージを防ぐためａ−Ｓｉ膜
とし、第２層（基板に遠い方）は移動度の向上を図るた
めにμｃ−Ｓｉ膜としている。
ＴＦＴにおいて、金属層を含む絶縁性基板上に、２層構
造からなるｉ型半導体層を形成した構成であり、このｉ
型半導体層の第１層（基板に近い方）は成膜の際の高パ
ワーのグロー放電によるダメージを防ぐためａ−Ｓｉ膜
とし、第２層（基板に遠い方）は移動度の向上を図るた
めにμｃ−Ｓｉ膜としている。
【０００７】特開昭６０−９８６８０号は、ゲート電
極、ゲート絶縁膜、半導体層、ソース電極およびドレイ
ン電極からなるＴＦＴにおいて、その半導体層が２層構
造からなり、第１層を厚さ１５０オングストロームのμ
ｃ−Ｓｉ膜、第２層を第１層よりもエネルギーギャップ
が広い非晶質半導体層としている。
極、ゲート絶縁膜、半導体層、ソース電極およびドレイ
ン電極からなるＴＦＴにおいて、その半導体層が２層構
造からなり、第１層を厚さ１５０オングストロームのμ
ｃ−Ｓｉ膜、第２層を第１層よりもエネルギーギャップ
が広い非晶質半導体層としている。
【０００８】
【発明が解決しようとする課題】ところで、大型で高精
細な液晶表示装置を作製するには、短時間のゲートスイ
ッチング時間で液晶層および蓄積コンデンサからなる容
量を充電する必要がある。しかし、半導体層として上記
ｉ型ａ−Ｓｉ膜を用いた図７のＴＦＴにおいては、その
ｉ型ａ−Ｓｉでの移動度が小さいので、十分なオン電流
を得るためにはチャネル幅を小さくすることができな
い。よって、ＴＦＴの小型化を図ることが困難であり、
このようなＴＦＴをＬＣＤに用いた場合、液晶パネルの
開口率が低下する。従って、ＬＣＤの輝度を高くするた
めにバックライトの消費電力が大きくなるという問題が
ある。
細な液晶表示装置を作製するには、短時間のゲートスイ
ッチング時間で液晶層および蓄積コンデンサからなる容
量を充電する必要がある。しかし、半導体層として上記
ｉ型ａ−Ｓｉ膜を用いた図７のＴＦＴにおいては、その
ｉ型ａ−Ｓｉでの移動度が小さいので、十分なオン電流
を得るためにはチャネル幅を小さくすることができな
い。よって、ＴＦＴの小型化を図ることが困難であり、
このようなＴＦＴをＬＣＤに用いた場合、液晶パネルの
開口率が低下する。従って、ＬＣＤの輝度を高くするた
めにバックライトの消費電力が大きくなるという問題が
ある。
【０００９】一方、半導体層にμｃ−Ｓｉ膜を用いた従
来技術のうち、特開昭５９−１４１２７１号の場合は、
チャネル領域に接するμｃ−Ｓｉ膜の特性について規定
しておらず、実際に実用化できるμｃ−Ｓｉ膜の特性お
よび成膜条件が明確にされていない。
来技術のうち、特開昭５９−１４１２７１号の場合は、
チャネル領域に接するμｃ−Ｓｉ膜の特性について規定
しておらず、実際に実用化できるμｃ−Ｓｉ膜の特性お
よび成膜条件が明確にされていない。
【００１０】また、特開昭６１−５９８７３号の場合に
は、Ｓｉ層を２層成膜して半導体層を形成するため成膜
時のスループットが小さくなる。また、第２層のμｃ−
Ｓｉ膜は、微結晶化のために１０００オングストローム
以上で成膜する必要があるので、さらにスループットが
小さくなるという問題がある。
は、Ｓｉ層を２層成膜して半導体層を形成するため成膜
時のスループットが小さくなる。また、第２層のμｃ−
Ｓｉ膜は、微結晶化のために１０００オングストローム
以上で成膜する必要があるので、さらにスループットが
小さくなるという問題がある。
【００１１】また、特開昭６０−９８６８０号の場合に
も、２層成膜して半導体層を形成するため成膜時のスル
ープットが小さくなる。また、第２層の半導体層はアモ
ルファスＳｉ膜を１０００オングストローム成膜以上と
規定しているので、成膜に時間がかかる。さらに、第２
層の第１層よりバンドギャップの大きな半導体層は、他
の材料を添加するので膜質の良好なものが得難く、移動
度の向上化が困難である。
も、２層成膜して半導体層を形成するため成膜時のスル
ープットが小さくなる。また、第２層の半導体層はアモ
ルファスＳｉ膜を１０００オングストローム成膜以上と
規定しているので、成膜に時間がかかる。さらに、第２
層の第１層よりバンドギャップの大きな半導体層は、他
の材料を添加するので膜質の良好なものが得難く、移動
度の向上化が困難である。
【００１２】本発明は、このような従来技術の課題を解
決すべくなされたものであり、高移動度であり、スルー
プットを大きくして形成することができる半導体膜を有
するＴＦＴおよび半導体膜の製造方法を提供することを
目的とする。
決すべくなされたものであり、高移動度であり、スルー
プットを大きくして形成することができる半導体膜を有
するＴＦＴおよび半導体膜の製造方法を提供することを
目的とする。
【００１３】
【課題を解決するための手段】本発明の薄膜トランジス
タは、基板上に、ゲート電極、絶縁膜および半導体膜が
基板側からこの順にまたは逆の順に形成され、該半導体
膜が、絶縁膜から厚さ５００オングストローム以内の少
なくとも一部分に、基板面に対して｛１１１｝配向性を
有する結晶粒が多いシリコン微結晶相を含むシリコン膜
からなり、そのことにより上記目的が達成される。
タは、基板上に、ゲート電極、絶縁膜および半導体膜が
基板側からこの順にまたは逆の順に形成され、該半導体
膜が、絶縁膜から厚さ５００オングストローム以内の少
なくとも一部分に、基板面に対して｛１１１｝配向性を
有する結晶粒が多いシリコン微結晶相を含むシリコン膜
からなり、そのことにより上記目的が達成される。
【００１４】本発明の薄膜トランジスタは、基板上に、
ゲート電極、絶縁膜および半導体膜が基板側からこの順
にまたは逆の順に形成され、該半導体膜が、絶縁膜から
厚さ５００オングストローム以内の少なくとも一部分
に、波長４００ｎｍの光の吸収係数の値が３．７×１０
5ｃｍ-1以下であるシリコン微結晶相を含むシリコン膜
からなり、そのことにより上記目的が達成される。
ゲート電極、絶縁膜および半導体膜が基板側からこの順
にまたは逆の順に形成され、該半導体膜が、絶縁膜から
厚さ５００オングストローム以内の少なくとも一部分
に、波長４００ｎｍの光の吸収係数の値が３．７×１０
5ｃｍ-1以下であるシリコン微結晶相を含むシリコン膜
からなり、そのことにより上記目的が達成される。
【００１５】本発明の半導体膜の製造方法は、基板上
に、ゲート電極、絶縁膜および半導体膜が基板側からこ
の順にまたは逆の順に形成された薄膜トランジスタにお
ける半導体膜の製造方法であって、該半導体膜の形成部
分にアモルファスシリコン膜を形成する工程と、該アモ
ルファスシリコン膜に水素プラズマ処理を行う工程とを
繰り返して、シリコン微結晶相を含むシリコン膜を形成
し、そのことにより上記目的が達成される。
に、ゲート電極、絶縁膜および半導体膜が基板側からこ
の順にまたは逆の順に形成された薄膜トランジスタにお
ける半導体膜の製造方法であって、該半導体膜の形成部
分にアモルファスシリコン膜を形成する工程と、該アモ
ルファスシリコン膜に水素プラズマ処理を行う工程とを
繰り返して、シリコン微結晶相を含むシリコン膜を形成
し、そのことにより上記目的が達成される。
【００１６】本発明の半導体膜の製造方法は、基板上
に、ゲート電極、絶縁膜および半導体膜が基板側からこ
の順にまたは逆の順に形成された薄膜トランジスタにお
ける半導体膜の製造方法であって、該半導体膜の形成部
分に水素希釈率２００以上でシリコン膜を形成し、該シ
リコン膜上に、水素希釈率２〜１００でシリコン膜を形
成して、シリコン微結晶相を含むシリコン膜を形成し、
そのことにより上記目的が達成される。
に、ゲート電極、絶縁膜および半導体膜が基板側からこ
の順にまたは逆の順に形成された薄膜トランジスタにお
ける半導体膜の製造方法であって、該半導体膜の形成部
分に水素希釈率２００以上でシリコン膜を形成し、該シ
リコン膜上に、水素希釈率２〜１００でシリコン膜を形
成して、シリコン微結晶相を含むシリコン膜を形成し、
そのことにより上記目的が達成される。
【００１７】
【作用】本発明においては、ａ−Ｓｉの成膜と水素プラ
ズマ処理とを繰り返してμｃ−Ｓｉからなる半導体膜を
形成し、または水素希釈率２００以上で形成したＳｉ膜
上に、水素希釈率２〜１００に変更して成膜を続けるこ
とによりμｃ−Ｓｉからなる半導体膜を形成している。
得られた半導体膜は、成膜開始から厚さ５００オングス
トローム以内の部分にＳｉ微結晶相を含んでいるのでμ
ｃ−Ｓｉ膜を薄層化できスループットを向上させること
ができる。μｃ−Ｓｉからなる半導体膜は、ａ−Ｓｉか
らなる半導体膜に比べて電界効果移動度を大きくするこ
とができるので、ＴＦＴのオン電流を向上することがで
きる。また、このμｃ−Ｓｉ膜は、基板面に対して｛１
１１｝配向性を有する結晶粒が最も多く、または波長４
００ｎｍの光の吸収係数の値が３．７×１０5ｃｍ-1以
下であるので、導電率が良く良質な膜とすることができ
る。
ズマ処理とを繰り返してμｃ−Ｓｉからなる半導体膜を
形成し、または水素希釈率２００以上で形成したＳｉ膜
上に、水素希釈率２〜１００に変更して成膜を続けるこ
とによりμｃ−Ｓｉからなる半導体膜を形成している。
得られた半導体膜は、成膜開始から厚さ５００オングス
トローム以内の部分にＳｉ微結晶相を含んでいるのでμ
ｃ−Ｓｉ膜を薄層化できスループットを向上させること
ができる。μｃ−Ｓｉからなる半導体膜は、ａ−Ｓｉか
らなる半導体膜に比べて電界効果移動度を大きくするこ
とができるので、ＴＦＴのオン電流を向上することがで
きる。また、このμｃ−Ｓｉ膜は、基板面に対して｛１
１１｝配向性を有する結晶粒が最も多く、または波長４
００ｎｍの光の吸収係数の値が３．７×１０5ｃｍ-1以
下であるので、導電率が良く良質な膜とすることができ
る。
【００１８】
【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【００１９】まず、μｃ−Ｓｉ膜の形成に用いるＰ−Ｃ
ＶＤ装置を図１に基づき説明する。この装置は、通常の
Ｐ−ＣＶＤ装置の構成に加えて、水素ガス導入ライン１
と原料ガス導入ライン２との２つのガス導入ラインを備
えている。原料ガス導入ライン２の圧空バルブ３が開で
圧空バルブ４が閉の時には、水素ガスと共に原料ガスが
反応室３０に導入され、逆に、圧空バルブ３が閉で圧空
バルブ４が開の時には、原料ガスが排気ポンプ５により
外部へ排出され、水素ガスのみが反応室３０に導入され
る。圧空バルブ３および４の開閉はタイマー３１に接続
された制御装置３２によって制御されている。その制御
により、ある設定時間は原料ガスと水素ガスとの両方が
反応室３０に導入され、それに続くある設定時間は水素
ガスのみが反応室３０に導入されるように圧空バルブ３
および４が開閉される。
ＶＤ装置を図１に基づき説明する。この装置は、通常の
Ｐ−ＣＶＤ装置の構成に加えて、水素ガス導入ライン１
と原料ガス導入ライン２との２つのガス導入ラインを備
えている。原料ガス導入ライン２の圧空バルブ３が開で
圧空バルブ４が閉の時には、水素ガスと共に原料ガスが
反応室３０に導入され、逆に、圧空バルブ３が閉で圧空
バルブ４が開の時には、原料ガスが排気ポンプ５により
外部へ排出され、水素ガスのみが反応室３０に導入され
る。圧空バルブ３および４の開閉はタイマー３１に接続
された制御装置３２によって制御されている。その制御
により、ある設定時間は原料ガスと水素ガスとの両方が
反応室３０に導入され、それに続くある設定時間は水素
ガスのみが反応室３０に導入されるように圧空バルブ３
および４が開閉される。
【００２０】また、アノード電極６とカソード電極７と
の間には、高周波電源８により電力が供給されてプラズ
マ９が発生する。原料ガスが反応室３０に導入されてい
る間には、原料ガスおよび水素ガスが共にプラズマ９中
で分解されて、基板１０上にａ−Ｓｉ膜が成膜される。
また、水素ガスのみが導入されている間には、基板１０
上に形成されたａ−Ｓｉ膜が水素プラズマ処理される構
成となっている。
の間には、高周波電源８により電力が供給されてプラズ
マ９が発生する。原料ガスが反応室３０に導入されてい
る間には、原料ガスおよび水素ガスが共にプラズマ９中
で分解されて、基板１０上にａ−Ｓｉ膜が成膜される。
また、水素ガスのみが導入されている間には、基板１０
上に形成されたａ−Ｓｉ膜が水素プラズマ処理される構
成となっている。
【００２１】（実施例１）この実施例ではａ−Ｓｉ膜の
成膜と水素プラズマ処理とを繰り返すことによりμｃ−
Ｓｉ膜を形成した。
成膜と水素プラズマ処理とを繰り返すことによりμｃ−
Ｓｉ膜を形成した。
【００２２】まず、図１に示したＰ−ＣＶＤ装置の圧空
バルブ３を開状態に、圧空バルブ４を閉状態にして、原
料ガス導入ライン２から原料ガスとしてのＳｉＨ4ガス
を１ＳＣＣＭで反応室３０に導入した。同時に水素ガス
導入ライン１からＨ2ガスを１００ＳＣＣＭで反応室３
０に導入し、基板温度３００℃、ＲＦパワー密度０．０
２Ｗ／ｃｍ2、圧力１００Ｐａの条件下で、基板１０上
に厚み１０オングストロームのＳｉ膜を形成した。
バルブ３を開状態に、圧空バルブ４を閉状態にして、原
料ガス導入ライン２から原料ガスとしてのＳｉＨ4ガス
を１ＳＣＣＭで反応室３０に導入した。同時に水素ガス
導入ライン１からＨ2ガスを１００ＳＣＣＭで反応室３
０に導入し、基板温度３００℃、ＲＦパワー密度０．０
２Ｗ／ｃｍ2、圧力１００Ｐａの条件下で、基板１０上
に厚み１０オングストロームのＳｉ膜を形成した。
【００２３】続いて、圧空バルブ３を閉状態に、圧空バ
ルブ４を開状態に切り換えて原料ガスの導入を停止し、
Ｈ2ガスのみを１００ＳＣＣＭで反応室３０に導入し、
先に形成されたＳｉ膜に水素プラズマ処理を行った。
ルブ４を開状態に切り換えて原料ガスの導入を停止し、
Ｈ2ガスのみを１００ＳＣＣＭで反応室３０に導入し、
先に形成されたＳｉ膜に水素プラズマ処理を行った。
【００２４】このような１回のＳｉ膜の成膜と１回の水
素プラズマ処理とを１サイクルとして繰り返して、最終
的に膜厚５００オングストロームのμｃ−Ｓｉ膜を形成
した。
素プラズマ処理とを１サイクルとして繰り返して、最終
的に膜厚５００オングストロームのμｃ−Ｓｉ膜を形成
した。
【００２５】このようにして得られたμｃ−Ｓｉ膜は、
従来の連続成膜では微結晶化が困難であった成膜開始か
ら５００オングストローム以内の領域、つまりゲート絶
縁膜から５００オングストローム以内の領域において
も、Ｓｉ膜が微結晶化された領域が存在する。本実施例
では１サイクルにつき２０オングストロームのＳｉ膜を
形成したが、上述のような水素プラズマ処理により結晶
構造を変化させる場合の膜厚は、通常、１〜５０オング
ストローム程度であり、好ましくは５〜３０オングスト
ロームである。このようにして成膜開始から５００オン
グストローム以内の領域に微結晶相を有するμｃ−Ｓｉ
膜を形成することができるので厚みを所望の値に設定で
きる。よって、膜厚の薄層化が可能となり、成膜時のス
ループットを向上させることができる。
従来の連続成膜では微結晶化が困難であった成膜開始か
ら５００オングストローム以内の領域、つまりゲート絶
縁膜から５００オングストローム以内の領域において
も、Ｓｉ膜が微結晶化された領域が存在する。本実施例
では１サイクルにつき２０オングストロームのＳｉ膜を
形成したが、上述のような水素プラズマ処理により結晶
構造を変化させる場合の膜厚は、通常、１〜５０オング
ストローム程度であり、好ましくは５〜３０オングスト
ロームである。このようにして成膜開始から５００オン
グストローム以内の領域に微結晶相を有するμｃ−Ｓｉ
膜を形成することができるので厚みを所望の値に設定で
きる。よって、膜厚の薄層化が可能となり、成膜時のス
ループットを向上させることができる。
【００２６】上述のＳｉ膜の成膜と水素プラズマ処理と
を繰り返して得られたμｃ−Ｓｉ膜の結合水素量を赤外
吸収スペクトル法により定量したところ、通常のａ−Ｓ
ｉ膜では１３〜２０原子％であるのに対し、４〜１０原
子％となった。これは、μｃ−Ｓｉ膜中に混在するアモ
ルファスＳｉと結晶Ｓｉとの内、結晶Ｓｉの結合水素量
がほぼ０原子％となるためである。
を繰り返して得られたμｃ−Ｓｉ膜の結合水素量を赤外
吸収スペクトル法により定量したところ、通常のａ−Ｓ
ｉ膜では１３〜２０原子％であるのに対し、４〜１０原
子％となった。これは、μｃ−Ｓｉ膜中に混在するアモ
ルファスＳｉと結晶Ｓｉとの内、結晶Ｓｉの結合水素量
がほぼ０原子％となるためである。
【００２７】更に、上述のようにして形成された膜の組
成分析を行い、また、ラマン分光法により分析して、こ
の膜が微結晶相を含むＳｉ膜であることを確認した。こ
のμｃ−Ｓｉ膜のラマンスペクトルを、約４８０ｃｍ-1
のａ−Ｓｉに特有のブロードなＴＯフォノンピークと５
２０ｃｍ-1の結晶Ｓｉに特有のシャープなＴＯフォノン
ピークとに分割し、これらの積分強度比からこのμｃ−
Ｓｉ膜中の結晶Ｓｉの比率を表す結晶体積分率を測定し
た。この結果、通常のＣＶＤ法により通常のａ−Ｓｉ膜
の成膜条件下で形成したａ−Ｓｉ膜および水素プラズマ
処理を行わずにＰ−ＣＶＤ法により５００ｎｍ以下の厚
さに形成したＳｉ膜では結晶体積分率が０％となったの
に対し、上述のように高ＲＦ電力の下、水素希釈率（Ｈ
2／ＳｉＨ4）１００以下でＳｉ膜の成膜と水素プラズマ
処理とを繰り返して得られたμｃ−Ｓｉ膜においては、
結晶体積分率が１０％以上であり、最高では７０％が得
られた。
成分析を行い、また、ラマン分光法により分析して、こ
の膜が微結晶相を含むＳｉ膜であることを確認した。こ
のμｃ−Ｓｉ膜のラマンスペクトルを、約４８０ｃｍ-1
のａ−Ｓｉに特有のブロードなＴＯフォノンピークと５
２０ｃｍ-1の結晶Ｓｉに特有のシャープなＴＯフォノン
ピークとに分割し、これらの積分強度比からこのμｃ−
Ｓｉ膜中の結晶Ｓｉの比率を表す結晶体積分率を測定し
た。この結果、通常のＣＶＤ法により通常のａ−Ｓｉ膜
の成膜条件下で形成したａ−Ｓｉ膜および水素プラズマ
処理を行わずにＰ−ＣＶＤ法により５００ｎｍ以下の厚
さに形成したＳｉ膜では結晶体積分率が０％となったの
に対し、上述のように高ＲＦ電力の下、水素希釈率（Ｈ
2／ＳｉＨ4）１００以下でＳｉ膜の成膜と水素プラズマ
処理とを繰り返して得られたμｃ−Ｓｉ膜においては、
結晶体積分率が１０％以上であり、最高では７０％が得
られた。
【００２８】図２に、上述のようにして得られたμｃ−
Ｓｉ膜の波長４００ｎｍの光の吸収係数と導電率との関
係を示す。この図においては、データ点が左上に移動す
ればする程、良好な膜質を有することを示しており、こ
の図から理解されるように、本実施例にて得られたμｃ
−Ｓｉ膜においては導電率が高くなると吸収係数が小さ
くなっている。例えば、導電率５×１０-10Ｓ／ｃｍ以
上の良質な膜質を有するμｃ−Ｓｉ膜は、吸収係数の小
さい結晶粒が増加するため、吸収係数が低くなって波長
４００ｎｍでは吸収係数が３．７×１０5ｃｍ-1以下に
なる。尚、波長４００ｎｍより短い波長の場合には光学
バンドギャップ付近の情報を得ることができるが、吸収
係数のばらつきが大きくなって相関が悪くなるので、導
電率と吸収係数との相関が最も良い波長として４００ｎ
ｍを選択した。
Ｓｉ膜の波長４００ｎｍの光の吸収係数と導電率との関
係を示す。この図においては、データ点が左上に移動す
ればする程、良好な膜質を有することを示しており、こ
の図から理解されるように、本実施例にて得られたμｃ
−Ｓｉ膜においては導電率が高くなると吸収係数が小さ
くなっている。例えば、導電率５×１０-10Ｓ／ｃｍ以
上の良質な膜質を有するμｃ−Ｓｉ膜は、吸収係数の小
さい結晶粒が増加するため、吸収係数が低くなって波長
４００ｎｍでは吸収係数が３．７×１０5ｃｍ-1以下に
なる。尚、波長４００ｎｍより短い波長の場合には光学
バンドギャップ付近の情報を得ることができるが、吸収
係数のばらつきが大きくなって相関が悪くなるので、導
電率と吸収係数との相関が最も良い波長として４００ｎ
ｍを選択した。
【００２９】上述のａ−Ｓｉ膜の成膜と水素プラズマ処
理とを繰り返して形成したμｃ−Ｓｉ膜の微結晶成分を
高速電子回折（ＲＨＥＥＤ）法で測定し、反射型電子線
回折像を求めたところ、図３に示すようなパターンが得
られた。ここで、電子線は試料面にほぼ平行に入射させ
た。この図において、点Ｏは入射電子線によるパターン
であり、点Ａ、Ｂ、Ｃ、Ｄ、ＥおよびＦは｛１１１｝面
からの回折パターンであり、点ＧおよびＨは｛１１０｝
面からの回折パターンである。この図から理解されるよ
うに、微結晶Ｓｉ膜の結合水素量が１０％であり、結晶
体積分率が１０％である良質な膜質を有するμｃ−Ｓｉ
膜においては、微結晶相中の微結晶粒は基板面に対して
｛１１１｝配向性を有するものが最も多くなっている。
理とを繰り返して形成したμｃ−Ｓｉ膜の微結晶成分を
高速電子回折（ＲＨＥＥＤ）法で測定し、反射型電子線
回折像を求めたところ、図３に示すようなパターンが得
られた。ここで、電子線は試料面にほぼ平行に入射させ
た。この図において、点Ｏは入射電子線によるパターン
であり、点Ａ、Ｂ、Ｃ、Ｄ、ＥおよびＦは｛１１１｝面
からの回折パターンであり、点ＧおよびＨは｛１１０｝
面からの回折パターンである。この図から理解されるよ
うに、微結晶Ｓｉ膜の結合水素量が１０％であり、結晶
体積分率が１０％である良質な膜質を有するμｃ−Ｓｉ
膜においては、微結晶相中の微結晶粒は基板面に対して
｛１１１｝配向性を有するものが最も多くなっている。
【００３０】ところで、ＮＯＭＯＴＯの文献（ＪＪＡＰ
ＶＯＬ．２９，ＮＯ．８，ＡＵＧ．１９９０，ｐｐ．
Ｌ１３７２）に記載されている成膜方法では、ＳｉＨ4
ガスとＨ2ガスとの導入を切り替え、ａ−Ｓｉ膜の成膜
時にはＳｉＨ4ガスのみを反応室に導入し、水素プラズ
マ処理時にはＨ2ガスのみを反応室に導入するので、反
応室内の圧力変化が大きくなり、良質なμｃ−Ｓｉ膜が
得られない。これに対し、本実施例で用いた装置によれ
ば、通常のＰ−ＣＶＤ装置に水素ガス導入ライン１と原
料ガス導入ライン２とを設けて、原料ガス導入ライン２
の圧空バルブ３および４の開閉をタイマー３１に接続さ
れた制御装置３２によって制御するので、原料ガスの導
入のみを停止することができる。よって、反応室３０に
導入される原料ガスおよび水素ガスの総流量の変化をａ
−Ｓｉ膜形成時と水素プラズマ処理時とで１％程度にす
ることができ、反応室３０内の圧力変動を抑えることが
できる。
ＶＯＬ．２９，ＮＯ．８，ＡＵＧ．１９９０，ｐｐ．
Ｌ１３７２）に記載されている成膜方法では、ＳｉＨ4
ガスとＨ2ガスとの導入を切り替え、ａ−Ｓｉ膜の成膜
時にはＳｉＨ4ガスのみを反応室に導入し、水素プラズ
マ処理時にはＨ2ガスのみを反応室に導入するので、反
応室内の圧力変化が大きくなり、良質なμｃ−Ｓｉ膜が
得られない。これに対し、本実施例で用いた装置によれ
ば、通常のＰ−ＣＶＤ装置に水素ガス導入ライン１と原
料ガス導入ライン２とを設けて、原料ガス導入ライン２
の圧空バルブ３および４の開閉をタイマー３１に接続さ
れた制御装置３２によって制御するので、原料ガスの導
入のみを停止することができる。よって、反応室３０に
導入される原料ガスおよび水素ガスの総流量の変化をａ
−Ｓｉ膜形成時と水素プラズマ処理時とで１％程度にす
ることができ、反応室３０内の圧力変動を抑えることが
できる。
【００３１】（実施例２）この実施例では、水素希釈率
（ＳｉＨ4／Ｈ2）２００以上でＳｉ膜を成膜し、その上
に水素希釈率２〜１００でＳｉ膜を成膜することにより
μｃ−Ｓｉ膜を形成した。
（ＳｉＨ4／Ｈ2）２００以上でＳｉ膜を成膜し、その上
に水素希釈率２〜１００でＳｉ膜を成膜することにより
μｃ−Ｓｉ膜を形成した。
【００３２】まず、図１に示したＰ−ＣＶＤ装置の反応
室３０に原料ガスとしてのＳｉＨ4ガスとＨ2ガスとを導
入し、水素希釈率２００以上、ＲＦパワー密度０．０２
〜１．５Ｗ／ｃｍ2、好ましくは０．１〜０．３Ｗ／ｃ
ｍ2の条件で基板１０上にＳｉ膜を形成する。この実施
例ではＳｉＨ4ガスの流量を１５０ＳＣＣＭ、Ｈ2ガスの
流量を３０００ＳＣＣＭ、ＲＦパワー密度を１Ｗ／ｃｍ
2、基板温度を３００℃、圧力を１００Ｐａとした条件
下で、基板１０上に厚み１００オングストロームのＳｉ
膜を形成した。
室３０に原料ガスとしてのＳｉＨ4ガスとＨ2ガスとを導
入し、水素希釈率２００以上、ＲＦパワー密度０．０２
〜１．５Ｗ／ｃｍ2、好ましくは０．１〜０．３Ｗ／ｃ
ｍ2の条件で基板１０上にＳｉ膜を形成する。この実施
例ではＳｉＨ4ガスの流量を１５０ＳＣＣＭ、Ｈ2ガスの
流量を３０００ＳＣＣＭ、ＲＦパワー密度を１Ｗ／ｃｍ
2、基板温度を３００℃、圧力を１００Ｐａとした条件
下で、基板１０上に厚み１００オングストロームのＳｉ
膜を形成した。
【００３３】続いて、水素希釈率が２〜１００になるよ
うにＨ2ガス流量を変更し、ＲＦパワー密度を０．０２
〜１．５Ｗ／ｃｍ2の条件で先に形成したＳｉ膜の上に
Ｓｉ膜を形成する。この実施例ではＨ2ガス流量を１５
００ＳＣＣＭに変更して先に形成されたＳｉ膜上にＳｉ
膜を形成し、最終的に全膜厚が５００オングストローム
のＳｉ膜を形成した。
うにＨ2ガス流量を変更し、ＲＦパワー密度を０．０２
〜１．５Ｗ／ｃｍ2の条件で先に形成したＳｉ膜の上に
Ｓｉ膜を形成する。この実施例ではＨ2ガス流量を１５
００ＳＣＣＭに変更して先に形成されたＳｉ膜上にＳｉ
膜を形成し、最終的に全膜厚が５００オングストローム
のＳｉ膜を形成した。
【００３４】上述のようにして得られたＳｉ膜を、実施
例１と同様の赤外吸収スペクトル法、反射電子線回折、
ラマン分光法により分析したところ、この膜が微結晶相
を含むＳｉ膜であることが確認された。このμｃ−Ｓｉ
膜の結合水素量は０原子％、結晶体積分率が３０％以上
であった。また、このμｃ−Ｓｉ膜の暗導電率を測定し
たところ、２×１０-8Ｓ／ｃｍ以上であり、非常に良好
な暗導電率が得られた。さらに、波長４００ｎｍの吸収
係数は２．３×１０5ｃｍ-1以下であり、微結晶相中の
微結晶粒は基板面に対して｛１１１｝配向性を有するも
のが最も多かった。
例１と同様の赤外吸収スペクトル法、反射電子線回折、
ラマン分光法により分析したところ、この膜が微結晶相
を含むＳｉ膜であることが確認された。このμｃ−Ｓｉ
膜の結合水素量は０原子％、結晶体積分率が３０％以上
であった。また、このμｃ−Ｓｉ膜の暗導電率を測定し
たところ、２×１０-8Ｓ／ｃｍ以上であり、非常に良好
な暗導電率が得られた。さらに、波長４００ｎｍの吸収
係数は２．３×１０5ｃｍ-1以下であり、微結晶相中の
微結晶粒は基板面に対して｛１１１｝配向性を有するも
のが最も多かった。
【００３５】本実施例の方法では、まず、水素希釈率を
２００以上と高くしてＳｉ膜の形成を行うので成膜速度
は０．０５オングストローム／ｓ以下と非常に遅くなる
が、成膜開始から１００オングストローム以内の領域に
おいてもμｃ−Ｓｉ膜を得ることができる。続いて水素
希釈率を２〜１００に下げて形成したＳｉ膜は、成膜速
度を０．２〜０．３オングストローム／ｓに速くするこ
とができる。また、最初に非常に高い水素希釈率でμｃ
−Ｓｉ膜が形成されているので、その上に形成するＳｉ
膜も先に形成されたμｃ−Ｓｉ膜の影響を受けて微結晶
相を含んだＳｉとすることができる。このようにして成
膜開始から１００オングストローム以内の領域に微結晶
相を有するμｃ−Ｓｉ膜を形成することができるので厚
みを所望の値に設定できる。よって、膜厚の薄層化が可
能となり、成膜時のスループットを向上させることがで
きる。
２００以上と高くしてＳｉ膜の形成を行うので成膜速度
は０．０５オングストローム／ｓ以下と非常に遅くなる
が、成膜開始から１００オングストローム以内の領域に
おいてもμｃ−Ｓｉ膜を得ることができる。続いて水素
希釈率を２〜１００に下げて形成したＳｉ膜は、成膜速
度を０．２〜０．３オングストローム／ｓに速くするこ
とができる。また、最初に非常に高い水素希釈率でμｃ
−Ｓｉ膜が形成されているので、その上に形成するＳｉ
膜も先に形成されたμｃ−Ｓｉ膜の影響を受けて微結晶
相を含んだＳｉとすることができる。このようにして成
膜開始から１００オングストローム以内の領域に微結晶
相を有するμｃ−Ｓｉ膜を形成することができるので厚
みを所望の値に設定できる。よって、膜厚の薄層化が可
能となり、成膜時のスループットを向上させることがで
きる。
【００３６】（実施例３）次に、μｃ−Ｓｉ膜を半導体
膜として用いたＴＦＴを有する液晶表示装置までの製造
内容について説明する。なお、本実施例ではインライン
式Ｐ−ＣＶＤ装置を使用した。
膜として用いたＴＦＴを有する液晶表示装置までの製造
内容について説明する。なお、本実施例ではインライン
式Ｐ−ＣＶＤ装置を使用した。
【００３７】図４に本発明の一実施例であるＴＦＴを用
いた液晶表示装置の要部を示す。尚、この図において同
様の機能を有する部分については、従来の図７のＴＦＴ
と同じ番号を用いて示している。この液晶表示装置は、
ガラス基板１０１の上にゲート電極１０２が形成され、
ゲート電極１０２の表面にはゲート電極を陽極酸化して
なる陽極酸化膜１０９が形成されている。この状態の基
板１０１全面を覆ってゲート絶縁膜１０３が形成され、
ゲート絶縁膜１０３の上のゲート電極１０２の上方部分
には、ｉ型μｃ−Ｓｉの半導体膜１０４が形成されてい
る。半導体膜１０４の中央部の上にはチャネル保護膜１
０５が形成され、チャネル保護膜１０５の端部と半導体
膜１０４の一部とを覆い、かつチャネル保護膜１０５上
で分断された状態で、ソース薄膜１０６ａ、ドレイン薄
膜１０６ｂが形成されている。ソース薄膜１０６ａ上に
はソース電極１０７ａが形成され、ドレイン電極１０６
ｂ上にはドレイン電極１０７ｂが形成されている。ドレ
イン電極１０７ｂの上には絵素電極１０８が形成され、
さらにその上に、基板１０１全面を覆ってパッシベーシ
ョン膜１１０が形成されている。
いた液晶表示装置の要部を示す。尚、この図において同
様の機能を有する部分については、従来の図７のＴＦＴ
と同じ番号を用いて示している。この液晶表示装置は、
ガラス基板１０１の上にゲート電極１０２が形成され、
ゲート電極１０２の表面にはゲート電極を陽極酸化して
なる陽極酸化膜１０９が形成されている。この状態の基
板１０１全面を覆ってゲート絶縁膜１０３が形成され、
ゲート絶縁膜１０３の上のゲート電極１０２の上方部分
には、ｉ型μｃ−Ｓｉの半導体膜１０４が形成されてい
る。半導体膜１０４の中央部の上にはチャネル保護膜１
０５が形成され、チャネル保護膜１０５の端部と半導体
膜１０４の一部とを覆い、かつチャネル保護膜１０５上
で分断された状態で、ソース薄膜１０６ａ、ドレイン薄
膜１０６ｂが形成されている。ソース薄膜１０６ａ上に
はソース電極１０７ａが形成され、ドレイン電極１０６
ｂ上にはドレイン電極１０７ｂが形成されている。ドレ
イン電極１０７ｂの上には絵素電極１０８が形成され、
さらにその上に、基板１０１全面を覆ってパッシベーシ
ョン膜１１０が形成されている。
【００３８】上述のような液晶表示装置は、以下のよう
にして作製することができる。
にして作製することができる。
【００３９】まず、ガラス基板１０１上にスパッタリン
グにより厚み約３０００オングストロームにタンタル
（Ｔａ）薄膜を形成し、それをホトリソグラフィーとエ
ッチングによりパターンニングしてゲート電極１０２を
形成する。
グにより厚み約３０００オングストロームにタンタル
（Ｔａ）薄膜を形成し、それをホトリソグラフィーとエ
ッチングによりパターンニングしてゲート電極１０２を
形成する。
【００４０】その後、その状態の基板１０１を酒石酸ア
ンモニウム溶液中に浸漬し、外部より電流を流して陽極
酸化する。このことによりゲート電極１０２上に厚み３
０００オングストロームの陽極酸化膜１０３が形成さ
れ、Ｔａ薄膜（ゲート電極）１０２は２２００オングス
トロームの厚さとなる。
ンモニウム溶液中に浸漬し、外部より電流を流して陽極
酸化する。このことによりゲート電極１０２上に厚み３
０００オングストロームの陽極酸化膜１０３が形成さ
れ、Ｔａ薄膜（ゲート電極）１０２は２２００オングス
トロームの厚さとなる。
【００４１】次に、図５に示すようなインライン式Ｐ−
ＣＶＤ装置を用いて、窒化シリコン（Ｓｉ3Ｎ4）からな
るゲート絶縁膜１０３、μｃ−Ｓｉの半導体膜１０４お
よびチャネル保護膜１０５を形成する。この工程は、以
下のようにして行う。
ＣＶＤ装置を用いて、窒化シリコン（Ｓｉ3Ｎ4）からな
るゲート絶縁膜１０３、μｃ−Ｓｉの半導体膜１０４お
よびチャネル保護膜１０５を形成する。この工程は、以
下のようにして行う。
【００４２】まず、ロード室２２からガラス基板１０１
を搬入後、Ｓｉ3Ｎ4成膜室２３においてＳｉＨ4、ＮＨ3
および窒素（Ｎ2）を導入してプラズマ放電する。この
ことにより、厚み３０００オングストロームのＳｉ3Ｎ4
ゲート絶縁膜１０３が形成される。
を搬入後、Ｓｉ3Ｎ4成膜室２３においてＳｉＨ4、ＮＨ3
および窒素（Ｎ2）を導入してプラズマ放電する。この
ことにより、厚み３０００オングストロームのＳｉ3Ｎ4
ゲート絶縁膜１０３が形成される。
【００４３】次に、ガラス基板１０１をμｃ−Ｓｉ成膜
室２４に搬入し、ゲート絶縁膜１０３上にμｃ−Ｓｉの
半導体膜１０４を形成する。このμｃ−Ｓｉ成膜室２４
はほぼ図１と同様の構成となっている。形成条件は、原
料ガスとしてのＳｉＨ4ガス流量を２００ＳＣＣＭ、Ｈ2
ガス流量を４０００ＳＣＣＭ、基板温度を３００℃、Ｒ
Ｆパワー密度を０．７Ｗ／ｃｍ2、圧力を１００Ｐａと
し、１サイクル当り２０オングストロームのａ−Ｓｉ膜
を成長させる。続いて、パワー密度０．７Ｗ／ｃｍ2の
電力を印加して水素プラズマ処理を５０秒程度行う。こ
のようなａ−Ｓｉ膜の成膜と水素プラズマ処理とを繰り
返して厚み５００〜６００オングストロームのｉ型μｃ
−Ｓｉからなる半導体膜１０４を形成する。
室２４に搬入し、ゲート絶縁膜１０３上にμｃ−Ｓｉの
半導体膜１０４を形成する。このμｃ−Ｓｉ成膜室２４
はほぼ図１と同様の構成となっている。形成条件は、原
料ガスとしてのＳｉＨ4ガス流量を２００ＳＣＣＭ、Ｈ2
ガス流量を４０００ＳＣＣＭ、基板温度を３００℃、Ｒ
Ｆパワー密度を０．７Ｗ／ｃｍ2、圧力を１００Ｐａと
し、１サイクル当り２０オングストロームのａ−Ｓｉ膜
を成長させる。続いて、パワー密度０．７Ｗ／ｃｍ2の
電力を印加して水素プラズマ処理を５０秒程度行う。こ
のようなａ−Ｓｉ膜の成膜と水素プラズマ処理とを繰り
返して厚み５００〜６００オングストロームのｉ型μｃ
−Ｓｉからなる半導体膜１０４を形成する。
【００４４】その後、ガラス基板１０１をＳｉ3Ｎ4成膜
室２５に搬入し、成膜室２５にＳｉＨ4、ＮＨ3およびＮ
2ガスを導入し、プラズマ放電により厚み約２０００オ
ングストロームのＳｉ3Ｎ4膜を形成する。Ｓｉ3Ｎ4膜の
形成後、ガラス基板１０１をアンロード室２６より搬出
し、Ｓｉ3Ｎ4膜をパターニングして、チャネル保護膜１
０５とする。
室２５に搬入し、成膜室２５にＳｉＨ4、ＮＨ3およびＮ
2ガスを導入し、プラズマ放電により厚み約２０００オ
ングストロームのＳｉ3Ｎ4膜を形成する。Ｓｉ3Ｎ4膜の
形成後、ガラス基板１０１をアンロード室２６より搬出
し、Ｓｉ3Ｎ4膜をパターニングして、チャネル保護膜１
０５とする。
【００４５】続いて、ＣＶＤ法などによりｎ+ドープＳ
ｉ膜を厚み約６００オングストロームに形成し、これを
パターニングしてソース薄膜１０６ａ、ドレイン薄膜１
０６ｂとする。
ｉ膜を厚み約６００オングストロームに形成し、これを
パターニングしてソース薄膜１０６ａ、ドレイン薄膜１
０６ｂとする。
【００４６】次に、スパッタリング法によりチタン（Ｔ
ｉ）を厚み約３０００オングストロームに積層し、これ
をパターニングしてソース電極１０７ａおよびドレイン
電極１０７ｂを形成する。ここでは、チャネル長１０μ
ｍ、チャネル幅４０μｍとして形成した。
ｉ）を厚み約３０００オングストロームに積層し、これ
をパターニングしてソース電極１０７ａおよびドレイン
電極１０７ｂを形成する。ここでは、チャネル長１０μ
ｍ、チャネル幅４０μｍとして形成した。
【００４７】その後、錫（Ｓｎ）５％を含む酸化インジ
ウムのターゲットを用いて酸素雰囲気下でスパッタリン
グを行って酸化インジウムを厚み約７００オングストロ
ームに形成し、これパターニングすることによりソース
電極１０７ａ上には保護膜１０８ａを、ドレイン電極１
０７ｂ上には絵素電極１０８を形成した。さらにその上
に、Ｓｉ3Ｎ4膜を厚み３３００オングストロームに形成
し、これをパターニングしてパッシベーション膜１１０
を形成した。
ウムのターゲットを用いて酸素雰囲気下でスパッタリン
グを行って酸化インジウムを厚み約７００オングストロ
ームに形成し、これパターニングすることによりソース
電極１０７ａ上には保護膜１０８ａを、ドレイン電極１
０７ｂ上には絵素電極１０８を形成した。さらにその上
に、Ｓｉ3Ｎ4膜を厚み３３００オングストロームに形成
し、これをパターニングしてパッシベーション膜１１０
を形成した。
【００４８】以上により、図４に示すようなＴＦＴを有
する液晶表示装置の一方の基板が形成される。
する液晶表示装置の一方の基板が形成される。
【００４９】この状態でＴＦＴの特性を測定した結果を
図６にＬ１にて示す。図６の横軸はゲート電圧Ｖ
G〔Ｖ〕であり、縦軸はドレイン電流比Ｉｄ〔Ａ〕であ
る。比較のために半導体膜としてａ−Ｓｉ膜を用いたＴ
ＦＴの特性（Ｌ２）も同時に示す。この図から理解され
るように上述のようにして得られたＴＦＴのゲート電極
に１０Ｖを印加した際のＯＮ電流は１．５×１０-6Ａ以
上であり、半導体膜としてａ−Ｓｉ膜を用いた比較例の
場合の１．５倍の値とすることができた。
図６にＬ１にて示す。図６の横軸はゲート電圧Ｖ
G〔Ｖ〕であり、縦軸はドレイン電流比Ｉｄ〔Ａ〕であ
る。比較のために半導体膜としてａ−Ｓｉ膜を用いたＴ
ＦＴの特性（Ｌ２）も同時に示す。この図から理解され
るように上述のようにして得られたＴＦＴのゲート電極
に１０Ｖを印加した際のＯＮ電流は１．５×１０-6Ａ以
上であり、半導体膜としてａ−Ｓｉ膜を用いた比較例の
場合の１．５倍の値とすることができた。
【００５０】その後、カラーフィルターとブラックマト
リックス、さらにＩＴＯ電極を形成した液晶表示装置の
他方の基板であるガラス板を、上記一方の基板１０１と
隙間を設けて貼り合わせて、その隙間に液晶を注入す
る。そして、その両面に偏光板を貼り付け、バックライ
トを取り付けることにより、液晶表示装置を作製する。
リックス、さらにＩＴＯ電極を形成した液晶表示装置の
他方の基板であるガラス板を、上記一方の基板１０１と
隙間を設けて貼り合わせて、その隙間に液晶を注入す
る。そして、その両面に偏光板を貼り付け、バックライ
トを取り付けることにより、液晶表示装置を作製する。
【００５１】このように作製した液晶表示装置において
は、ＴＦＴのＯＮ電流を向上することができるので、従
来では困難であった１６インチの１２８０×３×１０２
４の絵素をもつエンジニアリングワークステーション用
の液晶表示装置が作製できるようになる。また、低温で
半導体膜を形成することができるので、安価なガラス基
板を用いることができる。
は、ＴＦＴのＯＮ電流を向上することができるので、従
来では困難であった１６インチの１２８０×３×１０２
４の絵素をもつエンジニアリングワークステーション用
の液晶表示装置が作製できるようになる。また、低温で
半導体膜を形成することができるので、安価なガラス基
板を用いることができる。
【００５２】上記実施例３では、実施例１の方法により
μｃ−Ｓｉ膜を形成して液晶表示装置を作製している
が、本発明はこれに限らず、実施例２の方法によりμｃ
−Ｓｉ膜を形成しても同様の効果が得られる。
μｃ−Ｓｉ膜を形成して液晶表示装置を作製している
が、本発明はこれに限らず、実施例２の方法によりμｃ
−Ｓｉ膜を形成しても同様の効果が得られる。
【００５３】なお、本発明は、ｉ型のμｃ−Ｓｉ膜に限
らず、ｐ型またはｎ型のμｃ−Ｓｉ膜の形成にも適用で
きる。
らず、ｐ型またはｎ型のμｃ−Ｓｉ膜の形成にも適用で
きる。
【００５４】さらに、上記実施例１〜３においては逆ス
タッガ構造のＴＦＴについて説明したが、本発明はスタ
ッガ構造のＴＦＴについても適用でき、同様の効果が得
られる。
タッガ構造のＴＦＴについて説明したが、本発明はスタ
ッガ構造のＴＦＴについても適用でき、同様の効果が得
られる。
【００５５】
【発明の効果】以上の説明で明らかなように、本発明に
よれば、成膜開始から５００オングストローム以内の領
域に微結晶相を含むＳｉ膜を形成することができるた
め、非常に薄いμｃ−Ｓｉからなる半導体膜を形成する
ことが可能となり、これにより成膜時のスループットを
向上させることができ、このμｃ−Ｓｉ膜をＴＦＴの半
導体膜とすることによりＴＦＴの電界効果移動度を大き
くすることができる。このμｃ−Ｓｉ膜はＰ−ＣＶＤ装
置を用いて低温で作製することができるので、安価なガ
ラス基板を使用することができ、大面積の基板にＴＦＴ
を形成することができる。よって、エンジニアリングワ
ークステーションなどの大型化・高精細化された液晶表
示装置を実現することができる。
よれば、成膜開始から５００オングストローム以内の領
域に微結晶相を含むＳｉ膜を形成することができるた
め、非常に薄いμｃ−Ｓｉからなる半導体膜を形成する
ことが可能となり、これにより成膜時のスループットを
向上させることができ、このμｃ−Ｓｉ膜をＴＦＴの半
導体膜とすることによりＴＦＴの電界効果移動度を大き
くすることができる。このμｃ−Ｓｉ膜はＰ−ＣＶＤ装
置を用いて低温で作製することができるので、安価なガ
ラス基板を使用することができ、大面積の基板にＴＦＴ
を形成することができる。よって、エンジニアリングワ
ークステーションなどの大型化・高精細化された液晶表
示装置を実現することができる。
【図１】実施例で用いられる水素プラズマ処理が可能な
Ｐ−ＣＶＤ装置の一例を示す図である。
Ｐ−ＣＶＤ装置の一例を示す図である。
【図２】実施例１で得られたμｃ−Ｓｉ膜の波長４００
ｎｍの光の吸収係数と暗導電率との関係を示すグラフで
ある。
ｎｍの光の吸収係数と暗導電率との関係を示すグラフで
ある。
【図３】実施例１で得られたμｃ−Ｓｉ膜の高速電子回
折法による回折パターンを示す図である。
折法による回折パターンを示す図である。
【図４】本発明の一実施例であるＴＦＴを備えた液晶表
示装置の要部を示す断面図である。
示装置の要部を示す断面図である。
【図５】実施例３で用いられるインライン式Ｐ−ＣＶＤ
装置の図である。
装置の図である。
【図６】本発明の一実施例であるＴＦＴの静特性（ゲー
ト電圧とドレイン電流との関係）を示すグラフである。
ト電圧とドレイン電流との関係）を示すグラフである。
【図７】従来のＴＦＴを示す断面図である。
１ 原料ガス導入ライン ２ 水素ガス導入ライン ３、４ 圧空バルブ ５ 排気ポンプ ６ アノード電極 ７ カソード電極 ８ 高周波電源 ９ プラズマ １０ 基板 ２２ ロード室 ２３、２５ Ｓｉ3Ｎ4成膜室 ２４ μｃ−Ｓｉ成膜室 ２６ アンロード室 １０１ ガラス基板 １０２ ゲート電極 １０３ ゲート絶縁膜 １０４ 半導体膜 １０５ チャネル保護膜 １０６ａ ソース薄膜 １０６ｂ ドレイン薄膜 １０７ａ ソース電極 １０７ｂ ドレイン電極 １０８ 絵素電極 １０９ 陽極酸化膜 １１０ パッシベーション膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松尾 拓哉 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 緒方 秀武 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内
Claims (4)
- 【請求項１】 基板上に、ゲート電極、絶縁膜および半
導体膜が基板側からこの順にまたは逆の順に形成され、
該半導体膜が、絶縁膜から厚さ５００オングストローム
以内の少なくとも一部分に、基板面に対して｛１１１｝
配向性を有する結晶粒が多いシリコン微結晶相を含むシ
リコン膜からなる薄膜トランジスタ。 - 【請求項２】 基板上に、ゲート電極、絶縁膜および半
導体膜が基板側からこの順にまたは逆の順に形成され、
該半導体膜が、絶縁膜から厚さ５００オングストローム
以内の少なくとも一部分に、波長４００ｎｍの光の吸収
係数の値が３．７×１０5ｃｍ-1以下であるシリコン微
結晶相を含むシリコン膜からなる薄膜トランジスタ。 - 【請求項３】 基板上に、ゲート電極、絶縁膜および半
導体膜が基板側からこの順にまたは逆の順に形成された
薄膜トランジスタにおける半導体膜の製造方法であっ
て、 該半導体膜の形成部分にアモルファスシリコン膜を形成
する工程と、該アモルファスシリコン膜に水素プラズマ
処理を行う工程とを繰り返して、シリコン微結晶相を含
むシリコン膜を形成する半導体膜の製造方法。 - 【請求項４】 基板上に、ゲート電極、絶縁膜および半
導体膜が基板側からこの順にまたは逆の順に形成された
薄膜トランジスタにおける半導体膜の製造方法であっ
て、 該半導体膜の形成部分に水素希釈率２００以上でシリコ
ン膜を形成し、該シリコン膜上に、水素希釈率２〜１０
０でシリコン膜を形成して、シリコン微結晶相を含むシ
リコン膜を形成する半導体膜の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29184794A JPH08148690A (ja) | 1994-11-25 | 1994-11-25 | 薄膜トランジスタおよび半導体膜の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29184794A JPH08148690A (ja) | 1994-11-25 | 1994-11-25 | 薄膜トランジスタおよび半導体膜の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08148690A true JPH08148690A (ja) | 1996-06-07 |
Family
ID=17774193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29184794A Pending JPH08148690A (ja) | 1994-11-25 | 1994-11-25 | 薄膜トランジスタおよび半導体膜の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08148690A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7038278B2 (en) | 2002-08-26 | 2006-05-02 | Chi-Mei Optoelectronics Corp. | Thin film transistor, image display device, and image display apparatus |
| KR100641627B1 (ko) * | 2000-07-19 | 2006-11-02 | 엘지.필립스 엘시디 주식회사 | 비정질 박막트랜지스터 및 그 제조방법 |
| WO2009093462A1 (ja) * | 2008-01-25 | 2009-07-30 | Sharp Kabushiki Kaisha | 半導体素子およびその製造方法 |
| WO2009093410A1 (ja) * | 2008-01-25 | 2009-07-30 | Sharp Kabushiki Kaisha | 半導体素子およびその製造方法 |
| US7833826B2 (en) | 2007-11-30 | 2010-11-16 | Tokyo Electron Limited | Film formation method, thin-film transistor and solar battery |
| JP2012033902A (ja) * | 2010-06-29 | 2012-02-16 | Semiconductor Energy Lab Co Ltd | 微結晶半導体膜の作製方法、及び半導体装置の作製方法 |
| JP2016076715A (ja) * | 2007-08-17 | 2016-05-12 | 株式会社半導体エネルギー研究所 | 表示装置の作製方法 |
| KR20190009816A (ko) * | 2008-07-31 | 2019-01-29 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작 방법 |
-
1994
- 1994-11-25 JP JP29184794A patent/JPH08148690A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100641627B1 (ko) * | 2000-07-19 | 2006-11-02 | 엘지.필립스 엘시디 주식회사 | 비정질 박막트랜지스터 및 그 제조방법 |
| US7038278B2 (en) | 2002-08-26 | 2006-05-02 | Chi-Mei Optoelectronics Corp. | Thin film transistor, image display device, and image display apparatus |
| JP2016076715A (ja) * | 2007-08-17 | 2016-05-12 | 株式会社半導体エネルギー研究所 | 表示装置の作製方法 |
| US7833826B2 (en) | 2007-11-30 | 2010-11-16 | Tokyo Electron Limited | Film formation method, thin-film transistor and solar battery |
| WO2009093462A1 (ja) * | 2008-01-25 | 2009-07-30 | Sharp Kabushiki Kaisha | 半導体素子およびその製造方法 |
| WO2009093410A1 (ja) * | 2008-01-25 | 2009-07-30 | Sharp Kabushiki Kaisha | 半導体素子およびその製造方法 |
| US8378348B2 (en) | 2008-01-25 | 2013-02-19 | Sharp Kabushiki Kaisha | Semiconductor element and method for manufacturing the same |
| KR20190009816A (ko) * | 2008-07-31 | 2019-01-29 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 제작 방법 |
| US11296121B2 (en) | 2008-07-31 | 2022-04-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP2012033902A (ja) * | 2010-06-29 | 2012-02-16 | Semiconductor Energy Lab Co Ltd | 微結晶半導体膜の作製方法、及び半導体装置の作製方法 |
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