KR100336252B1 - 미정질반도체막제조방법 - Google Patents

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Abstract

미정질(microcrystalline) 실리콘 막이, 용량 결합형 플라즈마 CVD 장치에서 실리콘의 결정화를 촉진하는 금속 윈소의 도입을 가능하게 하는 규화물 기체, 수소 기체, 소스 기체를 이용하여 기판 상에 형성된다. 금속 원소의 작용으로 막 형성 레이트(rate)가 높아진다. 따라서, 높은 품질 및 높은 막 형성 레이트를 갖는 미 정질 실리콘 막을 형성하는 기술이 제공될 수 있다.

Description

미정질 반도체 막 제조 방법
발명의 분야
본 발명은 태양 전지 및 박막 트랜지스터의 구성 요소로서 사용된 미정질(microcrystalline) 실리콘 막 및 그러한 비정질 실리콘 막의 제조 방법에 관한 것이다.
관련 기술의 설명
미정질 실리콘은 비정질 실리콘 및 단결정 실리콘 사이의 중간 특성을 나타내는 재료로서 공지되어 있다. 심사된 일본 공개특허공보 평3-8102호 및 미심사 일본공개특허공보 소57-67020호로부터 공지되어 있는 바와 같이, 미정질 실리콘막의 제조 방법으로서 플라즈마 CVD 방법이 공지되어 있다. 이 방법에서, 미정질 실리콘 막은 글로우(glow) 방전에 의해 시레인(silane) 기체 및 수소 기체의 혼합 기체를 분해시킴으로써 기판 상에 증착된다. 이러한 방법은, 막 형성을 위한 반응 공간에 공급되는 혼합 기체가 수소 기체량이 시레인 기체량의 수십 배 내기 수백배가 더 되게 구성되고, 고밀도의 전력 투입에 의해 글로우 방전이 발생되는 것을 특징으로 한다. 또한, 디보란(diborane) 기체, 포스핀 기체, 또는 그와 유사한 것들이 가전자 제어를 위해 상기 혼합 기체에 첨가되면, 도핑이 매우 효과적으로 실행되어 비정질 실리콘 막에 의해 얻어질 수 없는 높은 전기 도전율을 얻을 수 있다. 이러한 이유로, 미정질 실리콘 막은 종종 가진자 제어된 도핑된 층, 즉 p형 또는 n헝 층으로 사용되어 광전지 또는 박막 트랜지스터를 구성한다.
시레인 재료 개스가 희석되는 비정질 실리콘 막의 제조에 있어서, 막 형성 레이트는 대체로 시레인 기체 공급량에 의해 결정되고, 비정질 실리콘 막 형성 레이트보다 더 낮다. 미정질 실리콘 막의 막 형성 레이트는 대략 0.01 내지 0.1nm/s의 범위 내에 있다. 이 범위보다 더 낮은 막 형성 레이트는 실용적이지 않고, 반면에 이 범위보다 더 높은 막 형성 레이트에서는 미정질 실리콘 막이 형성되지 않는다.
막 형성 레이트를 증가시키기 위해, 시레인 기체의 밀도 또는 투입 방전 전력을 증가시키는 기술들을 생각할 수 있다. 그러나 미정질 실리콘 막을 성공적으로 형성시키는 조건의 범위는 제한된다. 즉, 그 범위 밖의 조건하에서, 형성된 막의 결정 조직(grain)의 직경은 너무 작게 되고, 결정 밀도가 감소하여 고 품질의 미정질 실리콘 막이 형성되지 않는다.
미정질 실리콘 막의 가전자 제어는, 디보란, 포스핀, 또는 그와 유사한 도핑 기체를 이용하여 막을 형성시키는 동안 불순물을 부가하여 p형 또는 n형 도전성의 막을 얻도록 실행될 수 있다. 그러한 도핑 기체중 디보란을 첨가하면 특히 더 미정질화를 이루기가 어렵다는 것은 실험을 통해서 얻은 사실이다.
미정질 실리콘 막은 태양 전지에 응용되어 p형 또는 n형 층을 형성한다. 광 흡수 손실을 감소시키기 위해 그러한 층들은 약 10-50 nm 정도로 얇게 만들어진다.그러나, 그러한 얇은 미정질 실리콘 막을 형성하는데 있어서, 언더코트(undercoat) 재료와의 상호 작용에 의해 충분한 미정질화가 이루어지지 않는다.
예컨대, PIN 접합을 갖는 태양 전지를 형성하는데 있어서, i형 비정질 실리콘 막 위에 약 10nm 정도 두께의 p형 층을 증착 함으로써 헤테르 접합이 형성된다. 그러나 비정질 막 위에 미정질 막을 증착하면, 격자가 일그러져 충분한 미정질화가 증착의 초기 단계에서 이루어지지 않고 비정질 성분이 형성된 막의 해당 영역에서 지배력으로 된다. 따라서 종래 기술에 따라 형성된 태양 전지의 미정질 실리콘 층은 충분한 특성을 반드시 갖는 것은 아니다.
전체 PIN 접합이 미정질 실리콘으로 만들어진 태양 전지를 생산하는 것이 가능하더라도, 이러한 경우 미정질 실리콘 막의 광학 특성으로 인해 i형 층의 두께는 약 1000nm 또는 바람직하게는 1000nm 이상이 되어야 한다. 그러나 미정질 실리콘 막의 막 형성 레이트가 낮기 때문에 이러한 유형의 구성은 실용적이지 않다. 예컨대, 미정질 실리콘 막의 통상적인 막 형성 레이트인 0.03nm/s의 막 형성 조건하에서는, 1000nm 두께의 막을 증착하는데는 9시간 이상이 소요된다. 이러한 종류의 처리는 실용성이 매우 낮다.
따라서, 본 발명의 목적은 막 형성 레이트를 증가시키는 동시에, 결정성이 우수한 고품질의 미정질 실리콘 막을 형성하기 위한 것이다.
본 발명의 또다른 목적은 태양 전지의 p형 또는 n형 층으로서 또는 박막 트랜지스터 등의 박막 소자에 있어서 결정성이 우수한 미정질 실리콘 막을 형성하기위한 것이다.
전술한 목적들을 달성하기 위해, 본 발명에 따르면, 기본적으로 종래의 플라즈마 CVD를 이용하여 종래의 미정질 실리콘 막보다 더 양호한 품질의 미정질 실리콘 막을 형성하기 위해, 실리콘의 결정화를 촉진하는 금속 원소가 막의 미정질화를 촉진하는 수단으로서 막이 형성되는 동안에 첨가된다.
금속 원소는 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu, Au로 이루어진 그룹에서 선택된 하나 또는 다수의 원소들이 될 수 있다. 특히, Ni를 사용하면, 그 효과가 크고 재생성이 높기 때문에 아주 양호한 결과를 얻을 수 있다.
앞에 설명한 금속 원소의 사용은 미정질화를 용이하게 하고 막 형성 레이트를 향상시킨다. 따라서, 약 10nm 정도로 그 두께가 얇더라도 우수한 결정성을 갖는 고품질의 미정질 실리콘 막이 얻어질 수 있다.
니켈이 금속 원소로서 사용되는 경우, 주성분으로서 니켈을 포함하는 화합물의 기체를 종래의 플라즈마 CVD 기술을 기본으로 이용하여 재료 개스에 첨가하므로서, 증착된 막 안으로 니켈이 도입된다. 니켈 농도는 5x1016내지 5x1019cm-3이 적합하다. 니켈 농도가 상기 범위보다 더 낮으면 두드러진 효과는 관찰되지 않고, 상기 범위보다 더 높으면 막 특성이 더 악화된다.
막에 니켈을 첨가하는 다른 방법은 마찬가지로 종래의 플라즈마 CVD 기술을 기본으로 이용하여 니켈 필라멘트를 글로우 방전 공간에 배치하여 막 형성 동안에 가열 처리하는 것이다.
본 발명은 태양 전지 뿐만 아니라, 원리적으로는 빛을 전기 에너지로 전환하는 기능과 유사한 기능을 갖는 광센서와 같은 광전자 변환 장치에도 적용될 수 있다.
실리콘의 미정질화를 촉진하는 금속 원소가 플라즈마 CVD에 의해 미정질 실리콘 막의 증착 동안 반응 기체에 첨가되면, 금속 원소는 결정 성장의 핵 역할을하며 그에 의해 금속 원소를 첨가하지 않는 경우에 비해 미정질화를 용이하게 한다. 증착되는 막이 매우 얇은 경우에 미정질화는 초기 단계에서 발생한다. 결정 성장의 핵으로서의 역할을 하는 금속 원소에 의해, 미정질 실리콘 막의 막 형성 레이트는 쉽게 증가될 수 있다.
막의 전기적 특성에 관해서는, 예컨대 p형 또는 n형 도전성을 얻도록 가전자 제어를 행하는 중에 향상된 결정성을 갖는 막이 효과적으로 도핑될 수 있으므로, 막에는 종래의 경우에서보다 더 낮은 저항이 주어진다. 또한, 종래의 막 특성과 동일한 전기적 특성이 더 얇은 막으로도 얻어질 수 있다.
위와 같은 특징들은 태양 전지의 p형 또는 n형 층으로서 사용되는 미정질 실리콘 막에서 효과적이다. 이러한 층들은 대개는 최소한 10 내지 50 nm의 두께로 형성되지만, 종래의 기술은 그러한 두께 범위에서 충분히 높은 정도의 결정성을 제공할 수는 없다. 이와 대조적으로, 본 발명의 제조 방법은 결정성을 매우 향상시킨다. 이러한 이점으로 인해서 태양 전지의 광 입사 측면 상에 형성되는 p형 또는 n형의 미정질 실리콘 층은 충분히 얇게 만들어질 수 있다.
도 1은 본 발명의 제 1 실시예에 사용된 플라즈마 CVD 장치를 도시하는 도면.
도 2는 본 발명의 제 2 실시예에 사용된 플라즈마 CVD 장치를 도시하는 도면.
도 3은 본 발명의 제 3 실시예에 따라 형성된 박막 트랜지스터 구조의 단면도.
도4는 제4 또는 제5 실시예에 따라 생성된 태양 전지의 구조의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
101, 201 : 반응실 102, 202 : 진공 배기 수단
103, 203 : 기체 공급 수단 104 : 글로우(glow) 방전 발생 수단
105, 205 : 기판 가열 수단 106, 206, 301, 401 : 기판
108 : 금속 원소 공급 소스 207 : 니켈 플라멘트
303 : 소스 영역 304 : 드레인 영역
305 : 게이트 절연막 306 : 게이트 전극
307 : 소스 전극 308 : 드레인 전극
402 : 금속 전극 403 : n형 미정질 실리콘 층
404 : 비정질 실리콘 층 405 : p형 미정질 실리콘 층
406 : 투명 전극
실시예 1
본 발명은 유리 기판 상에 미정질 실리콘 막을 형성하는 경우에 관한 것이다. 본 실시예에서는, 도 1에 도시된 바와 같이 미정질 실리콘 막을 형성하는데 종래의 용량 결합형(capacitive-coupling) 플라즈마 CVD 장치가 이용된다.
미정질 실리콘 막을 형성하는 장치로서는, 유도 결합형(inductive-coupling) 장치, 마이크로파 CVD 장치, ECR-CVD 장치를 사용하는 것 또한 가능하다.
도 1의 플라즈마 CVD 장치는, 반응실(101), 진공 배기 수단(102), 기체 공급 수단(103), 실리콘의 결정화를 촉진하기 위한 금속 원소 공급 소스(108), 글로우 방전 발생 수단(고주파 전원)(104), 기판 가열 수단(히터 전원)(105)을 구비한다. 기판(106)은 글로우 방전 발생 수단(104)의 애노드 전극 측면에 놓여지고 실온에서 300℃로 기판 가열 수단(105)에 의해 가열된다.
13.56 MHz의 고주파 전력은 일반적으로 글로우 방전 발생 수단(104)으로부터 공급된다. 그러나 주파수는 위의 값보다 더 높을 수 있다.
시레인 기체, 수소 기체, 니켈(앞서 설명한 금속 원소) 소스 기체의 혼합 기체가 미정질 실리콘 막을 형성하는데 사용된다. Bis(메틸시클로펜타디어닐)니켈 (이하, Bis-Ni라 약칭함)은 니켈 소스 기체를 구성하도록 사용된다. 디시레인 기체, 사불화실리콘 기체 등이 시레인 기체 대신 사용될 수 있다. 또한 디보란 또는 포스핀 기체를 첨가함으로써 p형 또는 n형 미정질 실리콘 막을 형성시킬 수 있다.
진공 배기, 기판 가열, 재료 개스 공급, 및 글로우 방전을 포함하는, 플라즈마 CVD를 행하기 위해 통상 수행되는 처리가, 미정질 실리콘 막의 형성에 적용될수 있다.
Bis-Ni는 전용 용기에 수용되고, 약 40℃ 정도로 가열되어 반응실(101)에 공급된다. 이러한 상태에서 Bis-Ni의 포화 증기 압력은 약 0.05 mmHg 이다. 반응실(101)로의 Bis-Ni 공급량을 조절하기 위해 수소 캐리어 기체가 사용되고 용기에서의 그 압력은 2kgf/cm2로 설정된다. 혼합된 기체는 매스(mass) 흐름 조절기를 통해 반응실(101)로 공급된다.
막이 증착 될 기판(106)으로서 코닝 7059 유리 기판이 사용된다. 기판(106)은 그라운드된 애노드 전극에 놓인다. 기판 온도는 막이 형성되는 동안 80℃ 내지 300℃로 설정되며, 양호하게는 100℃ 내지 160℃ 설정된다.
기판 온도가 약 100℃ 이하이면, PET 막과 같은 수지 재료로 만들어진 기판을 사용할 수 있으며, 이 경우 본 발명의 미정질 실리콘 막이 수지 재료 기판상에 형성될 수 있다.
반응 기체에 관해서는, 순수 수소 기체, Bis-Ni 증기와 혼합된 수소 기체, 시레인 기체들이 각각 100sccm, 100sccm, 5sccm 씩 도입된다. 반응 공간의 압력은 0.1 Torr로 유지된다.
p형 또는 n형 도핑은 디보란 또는 포스핀 기체를 0.2-5%로 시레인 기체에 첨가함으로써 행하여질 수 있다. 방전은, 보통 사용되는 13.56MHz의 고주파 전원을 사용하여 50 W의 전력을 투입함으로써 이루어진다.
90분 동안 방전을 지속시킴으로써 500 nm 두께의 막이 얻어진다. 이것은 막형성 레이트가 0.12 nm/s라는 것을 의미하며, 이는 종래의 처리에서보다 2 내지 5배정도 더 높은 것이다.
상기 처리에 따라 형성된 미정질 실리콘 막은 그 결정성을 체크하기 위해 라만(Raman) 분광기 측정을 하였다. 520 cm-1및 480 cm-1에서 두 피크가 관찰되었으며, 그것은 결정질 실리콘 및 비정질 실리콘에 각각 대응하는 것이다. 따라서 미 정질 실리콘 막이 형성되었다는 것이 확인되었다.
결정성의 레벨은 두 피크 강도를 비교함으로써 결정될 수 있다. 10:1의 강도 비율이 본 실시예의 공정에 의해 얻어졌다. 비교를 위해, 미정질 실리콘 막 또한 종래의 막 형성 처리로 형성되었으며, 그 때의 강도 비율은 2:1 내지 7:1(가장 좋은 경우)이었다.
또한, 막에 도입된 니켈의 농도는 이차 이온 질량 분광계로 측정되었으며, 8x1017cm-3의 니켈 농도 값이 얻어졌다.
막의 니켈 농도는 5x1016내지 5x1019cm-3가 되는 것이 바람직하다. 농도가 이 범위보다 더 높으면 막의 미정질성(microcrystallinity)이 더 나빠진다. 상기 범위보다 더 작은 농도 값으로 니켈을 첨가하면, 효과가 전혀 없거나 매우 적은 효과만을 나타낸다.
또한 니켈 소스 기체에 포함된 탄소가 6x1018cm-3의 농도로 막에 도입되는 것도 관찰되었다. 이런 농도 값은 니켈이 첨가되지 않는 종래의 미정질 실리콘 만의값의 두 배만큼이나 작으므로 막 특성을 손상시키지는 않는다.
본 실시예는 유리 기판상에 미정질 실리콘막을 형성시키는 경우에 관한 것이다. 유리 기판상에 형성된 미정질 막은 태양 전지 및 박막 트랜지스터와 같은 박막 장치에 적용될 수 있다.
실시예 2
본 실시예는, 플라즈마 CVD에 의해 미정질 실리콘이 형성되는 동안, 니켈을 첨가하는데 니켈 플라멘트를 사용하는 경우에 관한 것이다. 도 2는 사용된 장치의 구성을 도시한다.
도 2의 장치에서, 니켈 필라멘트는 종래의 용량 결합형 플라즈마 CVD 장치의 두 전극(애노드와 캐소드) 사이에 삽입된다. 필라멘트가 형성되는 동안, 니켈 플라멘트는 전류가 그곳을 흐르게 하므로써 가열되어 매우 작은 양의 니켈 증기를 발생시킨다.
도 2에 도시된 바와 같이, 반응실(201)은 회전 펌프 및 터보 분자 펌프를 포함하는 진공 배기 수단(202)에 의해 진공 배기된다. 유리 기판(206)은 기판 가열 수단(205)에 의해 가열된다. 미정질 실리콘 막은 80℃ 내지 300℃의 기판 온도 범위에서 형성될 수 있지만, 본 실시예에서는 기판 온도가 120℃로 설정된다.
수소 기체는 기체 공급 수단(203)에 의해 반응실(201)로 도입된다. 반응 압력은 진공 배기 수단(202)에 부착되는 컨덕턴스 밸브에 의해 0.01 내지 10 Torr로 제어되며, 통상적으로는 1.0 Torr로 제어된다. 이 상태에서 니켈 플라멘트(207)는, 전류가 전원으로부터 필라멘트를 통해 흐르게 하므로써 가열된다. 니켈 필라멘트는두께가 1mm이다.
니켈 필라멘트의 온도는 필라멘트를 흐르는 전류에 의해 제어되며, 색온도계로 측정된다. 니켈의 녹는점이 1,455℃이므로, 니켈 필라멘트의 온도는 1,455℃ 보다 낮게 유지되도록 제어되는 것이 바람직하며, 특히 700℃ 내지 1,400℃로 유지되는 것이 바람직하다. 온도가 너무 낮으면, 막의 증착이 니켈 필라멘트 표면상에서 발생하여 그것의 장기간의 사용을 방해한다. 온도가 1,300℃ 보다 더 높으면, 막의 증착은 낮은 레이트에서만 발생한다.
위와 같은 사실로부터 니켈 필라멘트의 온도는 약 1,350℃ 정도로 유지되어야한다는 것을 알 수 있다. 이 상태에서, 막은 시레인 기체가 반응실(201)로 도입되는 동안 방전 발생 수단(204)에 의한 글로우 방전에 의해서 증착된다. 시레인 기체 및 수소 기체는 각각 5 sccm 및 200 sccm 씩 도입되고, 압력은 1.0 Torr로 제어된다. 입력 방전 전력은 50W로 설정되고, 막 형성 시간은 90분이다. 따라서, 500 nm두께의 막이 증착된다.
상기 처리에 따라 형성된 미정질 실리콘 막은 라만 분광기 측정을 하여 그 결정성을 체크한다. 520 cm-1및 480 cm-1에서 두 피크가 관찰되며, 이 두 피크들은 결정 실리콘 및 비정질 실리콘에 각각 해당된다. 결정성의 레벨은 두 피크 강도를 비교함으로써 결정될 수 있다. 본 실시예의 처리에 의해서는 10:1의 강도 비율이 얻어졌다. 비교를 위해, 미정질 실리콘 막은 또한 종래의 막 형성 처리 방법에 의해 형성되었으며, 그 강도 비율은 2:1 내지 7:1(가장 좋은 경우)이었다.
또한, 막에 도입된 니켈의 농도는 이차 이온 질량 분광법에 의해 측정되었으며, 8x1017cm-3의 니켈 농도 값이 얻어졌다. 막의 니켈 농도는 5x1016내지 5x1019cm-3가 되는 것이 바람직하다. 농도가 이 범위보다 더 높으면 막의 결정성은 더 나빠진다. 상기 범위보다 더 작은 농도 값으로 니켈을 첨가하면 효과가 적다.
유리 기판 상에 미정질 실리콘 막을 형성하는 경우에 관한 본 실시예는 태양 전지 및 박막 트랜지스터와 같은 박막 장치에도 적용될 수 있다.
실시예 3
본 실시예는 미정질 실리콘 막이 박막 트랜지스터에 적용된 경우에 관한 것이다. 탑 게이트 형 구조(top-gate type structure)가 본 실시예에서 설명되지만, 본 발명은 버텀(bottom) 게이트 형 구조에도 적용될 수 있다.
본 실시예에서는, 저가의 소다 유리 기판이 기판(301)으로 사용되며, 그 위에는 박막 트랜지스터가 형성된다. 200 nm 두께의 i형 비정질 실리콘 막이 공지된 플라크마 CVD 방법에 의해 유리 기판(301) 상에 형성되며, 그 다음에는 포토리소그레피에 의해 섬모양 층(302)의 형태를 이룬다.
다음으로, n형 미정질 실리콘 막이, 시레인 기체, 수소 기체, 및 촉매 역할을 하는 니켈의 소스 기체의 혼합 기체를 사용하여 제 1 실시예의 방법에 의해 전체 표면 위에 형성된다.
Bis-Ni는 니켈 소스 기체를 구성하는데 사용된다. 디시레인 기체, 사불화 규소 기체, 또는 그와 유사한 것들이 시레인 기체 대신 사용될 수 있다. n형 도핑은시레인에 대하여 1%만큼 포스핀을 첨가함으로써 행하여진다.
Bis-Ni는 전용 용기에 수용되며, 약 40℃정도로 가열되어 반응실에 공급된다. 이 상태에서, Bis-Ni의 포화된 증기 압력은 약 0.05mmHg이다. 반응실로의 Bis-Ni의 공급량을 조절하기 위해 수소 캐리어 기체가 사용된다.
기판 온도는 막 형성 동안 80℃ 내지 300℃로 설정되며, 바람직하게는 100℃ 내지 160℃로 설정된다. 반응 기체에 관해서는, 순수 수소 기체, Bis-Ni 증기와 혼합된 수소 기체, 1%의 포스핀 기체가 첨가된 시레인 기체가 각각 100sccm, 100sccm, 5sccm 씩 도입된다. 반응 압력은 0.1Torr에서 유지된다.
방전은 13.56 MHz의 고주파 전원을 이용하여 50W의 전력을 투입함으로써 이루어지고, 이것은 통상 사용하는 방법이다. 막은 50nm의 두께로 증착된다. 그렇게 해서 형성된 막은 포토리소그래피로 패터닝되어 소스 영역(303) 및 드레인 영역(304)만 남는다.
다음으로, 게이트 절연막(305)으로서 100nm 두께의 산화 실리콘 막이 스퍼터링에 의해 증착되며, 여기서 99.99% 순도의 산화 실리콘 타겟이 사용되고, 기판 온도는 80℃ 내지 300℃, 예를 들면, 150℃로 설정된다. 스퍼터링 분위기는 수소와 아르곤의 혼합 기체이며, 여기서 아르곤 대 산소의 비율은 0:0.5, 예컨대 0.1이하이다.
소스 및 드레인 영역(303 및 304)에 대해 접촉 홀이 형성된 후, 게이트 전극(306), 소스 전극(307), 드레인 전극(308)이 알루미늄과 같은 금속 재료 또는 알루미늄과 질화 티타늄의 다층 막으로 형성된다. 이렇게 하여 박막 트랜지스터가완성된다.
실시에 4
본 실시예는 미정질 실리콘 막이 PIN 접합을 갖는 태양 전지에 적용되는 경우에 관한 것이다. 도 4는 태양 전지의 단면 구조를 도시하며, 여기서 금속 전극(402), n형 미정질 실리콘 층(403), 진성 또는 대체로 진성인 비정질 실리콘 층(404), p형 미정질 실리콘 층(405), 투명 전극(406)이 기판(401)상에 적층된다.
기판(401)은 소다 유리, 스테인레스 플레이트와 같은 금속 플레이트, 플라스틱 막, 또는 그와 유사한 것들로 만들어질 수 있다. 백(back) 전극 (402)은 알루미늄 또는 은과 같은 금속으로 만들어지는 것이 바람직하다. 백 전극(402)은 300nm의 두께로 형성된다. 백 금속 전극(402) 상에 크롬, 스테인레스, 산화 아연등의 금속막을 수 나노미터 두께로 형성함으로써 우수한 특성을 얻을 수도 있다.
PIN 층들은, n형 미정질 실리콘 층(403)(두께:30 nm), i형 미정질 실리콘 층(404)(500 nm), p형 미정질 실리콘 층(405)(10nm)을 금속 전극(402)의 측면으로부터 이와 같은 순서대로 증착함으로써 종래의 플라즈마 CVD 장치를 이용하여 형성된다. 그러한 층들의 두께는 위의 특정값에 국한되지 않는다.
미정질 실리콘 막의 형성 동안 미정질화를 촉진하기 위한 촉매 성분으로서 니켈이 기체에 첨가된다. 니켈의 첨가를 용이하게 하기 위해 Bis-Ni이 사용된다.
Bis-Ni는 전용 용기에 수용되고 약 40℃ 정도로 가열되어 반응실에 공급된다. 이러한 상태에서 Bis-Ni의 포화된 증기 압력은 약 0.05mmHg이다. 반응실로의Bis-Ni의 공급량을 조절하기 위해 수소 캐리어 기체가 사용된다. 2 kgf/cm2로 설정된 용기의 수소 압력으로, 혼합된 기체가 대량 흐름 제어기에 의해 반응실에 공급된다.
기판 온도는 막 형성 동안 80℃ 내지 300℃로 설정되며, 양호하게는 100℃ 내지 160℃로 설정된다. 반응 기체에 관해서는 순수 수소 기체, Bis-Ni 증기가 혼합된 수소 기체, 디보란 기체 (p형 층) 또는 포스핀 기체(n형 층)가 1% 정도 첨가된 시레인 기체가 각각 100sccm, 10sccm, 5sccm 씩 도입된다. 반응 압력은 1.0Torr로 유지된다.
방전은, 13.56 MHz의 고주파 전원을 이용하고 50W 의 전력을 투입하여 이루어지는데, 이것은 통상적으로 사용하는 방법이다. i형 비정질 실리콘 층은 1.0Torr 및 20W의 조건하에서 순수 시레인 기체를 이용하여 증착된다. 마지막으로, 60 nm 두께의 ITO 막이 공지된 스퍼터링법에 의해 광입사측의 투명 전극으로서 형성되어 태양 전지를 완성한다.
본 발명에 개시된 미정질 실리콘 막을 갖는 결과의 태양 전지는 동일한 유형의 구성을 갖는 종래의 태양 전지보다 더 높은 개방 회로 전압을 갖는다. 예컨대, 본 실시예에 따른 태양 전지는 0.93V의 개방 회로 전압을 제공하며, 종래의 태양 전지는 0.68V의 개방 회로 전압을 제공한다. 이 경우, 변환 효율은 종래의 태양 전지에 비해 약 8%정도 향상된다.
실시예 5
본 실시예는 본 발명의 미정질 실리콘 막이 PIN 접합을 갖는 태양 전지에 적용되는 경우에 관한 것이다. 도 4는 태양 전지의 단면 구조를 나타내며, 여기서 금속 전극(402), n형 미정질 실리콘 층(403), 진성 미정질 실리콘 층(404), p형 미정질 실리콘 층(405), 투명 전극(406)이 기판(401) 상에 적층된다. 기판(401)은 소다 유리, 스테인레스 플레이트와 같은 금속 플레이트, 플라스틱 막, 또는 그와 유사한 것들로 이루어질 수 있다.
백(back) 전극(402)은 알루미늄 또는 은과 같은 금속으로 이루어지는 것이 바람직하다. 백 전극(402)은 300nm의 두께로 형성된다. 백 금속 전극(402)상에, 수 나노미터 두께의 크롬, 스테인레스, 산화아연, 또는 그와 유사한 것들의 금속막을 형성시킴으로써 우수한 특성이 얻어질 수 있다.
PIN 층들은, 종래의 플라즈마 CVD 장치를 사용하여, n형 미정질 실리콘 층(403)(두께 : 30nm), i형 미정질 실리콘 층(404)(1,000nm), p형 미정질 실리콘 층(405)(10nm)을 금속 전극(402) 측면으로부터 이러한 순서대로 증착함으로써 형성된다. 그러한 층들의 두께는 위의 특정한 값에 국한되지는 않는다.
미정질 실리콘 막의 형성 동안에 비정질화를 촉진하기 위한 금속 원소로서 니켈이 기체에 첨가된다. 니켈을 쉽게 첨가하기 위해 Bis-Ni이 사용된다.
Bis-Ni은 전용 용기에 수용되며, 약 40℃ 정도로 가열되어 반응실에 공급된다. 이 상태에서 Bis-Ni의 포화된 증기 압력은 약 0.05mmHg이다. 반응실로의 Bis-Ni 공급량을 조절하기 위해 수소 캐리어 기체가 사용된다. 기판 온도는 막 형성 동안 80℃ 내지 300℃로 설정되며, 양호하게는 100℃ 내지 160℃로 설정된다. 반응기체에 관해서는, 순수 수소 기체, Bis-Ni 증기와 혼합된 수소 기체, 디보란 기체(p형 층) 또는 포스핀 기체(n형 층)가 1% 정도 첨가된 시레인 기체가 각각 100sccm, 100sccm, 5sccm 씩 도입된다. 반응 압력은 1.0Torr로 유지된다.
방전은 13.56MHz의 고주파 전원을 이용하고 50W의 전력을 투입함으로써 이루어지는데, 이것은 통상적인 방법이다. 위의 조건하에서, 0.12nm/s 의 막 형성 레이트가 얻어지며, 이것은 종래의 막 형성 방법보다 약 3.5배정도 더 높은 것이다. 따라서, 본 발명은, 처리 스루풋(process throughput)을 상당히 향상시킬 수 있다. 마지막으로, 60nm 두께의 ITO 막이 공지된 스퍼터링 방법에 의해 광입사측의 투명 전극으로서 형성되어 태양 전지를 완성한다.
앞서 설명한 바와 같이, 본 발명에 따라, 플라즈마 CVD에 의한 미정질 실리콘 막의 증착 동안에 실리콘의 미정질화를 촉진하는 금속 원소를 반응 기체에 첨가함으로써 금속 원소는 결정 성장의 핵으로서의 역할을 하며, 따라서 금속 원소를 첨가하지 않는 경우에 비해 미정질 실리콘의 형성을 보다 용이하게 할 수 있다.
즉, 금속 원소가 미정질 성장의 핵으로서의 역할을 하므로 막 형성 레이트는 종래의 막 형성 방법 보다 더 높게 될 수 있다. 미정질 성장의 핵으로서의 역할을 하는 촉매 요소에 의해, 미정질화가 막 증착의 시작부터 발생하고, 따라서 그 두께가 10nm 정도로 얇더라도 고품질의 미정질 막이 얻어질 수 있다.
개선된 미정질성에 의해 미정질 실리콘 막의 전자적 특성들이 향상되고, p형 또는 n형 도전성의 막을 얻기 위해 가전자 제어를 위한 도핑이 효과적으로 실행될 수 있다. 따라서, 막의 저항은 종래의 경우에서보다 더 낮아진다.
상기 특징들을 갖는 본 발명의 미정질 실리콘 막은, p형 또는 n형 층으로서 사용될 때 태양 전지 또는 박막 트랜지스터의 특성을 개선시킬 수 있다. 예컨대, PIN 접합을 갖는 태양 전지의 광입사측의 층은 10nm 정도로 얇은 것이 요구되지만, 이 경우, 종래의 기술은 충분히 높은 결정성을 제공할 수 없으며 개방 회로 전압이 낮다. 이와는 대조적으로, 본 발명의 미정질 실리콘 막을 이용함으로써, 미정질성이 향상되며 개방 전압이 증가한다. 이러한 이점들에 의해, 태양 전지의 광입사 측면상에 형성되는 윈도우 층이 충분히 얇게 만들어질 수 있다.

Claims (12)

  1. 수소, 불소, 염소의 그룹으로부터 선택된 적어도 하나의 원소 및 실리콘을 포함하는 미정질 반도체 막을 제조하는 방법에 있어서,
    글로우 방전에 의해 반응 기체를 포함하는 실리콘을 분해함으로써 상기 미정질 반도체 막을 형성하는 단계와,
    실리콘의 결정화를 촉진하는 금속 원소를 함유하는 기체를 상기 반응 기체에 첨가하는 단계를 포함하며,
    상기 금속 원소는 5x1019cm-3보다 더 높지 않은 농도로 상기 미정질 반도체 막 내에 도입되며,
    상기 금속 원소는 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu, Au로 구성되는 그룹으로부터 선택된 하나 또는 복수의 원소들인, 미정질 반도체 막 제조 방법.
  2. 제 1 항에 있어서,
    상기 미정질 반도체 막은 p형 또는 n형 도전성을 갖는, 미정질 반도체 막 제조 방법.
  3. 반도체 막을 제조하는 방법에 있어서,
    실리콘 혼합 반응 기체 및 촉매 함유 기체를 반응실내에 도입하는 단계와,
    상기 실리콘 혼합 반응 기체 및 상기 촉매 함유 기체를 여기시켜서 상기 반응실에 배치된 기판 위에 미정질 실리콘을 포함하는 반도체 막을 형성하는 단계를 포함하며,
    상기 촉매는 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu, Au로 구성되는 그룹으로부터 선택된 금속을 포함하며, 상기 반도체 막 내의 상기 금속의 농도는 5x1019cm-3보다 더 높지 않은, 반도체 막 제조 방법.
  4. 제 3 항에 있어서,
    상기 결정성 반도체 막은 미정결성인, 반도체 막 제조 방법.
  5. 제 3 항에 있어서,
    상기 기판은 상기 반도체 막의 형성 동안에 80℃ 내지 300℃로 유지되는, 반도체 막 제조 방법.
  6. 제 3 항에 있어서,
    상기 기판은 수지 및 플라스틱으로 구성되는 그룹으로부터 선택된 재료를 포함하는, 반도체 막 제조 방법.
  7. 제 3 항에 있어서,
    상기 촉매 함유 기체는 비스메틸사이클로펜타디에닐니켈 (bismethylcyclopentadienyl-nickel)을 포함하는, 반도체 막 제조 방법.
  8. 반도체 막을 제조하는 방법에 있어서,
    실리콘 혼합 반응 기체 및 촉매 함유 기체를 반응실내에 도입하는 단계와,
    기판 위에 실리콘을 포함하는 결정질 반도체 막을 형성하기 위해 상기 실리콘 혼합 반응 기체 및 상기 촉매 함유 기체를 여기시키는 단계를 포함하며,
    상기 반도체 막은 라만(Raman) 분광기 측정으로부터 520cm-1및 480cm-1에서 두개의 피크들을 나타내고,
    상기 촉매는 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu, Au로 구성되는 그룹으로부터 선택된 금속을 포함하며, 상기 반도체 막 내의 상기 금속의 농도는 5x1019cm-3보다 더 높지 않은, 반도체 막 제조 방법.
  9. 제 8 항에 있어서,
    상기 결정질 반도체 막은 미정질성인, 반도체 막 제조 방법.
  10. 제 8 항에 있어서,
    상기 기판은 상기 막 형성 동안에 80℃ 내지 300℃로 유지되는, 반도체 막 제조 방법.
  11. 제 8 항에 있어서,
    상기 기판은 수지 및 플라스틱으로 구성되는 그룹으로부터 선택된 재료를 포함하는, 반도체 막 제조 방법.
  12. 제 8 항에 있어서,
    상기 촉매 함유 기체는 비스메틸사이클로펜타디에닐니켈을 포함하는, 반도체 막 제조 방법.
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