KR100393955B1 - 미정질 반도체 막을 포함하는 반도체 장치 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

미정질(microcrystalline) 실리콘막이, 용량 결합형 플라즈마 CVD 장치에서 실리콘의 결정화를 촉진하는 금속 원소의 도입을 가능하게 하는 규화물 가스, 수소 가스, 소스 가스를 이용하여 기판 상에 형성된다. 금속 원소의 작용으로 막 형성 레이트가 높아진다. 따라서, 높은 품질 및 높은 막 형성 레이트를 갖는 미정질 실리콘막을 형성하는 기술이 제공될 수 있다.

Description

미정질 반도체막을 포함하는 반도체 장치{Semiconductor device comprising a microcrystalline semiconductor film}
발명의 분야본 발명은 태양 전지 및 박막 트랜지스터의 구성 요소로서 사용된 미정질(microcrystalline) 실리콘막 및 그러한 미정질 실리콘막의 제조 방법에 관한 것이다.
관련 기술의 설명미정질 실리콘은 비정질(amorphous) 실리콘과 단결정 실리콘 사이의 중간 특성을 나타내는 재료로서 공지되어 있다. 심사된 일본공개특허공보 평3-8102호 및 미심사된 일본공개특허공보 소57-67020호로부터 공지되어 있는 바와 같이, 미정질 실리콘막의 제조 방법으로서 플라즈마 CVD 방법이 공지되어 있다. 이 방법에서, 미정질 실리콘막은 글로우(glow) 방전에 의해 시레인(silane) 가스 및 수소 가스의 혼합 가스를 분해시킴으로써 기판 상에 침착된다. 이러한 방법은, 막 형성을 위한 반응 공간에 공급되는 혼합 가스가 수소 가스량이 시레인 가스량의 수십 배 내지 수백 배가 되도록 구성되어 있고, 고밀도의 전력 투입에 의해 글로우 방전이 발생되는 것을 특징으로 한다. 또한, 디보란(diborane) 가스, 포스핀 가스, 또는 그와 유사한 것들이 원자가 전자 제어를 위해 이 혼합 가스에 첨가되면, 도핑이 매우 효과적으로 실행되어 비정질 실리콘막에 의해서는 얻어질 수 없는 높은 전기 전도도를 얻을 수 있다. 이러한 이유로, 미정질 실리콘막은 광전지 또는 박막 트랜지스터를 구성하기 위해 종종 원자가 전자 제어된 도핑된 층, 즉 p형 또는 n형 층으로 사용된다.
시레인 원료 가스가 희석되는 미정질 실리콘막의 제조에 있어서는, 막 형성 레이트는 대체로 시레인 가스 공급량에 의해 결정되고, 비정질 실리콘막의 형성 레이트 보다 더 낮다. 미정질 실리콘막의 막 형성 레이트는 대략 0.01 내지 0.1 nm/s의 범위 내에 있다. 이 범위보다 더 낮은 막 형성 레이트는 실용적이지 않은 반면에 이 범위보다 더 높은 막 형성 레이트에서는 미정질 실리콘막이 형성되지 않는다.
막 형성 레이트를 증가시키기 위해, 시레인 가스의 밀도 또는 입력 방전 전력을 증가시키는 기술들을 생각해 볼 수 있다. 그러나 미정질 실리콘막을 성공적으로 형성시키는 조건의 범위는 제한되어 있고, 그 범위 밖의 조건하에서, 형성된 막의 결정 조직의 직경은 너무 작게 되고, 결정 밀도가 감소하여 고 품질의 미정질 실리콘막이 형성되지 않는다.
미정질 실리콘막의 원자가 전자 제어는, 디보란, 포스핀 등의 도핑 가스를 이용하여 막을 형성시키는 동안 불순물을 첨가하여 p형 또는 n형 도전성의 막을 얻도록 실행될 수 있다. 그러한 도핑 가스들 중 디보란을 첨가하면 특히 미정질화를 이루기가 어렵다는 것은 실험을 통해서 얻은 사실이다.
미정질 실리콘막은 p형 또는 n형 층을 형성하기 위해 태양 전지에 응용된다. 광 흡수 손실을 감소시키기 위해 그러한 층들은 약 10-50 nm 정도로 얇게 만들어진다. 그러나, 그러한 얇은 미정질 실리콘막을 형성하는데 있어서, 언더코팅(undercoat) 재료와의 상호 작용에 의해 충분한 미정질화가 이루어지지 않는다.
예컨대, PIN 접합을 갖는 태양 전지를 형성하는데 있어서, i형 비정질 실리콘막 위에 약 10nm 정도 두께의 p형 층을 침착함으로써 헤테로 접합이 형성된다. 그러나 비정질 막 상의 미정질 막의 침착은, 격자 왜곡을 일으키며, 충분한 미정질화가 침착의 초기 단계에서 이루어지지 않고, 비정질 성분들이 형성된 막의 해당 영역에서 지배적으로 되게 한다. 따라서 종래 기술들에 따라 형성된 태양 전지들의 미정질 실리콘 층들은 충분한 특성을 반드시 갖고 있는 것은 아니다.
전체 PIN 접합이 미정질 실리콘으로 만들어진 태양 전지를 생산하는 것이 가능하더라도, 이러한 경우 미정질 실리콘막들의 광학 특성으로 인해 i형 층의 두께는 약 1000nm 또는 양호하게는 1000nm 이상이 되어야 한다. 그러나 미정질 실리콘막의 막 형성 레이트가 낮기 때문에 이러한 유형의 구성은 실용적이지 않다. 예컨대, 미정질 실리콘막의 통상적인 막 형성 레이트인 0.03nm/s의 막 형성 조건하에서는, 1000nm 두께의 막을 참착하는 데는 9시간 이상이 소요된다. 이러한 종류의 처리는 실용성이 매우 낮다.
따라서, 본 발명의 목적은 막 형성 레이트를 증가시키면서, 결정성이 우수한 고 품질의 미정질 실리콘막을 형성하기 위한 것이다.
본 발명의 또 다른 목적은 태양 전지의 p형 또는 n형 층으로서 또는 박막 트랜지스터 등의 박막 소자들에 있어서 결정성이 우수한 미정질 실리콘막을 형성하기 위한 것이다.
상술한 목적들을 달성하기 위해, 본 발명에 따르면, 기본적으로 종래의 플라즈마 CVD를 이용하여 종래의 미정질 실리콘막들 보다 더 양호한 품질의 미정질 실리콘막을 형성하기 위해, 실리콘의 결정화를 촉진하는 금속 원소가 막의 미정질화를 촉진하는 수단으로서 막이 형성되는 동안에 첨가된다.
금속 원소는 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu, Au로 이루어진 그룹에서 선택된 하나 또는 복수의 원소들이 될 수 있다. 특히, Ni를 사용하면, 그 효과가 크고 재현성이 높기 때문에 아주 양호한 결과가 얻어질 수 있다.
앞에 설명한 금속 원소의 사용은 미정질화를 용이하게 하고 막 형성 레이트를 향상시킨다. 따라서, 그 두께가 약 10nm 정도로 얇더라도 우수한 결정성을 갖는 고품질의 미정질 실리콘막이 얻어질 수 있다.
니켈이 금속 원소로서 사용되는 경우, 주 성분으로서 니켈을 포함하는 화합물의 가스를 종래의 플라즈마 CVD 법을 기본으로 이용하여 원료 가스에 첨가함으로서, 침착된 막 안으로 니켈이 도입된다. 니켈 농도는 5×1016내지 5×1019cm-3이 적합하다. 니켈 농도가 이 범위보다 더 낮으면 현저한 효과는 관찰되지 않고, 상기 범위보다 더 높으면 막 특성이 더 악화된다.
막에 니켈을 첨가하는 다른 방법은 마찬가지로 종래의 플라즈마 CVD 법을 기본으로 이용하여 니켈 필라멘트를 글로우 방전 공간에 배치하여 막 형성 동안에 가열 처리 하는 것이다.
본 발명은 태양 전지 뿐만 아니라, 원리적으로는 빛을 전기 에너지로 전환하는 기능과 유사한 기능을 갖는 광센서와 같은 광전 변환 장치들에도 적용될 수 있다.
실리콘의 미정질화를 촉진하는 금속 원소가 플라즈마 CVD에 의해 미정질 실리콘막의 침착 동안 반응 가스에 첨가되면, 금속 원소는 결정 성장의 핵 역할을 하며, 그에 의해 금속 원소를 첨가하지 않는 경우에 비해 미정질화를 용이하게 한다. 침착되는 막이 매우 얇은 경우에 미정질화는 초기 단계에서 발생한다. 결정 성장의 핵으로서의 역할을 하는 금속 원소에 의해, 미정질 실리콘막의 막 형성 레이트는 쉽게 증가될 수 있다.
막의 전기적 특성에 관해서는, 예컨대 p형 또는 n형 도전성을 얻도록 원자가 전자 제어를 행하는 중에 향상된 결정성을 갖는 막이 효과적으로 도핑될 수 있으므로, 막에는 종래의 경우에서 보다 낮은 저항이 주어진다. 또한, 종래의 막 특성과 동일한 전기적 특성이 더 얇은 막으로도 얻어질 수 있다.
위와 같은 특징들은 태양 전지의 p형 또는 n형 층으로서 사용되는 미정질 실리콘막에서 유리하게 된다. 이러한 층들은 대개는 최소한 10 내지 50 nm의 두께로 형성되지만, 종래의 기술들은 그러한 두께 범위에서 충분히 높은 정도의 결정성을 제공할 수는 없다. 이와 대조적으로, 본 발명의 제조 방법은 결정성을 매우 향상시킨다. 이러한 이점으로 인해서, 태양 전지의 광 입사 측면 상에 형성되는 p형 또는 n형의 미정질 실리콘 층은 충분히 얇게 만들어질 수 있다.
도 1은 본 발명의 제 1 실시예에 사용된 플라즈마 CVD 장치를 도시하는 도면.
도 2는 본 발명의 제 2 실시예에 사용된 플라즈마 CVD 장치를 도시하는 도면.
도 3은 본 발명의 제 3 실시예에 따라 형성된 박막 트랜지스터 구조의 단면도.
도 4는 제 4 또는 제 5 실시예에 따라 생성된 태양 전지의 구조의 단면도.<도면의 주요 부분에 대한 부호의 설명>
101, 201 : 반응실 102, 202 : 진공 배기 수단
103, 203 : 가스 공급 수단 104 : 글로우(glow) 방전 발생 수단
105, 205 : 기판 가열 수단 106, 206, 301, 401 : 기판
108 : 금속 원소 공급 소스 207 : 니켈 필라멘트303 : 소스 영역 304 : 드레인 영역305 : 게이트 절연막 306 : 게이트 전극307 : 소스 전극 308 : 드레인 전극402 : 금속 전극 403 : n형 미정질 실리콘 층404 : 비정질 실리콘 층 405 : p형 미정질 실리콘 층406 : 투명 전극
실시예 1
본 발명은 유리 기판 상에 미정질 실리콘막을 형성하는 경우에 관한 것이다. 본 실시예에서, 도 1에 도시된 바와 같이 미정질 실리콘막을 형성하기 위해 종래의 용량 결합형(capacitive-coupling) 플라즈마 CVD 장치가 이용된다.
미정질 실리콘막을 형성하는 장치로서는, 유도 결합형(inductive-coupling) 장치들과, 마이크로파 CVD 장치들과, ECR-CVD 장치들을 사용하는 것도 가능하다.
도 1의 플라즈마 CVD 장치는, 반응실(101), 진공 배기 수단(102), 가스 공급 수단(103), 실리콘의 결정화를 촉진하기 위한 금속 원소 공급 소스(108), 글로우 방전 발생 수단(고주파 전원)(104), 기판 가열 수단(히터 전원)(105)을 구비한다. 기판(106)은 글로우 방전 발생 수단(104)의 애노드 전극 측에 놓여지고 실온에서 300℃로 기판 가열 수단(105)에 의해 가열된다.
13.56 ㎒의 고주파 전력은 일반적으로 글로우 방전 발생 수단(104)으로부터 공급된다. 그러나 주파수는 상술한 값보다 더 높을 수 있다.
시레인 가스, 수소 가스, 니켈(앞서 설명한 금속 원소) 소스 가스의 혼합 가스가 미정질 실리콘막을 형성하는데 사용된다. Bis(메틸시클로펜타디어닐)니켈(이하, Bis-Ni라 약칭함)은 니켈 소스 가스를 구성하도록 사용된다. 디시레인 가스, 사불화실리콘 가스 등이 시레인 가스 대신 사용될 수 있다. 또한 디보란 또는 포스핀 가스를 첨가함으로써 p형 또는 n형 미정질 실리콘막을 형성시킬 수 있다.
진공 배기, 기판 가열, 원료 가스 공급, 및 글로우 방전을 포함하는, 플라즈마 CVD를 행하기 위해 통상 수행되어지는 처리가 미정질 실리콘막의 형성에 적용될 수 있다.
Bis-Ni는 전용 용기에 수용되고, 반응실(101)에 공급하기 위해 약 40℃정도로 가열된다. 이러한 상태에서 Bis-Ni의 포화 증기 압력은 약 0.05 mmHg 이다. 반응실(101)로의 Bis-Ni 공급량을 조절하기 위해 수소 캐리어 가스가 사용되고 용기에서의 그 압력은 2kgf/cm2로 설정된다. 그 혼합 가스는 매스 흐름 조절기(mass flow controller)를 통해 반응실(101)로 공급된다.
막이 침착될 기판(106)으로서 코닝 7059 유리 기판이 사용된다. 기판(106)은 접지된 애노드 전극에 놓인다. 기판 온도는 막이 형성되는 동안 80℃ 내지 300℃로 설정되며, 양호하게는 100℃ 내지 160℃로 설정된다.
기판 온도가 약 100℃ 이하이면, PET 막과 같은 수지 재료로 만들어진 기판을 사용할 수 있으며, 이 경우 본 발명의 미정질 실리콘막이 수지 재료 기판상에 형성될 수 있다.
반응 가스들에 관해서는, 순수 수소 가스, Bis-Ni 증기와 혼합된 수소 가스, 시레인 가스들이 각각 100sccm, 100sccm, 5sccm 씩 도입된다. 반응 공간의 압력은 0.1 Torr로 유지된다.
p형 또는 n형 도핑은 디보란 또는 포스핀 가스를 0.2-5%로 시레인 가스에 첨가함으로써 행하여질 수 있다. 방전은 통상 사용되는 13.56㎒의 고주파 전원을 사용하여 50 W의 전력을 투입함으로써 이루어진다.
90분 동안 방전을 지속시킴으로써 500 nm 두께의 막이 얻어진다. 이것은 막 형성 레이트가 0.12 nm/s라는 것을 의미하며, 이는 종래의 처리에서 보다 2 내지 5배 정도 더 높은 것이다.
이상의 처리에 따라 형성된 미정질 실리콘막은 그 결정성을 체크하기 위해 라만(Raman) 분광법으로 측정된다 520 cm-1및 480 cm-1에서 2개의 피크들이 관찰되었으며, 그것은 결정성 실리콘 및 비정질 실리콘에 각각 대응하는 것이다. 따라서 미정질 실리콘막들이 형성되었다는 것이 확인되었다.
결정성의 레벨은 2개의 피크 강도들을 비교함으로써 결정될 수 있다. 10:1의 강도비가 본 실시예의 처리에 의해 얻어졌다. 비교를 위해, 미정질 실리콘막들 또한 종래의 막 형성 처리로 형성되었으며, 그 때의 강도 비는 2:1 내지 7:1(가장 양호한 경우)이었다.
또한, 막들에 도입된 니켈의 농도는 2차 이온 질량 분광법으로 측정되었으며, 8×1017cm-3의 니켈 농도 값이 얻어졌다.
막의 니켈 농도는 5×1016내지 5×1019cm-3가 되는 것이 양호하다. 농도가 이 범위보다 더 높으면, 막의 미정질성(microcrystallinity)이 더 악화된다. 위의 범위보다 더 작은 농도 값들에서 니켈의 첨가는 효과가 전혀 없거나 매우 적은 효과만을 나타낸다.
또한 니켈 소스 가스에 포함된 탄소가 6×1018cm-3의 농도로 막들에 도입되는 것도 관찰되었다. 이런 농도 값은 니켈이 첨가되지 않는 종래의 미정질 실리콘막의 값들의 두 배만큼이나 작으므로 막 특성을 손상시키지는 않는다.
본 실시예는 유리 기판상에 미정질 실리콘막을 형성시키는 경우에 관한 것이다. 유리 기판상에 형성된 미정질 막은 태양 전지 및 박막 트랜지스터와 같은 박막 장치들에 적용될 수 있다.
실시예 2
본 실시예는, 니켈 필라멘트가 플라즈마 CVD에 의해 미정질 실리콘이 형성되는 동안, 니켈을 첨가하는데 사용되는 경우에 관한 것이다. 도 2는 사용된 장치의 구성을 도시한다.
도 2의 장치에서, 니켈 필라멘트는 종래의 용량 결합형 플라즈마 CVD 장치의 2개의 전극들(애노드와 캐소드) 간에 개재된다. 필라멘트가 형성되는 동안, 니켈 필라멘트는 전류가 그곳을 흐르게 함으로써 가열되며 매우 작은 양의 니켈 증기를 발생시킨다.
도 2에 도시된 바와 같이, 반응실(201)은 회전 펌프 및 터보 분자 펌프를 포함하는 진공 배기 수단(202)에 의해 진공 배기된다. 유리 기판(206)은 기판 가열 수단(205)에 의해 가열된다. 미정질 실리콘막은 80℃내지 300℃의 기판 온도 범위에서 형성될 수 있지만, 본 실시예에서는 기판 온도가 120℃로 설정된다.
수소 가스는 가스 공급 수단(203)에 의해 반응실(201)로 도입된다. 반응 압력은 진공 배기 수단(202)에 부착되는 컨덕턴스 밸브에 의해 0.01 내지 10 Torr로, 통상적으로는 1.0 Torr로 제어된다. 이 상태에서 니켈 필라멘트(207)는, 전류가 전원으로부터 필라멘트를 통해 흐르게 함므로써 가열된다. 니켈 필라멘트는 두께는 1mm이다.
니켈 필라멘트의 온도는 필라멘트를 흐르는 전류에 의해 제어되며, 색온도계로 측정된다. 니켈의 녹는점이 1,455℃이므로, 니켈 필라멘트의 온도는 1,455℃보다 낮게 유지되도록 제어되는 것이 양호하며, 특히 700℃내지 1,400℃로 유지되는 것이 양호하다. 온도가 너무 낮으면, 막의 침착이 니켈 필라멘트 표면상에서 발생하며, 이는 그것의 장기간의 사용을 방해한다. 온도가 1,300℃ 보다 더 높으면, 막의 침착은 낮은 레이트에서만 발생한다.
니켈 필라멘트의 온도가 약 1,350℃ 정도로 유지되어야한다는 것은 위와 같은 사실들로부터 판단된다. 이 상태에서, 막은 시레인 가스가 반응실(201)로 도입되는 동안 방전 발생 수단(204)에 의해 글로우 방전을 일으킴으로써 침착된다. 시레인 가스 및 수소 가스는 각각 5 sccm 및 200 sccm 씩 도입되고, 압력은 1.0 Torr로 제어된다. 입력 방전 전력은 50W로 설정되고, 막 형성 시간은 90분이다. 따라서, 500 nm두께의 막이 침착된다.
위 처리에 따라 형성된 미정질 실리콘막들은 그 결정성을 체크하기 위해 라만 분광 측정법이 사용된다. 520 cm-1및 480 cm-1에서 2개의 피크들이 관찰되며, 이 2개의 피크들은 결정 실리콘 및 비정질 실리콘에 각각 해당된다. 결정성의 레벨은 2개의 피크 강도들을 비교함으로써 결정될 수 있다. 본 실시예의 처리에 의해서는 10:1의 강도비가 얻어졌다. 비교를 위해, 미정질 실리콘막들은 또한 종래의 막 형성 처리 방법에 의해 형성되었으며, 여기서 그 강도 비는 2:1 내지 7:1(가장 양호한 경우)이었다.
또한, 막들에 도입된 니켈의 농도는 이차 이온 질량 분광법에 의해 측정되었으며, 8×1017cm-3의 니켈 농도 값이 얻어졌다. 막의 니켈 농도는 5×1016내지 5×1019cm-3가 되는 것이 양호하다. 농도가 이 범위보다 더 높으면 막의 결정성은 더 악화된다. 위 범위보다 더 작은 농도 값들에서 니켈의 첨가는 작은 효과만을 나타낸다.
유리 기판 상에 미정질 실리콘막을 형성하는 경우에 관한 본 실시예는 태양 전지 및 박막 트랜지스터와 같은 박막 장치들에도 적용될 수 있다.
실시예 3
본 실시예는 미정질 실리콘막이 박막 트랜지스터에 적용된 경우에 관한 것이다. 탑 게이트 형 구조(top-gate-type structure)가 본 실시예에서 설명되지만, 본 발명은 바텀(bottom) 게이트 형 구조에도 적용될 수 있다.
본 실시예에서는, 박막 트랜지스터가 형성되는 기판(301)으로서 저가의 소다(soda) 유리 기판이 사용된다. 200 nm 두께의 i형 비정질 실리콘막이 공지된 플라즈마 CVD 방법에 의해 유리 기판(301)상에 형성되며, 그 다음에는 포토리소그래피에 의해 섬모양 층(302)의 형태를 이룬다.
다음으로, n형 미정질 실리콘막이, 시레인 가스, 수소 가스, 및 촉매 역할을 하는 니켈의 소스 가스의 혼합 가스를 사용하여 제 1 실시예의 방법에 의해 전체 표면 위에 형성된다.
Bis-Ni는 니켈 소스 가스를 구성하는데 사용된다. 디시레인 가스, 사불화 규소 가스, 또는 그와 유사한 것들이 시레인 가스 대신 사용될 수 있다. N형 도핑은 시레인에 대하여 1% 만큼 포스핀을 첨가함으로써 행하여진다.
Bis-Ni는 전용 용기에 수용되며, 약 40℃정도로 가열되어 반응실에 공급된다. 이 상태에서, Bis-Ni의 포화된 증기 압력은 약 0.05mmHg이다. 반응실로의 Bis-Ni의 공급량을 조절하기 위해 수소 캐리어 가스가 사용된다.
기판 온도는 막 형성 동안 80℃내지 300℃로 설정되며, 양호하게는 100℃ 내지 160℃로 설정된다. 반응 가스에 관해서는, 순수 수소 가스, Bis-Ni 증기와 혼합된 수소 가스, 1%의 포스핀 가스가 첨가된 시레인 가스가 각각 100sccm, 100sccm, 5sccm 씩 도입된다. 반응 압력은 0.1Torr에서 유지된다.
방전은 통상적으로 사용되는 13.56 MHz의 고주파 전원을 이용하여 50W의 전력을 투입함으로써 이루어진다. 막은 50nm의 두께로 침착된다. 그렇게 해서 형성된 막은 소스 영역(303) 및 드레인 영역(304)만이 남도록 포토리소그래피로 패터닝된다.
다음으로, 게이트 절연막(305)으로서 100nm 두께의 산화 실리콘막이 스퍼터링에 의해 침착되며, 여기서 99.99% 순도의 산화 실리콘 타겟이 사용되고, 기판 온도는 80℃내지 300℃, 예를 들면, 150℃로 설정된다. 스퍼터링 분위기는 수소와 아르곤의 혼합 가스이며, 여기서 아르곤 대 산소의 비는 0 : 0.5, 예컨대 0.1이하이다.
소스 및 드레인 영역들(303 및 304)에 대해 접촉 홀들이 형성된 후, 게이트 전극(306), 소스 전극(307), 드레인 전극(308)이 알루미늄 또는 질화 티타늄 및 알루미늄의 다층 막과 같은 금속 재료로 형성된다. 이렇게 하여 박막 트랜지스터가 완성된다.
실시예 4
본 실시예는 미정질 실리콘막이 PIN 접합을 갖는 태양 전지에 적용되는 경우에 관한 것이다. 도 4는 태양 전지의 단면 구조를 도시하며, 여기서 금속 전극(402), n형 미정질 실리콘 층(403), 진성 또는 실질적으로 진성인 비정질 실리콘 층(404), p형 미정질 실리콘 층(405), 투명 전극(406)이 기판(401)상에 적층된다.
기판(401)은 소다 유리, 스테인레스 플레이트와 같은 금속 플레이트, 플라스틱 막, 또는 그와 유사한 것들로 만들어질 수 있다. 이면(back) 전극(402)은 알루미늄 또는 은과 같은 금속으로 만들어지는 것이 양호하다. 이면 전극(402)은 300nm의 두께로 형성된다. 이면 금속 전극(402) 상에 크롬, 스테인레스, 산화 아연 등의 금속막을 수 나노미터 두께로 형성함으로써 우수한 특성을 얻을 수도 있다.
PIN 층들은, n형 미정질 실리콘 층(403)(두께:30 nm), i형 비정질 실리콘 층(404)(500 nm), p형 미정질 실리콘 층(405)(10nm)을 금속 전극(402)측으로부터 이와 같은 순서대로 침착함으로써 종래의 플라즈마 CVD 장치를 이용하여 형성된다. 그러한 층들의 두께는 위의 특정값들에 국한되지 않는다.
미정질 실리콘막들의 형성 동안 미정질화를 촉진하기 위한 촉매 성분으로서 니켈이 가스들에 첨가된다. 니켈의 첨가를 용이하게 하기 위해 Bis-Ni이 사용된다.
Bis-Ni는 전용 용기에 수용되고 약 40℃ 정도로 가열되어 반응실에 공급된다. 이러한 상태에서 Bis-Ni의 포화된 증기 압력은 약 0.05mmHg이다. 반응실로의 Bis-Ni의 공급량을 조절하기 위해 수소 캐리어 가스가 사용된다. 2 kgf/cm2로 설정된 용기의 수소 압력으로, 혼합된 가스가 매스 흐름 조절기에 의해 반응실에 공급된다.
기판 온도는 막 형성 동안 80℃내지 300℃로 설정되며, 양호하게는 100℃내지 160℃로 설정된다. 반응 가스들에 관해서는 순수 수소 가스, Bis-Ni 증기와 혼합된 수소 가스, 디보란 가스 (p형 층의 경우) 또는 포스핀 가스(n형 층의 경우)가 1%로 첨가된 시레인 가스가 각각 100sccm, 10sccm, 5sccm로 도입된다. 반응 압력은 1.0Torr로 유지된다.
방전은 통상적으로 사용하는13.56 MHz의 고주파 전원을 이용하고 50W의 전력을 투입하여 이루어진다. i형 비정질 실리콘 층은 1.0Torr 및 20W의 조건하에서 순수 시레인 가스를 이용하여 침착된다. 마지막으로, 60 nm 두께의 ITO 막이 공지된 스퍼터링 법에 의해 광입사측의 투명 전극으로서 형성되어 태양 전지를 완성한다.
본 발명에 개시된 미정질 실리콘막들을 갖는 결과의 태양 전지는 동일한 유형의 구성을 갖는 종래의 태양 전지보다 더 높은 개방 회로 전압을 갖는다. 예컨대, 본 실시예에 따른 태양 전지는 0.93V의 개방 회로 전압을 제공하는 반면에, 종래의 태양 전지는 0.68V의 개방 회로 전압을 제공한다. 이 경우, 변환 효율은 종래의 태양 전지에 비해 약 8%정도 향상된다.
실시예 5
본 실시예는 본 발명의 미정질 실리콘막이 PIN 접합을 갖는 태양 전지에 적용되는 경우에 관한 것이다. 도 4는 태양 전지의 단면 구조를 나타내며, 여기서 금속 전극(402), n형 미정질 실리콘 층(403), 진성 미정질 실리콘 층(404), p형 미정질 실리콘 층(405), 투명 전극(406)이 기판(401) 상에 적층된다. 기판(401)은 소다 유리, 스테인레스 플레이트와 같은 금속 플레이트, 플라스틱 막, 또는 그와 유사한 것들로 이루어질 수 있다.
이면 전극(402)은 알루미늄 또는 은과 같은 금속으로 이루어지는 것이 양호하다. 이면 전극(402)은 300nm의 두께로 형성된다. 이면 금속 전극(402)상에, 수 나노미터 두께의 크롬, 스테인레스, 산화아연, 또는 그와 유사한 것들의 금속막을 형성시킴으로써 우수한 특성이 얻어질 수 있다.
PIN 층들은, 종래의 플라즈마 CVD 장치를 사용하여, n형 미정질 실리콘 층(403)(두께 : 30nm), i형 미정질 실리콘 층(404)(1,000nm), p형 미정질 실리콘 층(405)(10nm)을 금속 전극(402)측으로부터 이러한 순서대로 침착함으로써 형성된다. 그러한 층들의 두께는 위의 특정한 값에 국한되지는 않는다.
미정질 실리콘막들의 형성 동안에 미정질화를 촉진하는 금속 원소로서 니켈이 가스에 첨가된다. 니켈 첨가를 용이하게 하기 위해 Bis-Ni이 사용된다.
Bis-Ni은 전용 용기에 수용되며, 약 40℃ 정도로 가열되어 반응실에 공급된다. 이 상태에서 Bis-Ni의 포화된 증기 압력은 약 0.05mmHg이다. 반응실로의 Bis-Ni 공급량을 조절하기 위해 수소 캐리어 가스가 사용된다. 기판 온도는 막 형성 동안 80℃ 내지 300℃로 설정되며, 양호하게는 100℃ 내지 160℃로 설정된다. 반응 가스들에 관해서는, 순수 수소 가스, Bis-Ni 증기와 혼합된 수소 가스, 디보란 가스(p형 층의 경우) 또는 포스핀 가스(n형 층의 경우)가 1%로 첨가된 시레인 가스가 각각 100sccm, 100sccm, 5sccm 씩 도입된다. 반응 압력은 1.0Torr로 유지된다.
방전은 통상적으로 사용되는 13.56MHz의 고주파 전원을 이용하고 50W의 전력을 투입함으로써 이루어진다. 위의 조건하에서, 0.12nm/s 의 막 형성 레이트가 얻어지며, 이것은 종래의 막 형성 방법보다 약 3.5배 정도 더 높은 것이다. 따라서, 본 발명은, 처리 스루풋(process throughput)을 상당히 향상시킬 수 있다. 마지막으로, 60nm 두께의 ITO 막이 공지된 스퍼터링 방법에 의해 광입사측의 투명 전극으로서 형성되어 태양 전지를 완성한다.
앞서 설명한 바와 같이, 본 발명에 따라, 플라즈마 CVD에 의한 미정질 실리콘막의 침착 동안에 실리콘의 미정질화를 촉진하는 금속 원소를 반응 가스들에 첨가하므로써 금속 원소는 결정 성장의 핵으로서의 역할을 하며, 따라서 금속 원소를 첨가하지 않는 경우에 비해 미정질 실리콘의 형성을 보다 용이하게 할 수 있다.
즉, 금속 원소가 미정질 성장의 핵으로서의 역할을 하므로 막 형성 레이트는 종래의 막 형성 방법 보다 더 높게 될 수 있다. 미정질 성장의 핵으로서의 역할을 하는 촉매 요소에 의해, 미정질화가 막 침착의 시작부터 발생하고, 따라서 두께가 10nm 정도로 얇더라도 고품질의 미정질 막이 얻어질 수 있다.
개선된 미정질성에 의해 미정질 실리콘막의 전자적 특성들이 향상되고, p형 또는 n형 도전성의 막을 얻기 위해 원자가 전자 제어를 위한 도핑이 효과적으로 실행될 수 있다. 따라서, 막의 저항은 종래의 경우에서보다 더 낮아진다.
상기 특징들을 갖는 본 발명의 미정질 실리콘막은, p형 또는 n형 층으로서 사용될 때 태양 전지 또는 박막 트랜지스터의 특성을 개선시킬 수 있다. 예컨대, PIN 접합을 갖는 태양 전지의 광입사측의 층은 10nm 정도로 얇은 것이 요구되지만, 이 경우, 종래의 기술은 충분히 높은 결정성을 제공할 수 없으며 개방 회로 전압이 낮다. 이와는 대조적으로, 본 발명의 미정질 실리콘막을 이용함으로써, 미정질성이 향상되며 개방 전압이 증가한다. 이러한 장점들에 의해, 태양 전지의 광입사 측상에 형성되는 윈도우 층이 충분히 얇게 만들어질 수 있다.

Claims (26)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 박막 트랜지스터에 있어서,
    비정질 반도체막을 포함하는 비정질 채널 영역과,
    상기 비정질 채널 영역상에 형성된 미정질 반도체막을 포함하는 미정질 소스 및 드레인 영역들을 포함하고,
    상기 미정질 반도체막은 상기 반도체의 결정화를 촉진하기 위한 금속 원소를 5×1019cm-3이하의 농도로 포함하며,
    상기 소스 및 드레인 영역들은 p형 또는 n형 도전성을 갖고,
    상기 미정질 반도체막은 증착(vapor deposition)에 의해 상기 비정질 반도체막상에 상기 미정질 반도체막을 직접 침착하여 형성되며, 상기 금속 원소는 상기 증착을 위한 반응 가스에 첨가되는, 박막 트랜지스터.
  7. 삭제
  8. 박막 트랜지스터에 있어서,
    비정질 반도체막을 포함하는 비정질 채널 영역과,
    상기 비정질 채널 영역상에 형성된 미정질 반도체막을 포함하는 미정질 소스 및 드레인 영역들을 포함하고,
    상기 미정질 반도체막은 상기 반도체의 결정화를 촉진하기 위한 금속 원소를 5×1019cm-3이하의 농도로 포함하며,
    상기 소스 및 드레인 영역들은 p형 또는 n형 도전성을 갖고,
    상기 소스 및 드레인 영역들의 두께는 50nm 이하이고,
    상기 미정질 반도체막은 증착에 의해 상기 비정질 반도체막상에 상기 미정질 반도체막을 직접 침착하여 형성되며, 상기 금속 원소는 상기 증착을 위한 반응 가스에 첨가되는, 박막 트랜지스터.
  9. 광전 변환 장치에 있어서,
    도전성 표면을 갖는 기판 상에 형성된 반도체 적층막을 포함하고,
    상기 반도체 적층막은 집합적으로 PIN 접합을 규정하는 p형 미정질 반도체막과, I형 비정질 반도체막 및 n형 미정질 반도체막을 포함하고,
    상기 p형 및 n형 미정질 반도체막들은 그것의 결정화를 촉진하기 위한 금속 원소를 5×1019cm-3이하의 농도로 포함하고,
    상기 p형 미정질 반도체막과 상기 n형 미정질 반도체막 중 하나는 기상 증착에 의해 상기 I형 비정질 반도체막상에 직접 형성되며, 상기 금속 원소는 상기 기상 증착을 위한 반응 가스에 첨가되는, 광전 변환 장치.
  10. 삭제
  11. 광전 변환 장치에 있어서,
    도전성 표면을 갖는 기판 상에 형성된 반도체 적층막을 포함하고,
    상기 반도체 적층막은 집합적으로 PIN 접합을 규정하는 p형 미정질 반도체막과, I형 비정질 반도체막 및 n형 미정질 반도체막을 포함하고,
    상기 p형 및 n형 미정질 반도체막들은 그것의 결정화를 촉진하기 위한 금속 원소를 5×1019cm-3이하의 농도로 포함하고,
    상기 p형 및 n형 미정질 반도체막들의 두께는 50nm 이하이고,
    상기 p형 미정질 반도체막과 상기 n형 미정질 반도체막 중 하나는 상기 I형 비정질 반도체막상에 형성되고,
    상기 p형 미정질 반도체막과 상기 n형 미정질 반도체막 중 하나는 기상 증착에 의해 상기 I형 비정질 반도체막 상에 직접 형성되며, 상기 금속 원소는 상기 기상 증착을 위한 반응 가스에 첨가되는, 광전 변환 장치.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 제 6 항 또는 제 8 항에 있어서,
    상기 금속 원소는 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu, Au의 그룹으로부터 선택된 하나 또는 복수의 원소들인, 박막 트랜지스터.
  17. 제 6 항 또는 제 8 항에 있어서,
    상기 농도는 5×1016cm-3이상인, 박막 트랜지스터.
  18. 제 6 항 또는 제 8 항에 있어서,
    상기 미정질 반도체막은 520cm-1및 480cm-1에서 2개의 피크들을 갖는 라만 스펙트럼을 나타내 보이는, 박막 트랜지스터.
  19. 제 6 항 또는 제 8 항에 있어서,
    상기 박막 트랜지스터는 탑 게이트형 박막 트랜지스터인, 박막 트랜지스터.
  20. 제 6 항 또는 제 8 항에 있어서,
    상기 박막 트랜지스터는 바텀(bottom) 게이트형 박막 트랜지스터인, 박막 트랜지스터.
  21. 제 9 항 또는 제 11 항에 있어서,
    상기 금속 원소는 Fe, Co, Ni, Ru, Rh, Pd, Os, Ir, Pt, Cu, Au의 그룹으로부터 선택된 하나 또는 복수의 원소들인, 광전 변환 장치.
  22. 제 9 항 또는 제 11 항에 있어서,
    상기 농도는 5×1016cm-3이상인, 광전 변환 장치.
  23. 제 9 항 또는 제 11 항에 있어서,
    상기 p형 및 n형 미정질 반도체막들은 520cm-1및 480cm-1에서 2개의 피크들을 갖는 라만 스펙트럼을 나타내는, 광전 변환 장치.
  24. 삭제
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Cited By (1)

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Publication number Priority date Publication date Assignee Title
KR101000941B1 (ko) 2008-10-27 2010-12-13 한국전자통신연구원 게르마늄 광 검출기 및 그 형성방법

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6640300B1 (en) * 1999-09-27 2003-10-28 Cypress Semiconductor Corp. Method and apparatus for width and depth expansion in a multi-queue system
JP2001267578A (ja) 2000-03-17 2001-09-28 Sony Corp 薄膜半導体装置及びその製造方法
JP2002202527A (ja) * 2000-12-28 2002-07-19 Nec Corp アクティブマトリクス型液晶表示装置
US7238557B2 (en) * 2001-11-14 2007-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
JP2007208093A (ja) * 2006-02-03 2007-08-16 Canon Inc 堆積膜の形成方法及び光起電力素子の形成方法
JP4489750B2 (ja) * 2006-12-06 2010-06-23 株式会社半導体エネルギー研究所 シリコン膜の作製方法、半導体装置の作製方法及び光電変換装置の作製方法
WO2008103699A1 (en) * 2007-02-23 2008-08-28 Sensor Electronic Technology, Inc. Semiconductor device having composite contact and the manufacturing thereof
US7655962B2 (en) * 2007-02-23 2010-02-02 Sensor Electronic Technology, Inc. Enhancement mode insulated gate heterostructure field-effect transistor with electrically isolated RF-enhanced source contact
US8461631B2 (en) * 2007-02-23 2013-06-11 Sensor Electronic Technology, Inc. Composite contact for semiconductor device
KR101399608B1 (ko) * 2007-07-27 2014-05-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작방법
JP4825181B2 (ja) * 2007-09-07 2011-11-30 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
US8030147B2 (en) 2007-09-14 2011-10-04 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing thin film transistor and display device including the thin film transistor
JP5311957B2 (ja) * 2007-10-23 2013-10-09 株式会社半導体エネルギー研究所 表示装置及びその作製方法
JP5311955B2 (ja) 2007-11-01 2013-10-09 株式会社半導体エネルギー研究所 表示装置の作製方法
US8591650B2 (en) * 2007-12-03 2013-11-26 Semiconductor Energy Laboratory Co., Ltd. Method for forming crystalline semiconductor film, method for manufacturing thin film transistor, and method for manufacturing display device
US8187956B2 (en) * 2007-12-03 2012-05-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing microcrystalline semiconductor film, thin film transistor having microcrystalline semiconductor film, and photoelectric conversion device having microcrystalline semiconductor film
US8338871B2 (en) * 2008-12-23 2012-12-25 Sensor Electronic Technology, Inc. Field effect transistor with electric field and space-charge control contact
US8395392B2 (en) * 2008-12-23 2013-03-12 Sensor Electronic Technology, Inc. Parameter extraction using radio frequency signals
US8258025B2 (en) * 2009-08-07 2012-09-04 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing microcrystalline semiconductor film and thin film transistor
TWI401812B (zh) * 2009-12-31 2013-07-11 Metal Ind Res Anddevelopment Ct Solar battery
JP5709579B2 (ja) * 2010-03-02 2015-04-30 株式会社半導体エネルギー研究所 微結晶半導体膜の作製方法
US8586997B2 (en) 2011-02-15 2013-11-19 Sensor Electronic Technology, Inc. Semiconductor device with low-conducting field-controlling element
KR20130007283A (ko) * 2011-06-30 2013-01-18 삼성디스플레이 주식회사 박막 트랜지스터, 이를 구비한 표시 장치, 및 그 제조 방법
US20130056753A1 (en) 2011-09-06 2013-03-07 Grigory Simin Semiconductor Device with Low-Conducting Field-controlling Element
US9748362B2 (en) 2011-09-19 2017-08-29 Sensor Electronic Technology, Inc. High-voltage normally-off field effect transistor with channel having multiple adjacent sections
US9263533B2 (en) 2011-09-19 2016-02-16 Sensor Electronic Technology, Inc. High-voltage normally-off field effect transistor including a channel with a plurality of adjacent sections
US9673285B2 (en) 2011-11-21 2017-06-06 Sensor Electronic Technology, Inc. Semiconductor device with low-conducting buried and/or surface layers
US8994035B2 (en) 2011-11-21 2015-03-31 Sensor Electronic Technology, Inc. Semiconductor device with low-conducting buried and/or surface layers

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60117785A (ja) * 1983-11-30 1985-06-25 Matsushita Electric Ind Co Ltd 微結晶性薄膜半導体素子の製造法
JPS6451618A (en) * 1987-08-22 1989-02-27 Nippon Soken Microcrystalline silicon carbide semiconductor film and manufacture thereof
JPH01253271A (ja) * 1988-04-01 1989-10-09 Fuji Electric Co Ltd 半導体素子
JPH04152628A (ja) * 1990-10-17 1992-05-26 Seiko Epson Corp 半導体装置の製造方法
KR940022914A (ko) * 1993-03-12 1994-10-22 야마자끼 순페이 반도체 장치 제조방법

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5302230A (en) * 1980-02-27 1994-04-12 Ricoh Company, Ltd. Heat treatment by light irradiation
JPS5713777A (en) 1980-06-30 1982-01-23 Shunpei Yamazaki Semiconductor device and manufacture thereof
US5091334A (en) 1980-03-03 1992-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
GB2118774B (en) * 1982-02-25 1985-11-27 Sharp Kk Insulated gate thin film transistor
JPS58170064A (ja) * 1982-03-31 1983-10-06 Toshiba Corp 薄膜電界効果トランジスタの製造方法
US4862237A (en) * 1983-01-10 1989-08-29 Seiko Epson Corporation Solid state image sensor
US4570328A (en) * 1983-03-07 1986-02-18 Motorola, Inc. Method of producing titanium nitride MOS device gate electrode
JPH02225399A (ja) * 1988-11-11 1990-09-07 Fujitsu Ltd エピタキシャル成長方法および成長装置
TW237562B (ko) 1990-11-09 1995-01-01 Semiconductor Energy Res Co Ltd
JPH04196125A (ja) * 1990-11-26 1992-07-15 Seiko Epson Corp 半導体装置の製造方法
TW226478B (en) 1992-12-04 1994-07-11 Semiconductor Energy Res Co Ltd Semiconductor device and method for manufacturing the same
US5604360A (en) 1992-12-04 1997-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a plurality of thin film transistors at least some of which have a crystalline silicon film crystal-grown substantially in parallel to the surface of a substrate for the transistor
JPH06296023A (ja) 1993-02-10 1994-10-21 Semiconductor Energy Lab Co Ltd 薄膜状半導体装置およびその作製方法
US5639698A (en) 1993-02-15 1997-06-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor, semiconductor device, and method for fabricating the same
JP3193803B2 (ja) 1993-03-12 2001-07-30 株式会社半導体エネルギー研究所 半導体素子の作製方法
US5624851A (en) 1993-03-12 1997-04-29 Semiconductor Energy Laboratory Co., Ltd. Process of fabricating a semiconductor device in which one portion of an amorphous silicon film is thermally crystallized and another portion is laser crystallized
US6413805B1 (en) 1993-03-12 2002-07-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device forming method
CN1095204C (zh) 1993-03-12 2002-11-27 株式会社半导体能源研究所 半导体器件和晶体管
TW278219B (ko) 1993-03-12 1996-06-11 Handotai Energy Kenkyusho Kk
TW241377B (ko) 1993-03-12 1995-02-21 Semiconductor Energy Res Co Ltd
US5501989A (en) * 1993-03-22 1996-03-26 Semiconductor Energy Laboratory Co., Ltd. Method of making semiconductor device/circuit having at least partially crystallized semiconductor layer
US5481121A (en) 1993-05-26 1996-01-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having improved crystal orientation
US5488000A (en) 1993-06-22 1996-01-30 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor using a nickel silicide layer to promote crystallization of the amorphous silicon layer
JPH0730125A (ja) * 1993-07-07 1995-01-31 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
TW357415B (en) 1993-07-27 1999-05-01 Semiconductor Engrgy Lab Semiconductor device and process for fabricating the same
US5663077A (en) 1993-07-27 1997-09-02 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a thin film transistor in which the gate insulator comprises two oxide films
US5492843A (en) 1993-07-31 1996-02-20 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating semiconductor device and method of processing substrate
JP2975973B2 (ja) 1993-08-10 1999-11-10 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2762215B2 (ja) 1993-08-12 1998-06-04 株式会社半導体エネルギー研究所 薄膜トランジスタおよび半導体装置の作製方法
JP3173926B2 (ja) * 1993-08-12 2001-06-04 株式会社半導体エネルギー研究所 薄膜状絶縁ゲイト型半導体装置の作製方法及びその半導体装置
JP2814049B2 (ja) 1993-08-27 1998-10-22 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
TW264575B (ko) 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
JP3562590B2 (ja) * 1993-12-01 2004-09-08 株式会社半導体エネルギー研究所 半導体装置作製方法
US5612250A (en) 1993-12-01 1997-03-18 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device using a catalyst
JP2860869B2 (ja) 1993-12-02 1999-02-24 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US5654203A (en) 1993-12-02 1997-08-05 Semiconductor Energy Laboratory, Co., Ltd. Method for manufacturing a thin film transistor using catalyst elements to promote crystallization
TW272319B (ko) * 1993-12-20 1996-03-11 Sharp Kk
KR100319332B1 (ko) 1993-12-22 2002-04-22 야마자끼 순페이 반도체장치및전자광학장치
JP3378078B2 (ja) 1994-02-23 2003-02-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH07335906A (ja) 1994-06-14 1995-12-22 Semiconductor Energy Lab Co Ltd 薄膜状半導体装置およびその作製方法
JP3067949B2 (ja) 1994-06-15 2000-07-24 シャープ株式会社 電子装置および液晶表示装置
JP3072000B2 (ja) 1994-06-23 2000-07-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5712191A (en) 1994-09-16 1998-01-27 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device
JP3942651B2 (ja) 1994-10-07 2007-07-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3486240B2 (ja) 1994-10-20 2004-01-13 株式会社半導体エネルギー研究所 半導体装置
TW448584B (en) 1995-03-27 2001-08-01 Semiconductor Energy Lab Semiconductor device and a method of manufacturing the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60117785A (ja) * 1983-11-30 1985-06-25 Matsushita Electric Ind Co Ltd 微結晶性薄膜半導体素子の製造法
JPS6451618A (en) * 1987-08-22 1989-02-27 Nippon Soken Microcrystalline silicon carbide semiconductor film and manufacture thereof
JPH01253271A (ja) * 1988-04-01 1989-10-09 Fuji Electric Co Ltd 半導体素子
JPH04152628A (ja) * 1990-10-17 1992-05-26 Seiko Epson Corp 半導体装置の製造方法
KR940022914A (ko) * 1993-03-12 1994-10-22 야마자끼 순페이 반도체 장치 제조방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101000941B1 (ko) 2008-10-27 2010-12-13 한국전자통신연구원 게르마늄 광 검출기 및 그 형성방법
US8698271B2 (en) 2008-10-27 2014-04-15 Electronics And Telecommunications Research Institute Germanium photodetector and method of fabricating the same

Also Published As

Publication number Publication date
KR19980044156A (ko) 1998-09-05
JPH09162123A (ja) 1997-06-20
JP3907726B2 (ja) 2007-04-18
US6218702B1 (en) 2001-04-17
US6589822B1 (en) 2003-07-08
KR100336252B1 (ko) 2002-09-26

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