KR20130007283A - 박막 트랜지스터, 이를 구비한 표시 장치, 및 그 제조 방법 - Google Patents

박막 트랜지스터, 이를 구비한 표시 장치, 및 그 제조 방법 Download PDF

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Abstract

박막 트랜지스터, 이를 구비한 표시 장치, 및 그 제조 방법에서, 본 발명의 실시예에 따른 박막 트랜지스터는 기판 상에 형성되며 금속 촉매의 작용에 의한 결정의 성장으로 결정화된 액티브층과, 상기 액티브층의 일부 영역 위에 형성된 게이트 절연막 패턴과, 상기 게이트 절연막 패턴의 일부 영역 위에 형성된 게이트 전극과, 상기 게이트 절연막 패턴 위에 상기 게이트 절연막 패턴과 동일한 패턴으로 형성되어 상기 게이트 전극을 덮는 식각 방지막 패턴과, 상기 액티브층 및 상기 식각 방지막 패턴 위에 형성된 소스 전극 및 드레인 전극, 그리고 상기 액티브층 및 상기 식각 방지막 패턴과 상기 소스 전극 및 상기 드레인 전극 사이에 상기 소스 전극 및 상기 드레인 전극과 동일한 패턴으로 형성되어 상기 액티브층의 결정화에 사용된 상기 금속 촉매를 제거하는 게터링층 패턴을 포함한다.

Description

박막 트랜지스터, 이를 구비한 표시 장치, 및 그 제조 방법{THIN FLIM TRANSISTOR AND ORGANIC LIGHT EMITTING DIODE DISPLAY USING THE SAME AND METHOD FOR MANUFACTURING THE SAMES}
본 발명의 실시예는 박막 트랜지스터, 이를 구비한 표시 장치, 및 그 제조 방법에 관한 것으로, 보다 상세하게는 대면적화된 표시 장치에 효과적으로 사용될 수 있는 박막 트랜지스터 구조에 관한 것이다.
유기 발광 표시 장치(organic light emitting diode display) 및 액정 표시 장치(liquid crystal display) 등과 같은 대부분의 평판형 표시 장치들은 박막 트랜지스터(thin film transistor)를 포함한다. 특히, 저온 다결정 규소 박막 트랜지스터(LTPS TFT)는 전자 이동도(carrier mobility)가 우수하여 널리 사용되고 있다.
저온 다결정 규소 박막 트랜지스터는 비정질 규소막을 결정화시켜 형성된 다결정 규소막을 액티브층으로 사용한다. 비정질 규소막을 결정화하는 방법은 고상 결정화법(solid phase crystallization), 엑시머 레이저 결정화법(excimer laser crystallization), 및 금속 촉매를 이용한 결정화 방법 등이 있다.
다양한 결정화 방법들 중에서 금속 촉매를 이용한 결정화 방법은 고상 결정화법에 비해 결정화 공정 시간을 단축시킬 수 있으며 상대적으로 저온에서 작업이 가능하다. 또한, 레이저를 이용한 결정화법에 비해 대면적화된 표시 장치의 제조 공정에 유리하다.
이에, 금속 촉매를 이용한 결정화 방법을 사용하여 대면적 공정을 통해 효과적으로 제조될 수 있는 구조를 갖는 박막 트랜지스터가 요구되고 있다.
본 발명의 실시예들은 금속 촉매를 이용한 결정화 방법을 통해 결정화된 액티브층을 가지면서도 상대적으로 대면적화된 표시 장치에 효과적으로 사용될 수 있는 박막 트랜지스터를 제공한다.
또한, 상기한 박막 트랜지스터를 구비한 표시 장치를 제공한다.
또한, 상기한 박막 트랜지스터 및 표시 장치의 제조 방법을 제공한다.
본 발명의 실시예에 따르면, 박막 트랜지스터는 기판 상에 형성되며 금속 촉매의 작용에 의한 결정의 성장으로 결정화된 액티브층과, 상기 액티브층의 일부 영역 위에 형성된 게이트 절연막 패턴과, 상기 게이트 절연막 패턴의 일부 영역 위에 형성된 게이트 전극과, 상기 게이트 절연막 패턴 위에 상기 게이트 절연막 패턴과 동일한 패턴으로 형성되어 상기 게이트 전극을 덮는 식각 방지막 패턴과, 상기 액티브층 및 상기 식각 방지막 패턴 위에 형성된 소스 전극 및 드레인 전극, 그리고 상기 액티브층 및 상기 식각 방지막 패턴과 상기 소스 전극 및 상기 드레인 전극 사이에 상기 소스 전극 및 상기 드레인 전극과 동일한 패턴으로 형성되어 상기 액티브층의 결정화에 사용된 상기 금속 촉매를 제거하는 게터링(gettering)층 패턴을 포함한다.
상기 금속 촉매는 니켈(Ni)을 포함하고, 상기 게터링층 패턴은 티타늄(Ti)을 포함할 수 있다.
상기 게이트 전극과 중첩된 상기 액티브층의 일 영역은 채널 영역이 되고, 상기 채널 영역의 양 측면에는 상기 소스 전극 및 상기 드레인 전극과 각각 접촉된 소스 영역 및 드레인 영역이 형성될 수 있다.
상기한 박막 트랜지스터에서, 상기 식각 방지막 패턴은 상기 게터링층, 상기 소스 전극, 및 상기 드레인 전극과 다른 식각 선택비를 가질 수 있다.
또한, 본 발명의 실시예에 따르면, 박막 트랜지스터 제조 방법은 기판을 마련하는 단계와, 상기 기판 상에 비정질 규소층을 형성하는 단계와, 상기 비정질 규소층 위 또는 아래에 금속 촉매를 산포하는 단계와, 상기 금속 촉매의 작용에 의한 결정의 성장으로 상기 비정질 규소층을 결정화시켜 다결정 규소층을 형성하는 단계와, 상기 다결정 규소층을 패터닝하여 액티브층을 형성하는 단계와, 상기 액티브층의 일부 영역 위에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막의 일부 영역 위에 게이트 전극을 형성하는 단계와, 상기 게이트 절연막 및 상기 게이트 전극을 덮는 식각 방지막을 형성하는 단계와, 상기 게이트 절연막 및 상기 식각 방지막을 함께 패터닝하여 서로 동일한 패턴으로 게이트 절연막 패턴 및 식각 방지막 패턴을 형성하는 단계와, 상기 액티브층 및 상기 식각 방지막 패턴 위에 게터링(gettering)층을 형성하는 단계와, 상기 게터링층 상에 소스/드레인 금속층을 형성하는 단계, 그리고 상기 게터링층 및 상기 소스/드레인 금속층을 함께 패터닝하여 소스 전극, 드레인 전극, 및 게터링층 패턴을 형성하는 단계를 포함한다.
상기 금속 촉매는 니켈(Ni)을 포함하고, 상기 게터링층 패턴은 티타늄(Ti)을 포함할 수 있다.
상기 게이트 전극을 마스크로 상기 액티브층에 불순물을 도핑하여, 상기 게이트 전극과 중첩되는 상기 액티브층의 일 영역은 채널 영역이 되고, 상기 채널 영역의 양 측면에 상기 소스 전극 및 상기 드레인 전극과 각각 접촉되는 소스 영역 및 드레인 영역을 형성하는 단계를 더 포함할 수 있다.
상기한 박막 트랜지스터 제조 방법에서, 상기 식각 방지막 패턴은 상기 게터링층, 상기 소스 전극, 및 상기 드레인 전극과 다른 식각 선택비를 가질 수 있다.
또한, 본 발명의 실시예에 따르면, 표시 장치는 기판 상에 형성되며 금속 촉매의 작용에 의한 결정의 성장으로 결정화된 액티브층과, 상기 액티브층의 일부 영역 위에 형성된 게이트 절연막 패턴과, 상기 게이트 절연막 패턴의 일부 영역 위에 형성된 게이트 전극과, 상기 게이트 절연막 패턴 위에 상기 게이트 절연막 패턴과 동일한 패턴으로 형성되어 상기 게이트 전극을 덮는 식각 방지막 패턴과, 상기 액티브층 및 상기 식각 방지막 패턴 위에 형성된 소스 전극 및 드레인 전극, 그리고 상기 액티브층 및 상기 식각 방지막 패턴과 상기 소스 전극 및 상기 드레인 전극 사이에 상기 소스 전극 및 상기 드레인 전극과 동일한 패턴으로 형성되어 상기 액티브층의 결정화에 사용된 상기 금속 촉매를 제거하는 게터링(gettering)층 패턴을 포함한다.
상기 금속 촉매는 니켈(Ni)을 포함하고, 상기 게터링층 패턴은 티타늄(Ti)을 포함할 수 있다.
상기 게이트 전극과 중첩된 상기 액티브층의 일 영역은 채널 영역이 되고, 상기 채널 영역의 양 측면에는 상기 소스 전극 및 상기 드레인 전극과 각각 접촉된 소스 영역 및 드레인 영역이 형성될 수 있다.
상기 기판 상에 형성되며, 상기 드레인 전극과 연결된 유기 발광 소자를 더 포함할 수 있다.
상기한 표시 장치에서, 상기 식각 방지막 패턴은 상기 게터링층, 상기 소스 전극, 및 상기 드레인 전극과 다른 식각 선택비를 가질 수 있다.
또한, 본 발명의 실시예에 따르면, 표시 장치 제조 방법은 기판을 마련하는 단계와, 상기 기판 상에 비정질 규소층을 형성하는 단계와, 상기 비정질 규소층 위 또는 아래에 금속 촉매를 산포하는 단계와, 상기 금속 촉매의 작용에 의한 결정의 성장으로 상기 비정질 규소층을 결정화시켜 다결정 규소층을 형성하는 단계와, 상기 다결정 규소층을 패터닝하여 액티브층을 형성하는 단계와, 상기 액티브층의 일부 영역 위에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막의 일부 영역 위에 게이트 전극을 형성하는 단계와, 상기 게이트 절연막 및 상기 게이트 전극을 덮는 식각 방지막을 형성하는 단계와, 상기 게이트 절연막 및 상기 식각 방지막을 함께 패터닝하여 서로 동일한 패턴으로 게이트 절연막 패턴 및 식각 방지막 패턴을 형성하는 단계와, 상기 액티브층 및 상기 식각 방지막 패턴 위에 게터링(gettering)층을 형성하는 단계와, 상기 게터링층 상에 소스/드레인 금속층을 형성하는 단계, 그리고 상기 게터링층 및 상기 소스/드레인 금속층을 함께 패터닝하여 소스 전극, 드레인 전극, 및 게터링층 패턴을 형성하는 단계를 포함한다.
상기 금속 촉매는 니켈(Ni)을 포함하고, 상기 게터링층 패턴은 티타늄(Ti)을 포함할 수 있다.
상기 게이트 전극을 마스크로 상기 액티브층에 불순물을 도핑하여, 상기 게이트 전극과 중첩되는 상기 액티브층의 일 영역은 채널 영역이 되고, 상기 채널 영역의 양 측면에 상기 소스 전극 및 상기 드레인 전극과 각각 접촉되는 소스 영역 및 드레인 영역을 형성하는 단계를 더 포함할 수 있다.
상기 기판 상에 상기 드레인 전극과 연결되는 유기 발광 소자를 형성하는 단계를 더 포함할 수 있다.
상기한 표시 장치 제조 방법에서, 상기 식각 방지막 패턴은 상기 게터링층, 상기 소스 전극, 및 상기 드레인 전극과 다른 식각 선택비를 가질 수 있다.
본 발명의 실시예들에 따르면, 박막 트랜지스터는 금속 촉매를 이용한 결정화 방법을 통해 결정화된 액티브층을 가지면서도 상대적으로 대면적화된 표시 장치에 효과적으로 사용될 수 있다.
또한, 상기한 박막 트랜지스터를 사용하여 대면적화된 표시 장치를 효과적으로 제조할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 구조를 개략적으로 나타낸 평면도이다.
도 2는 도 1의 표시 장치가 갖는 화소 회로를 나타낸 회로도이다.
도 3은 도 1의 표시 장치에 사용된 박막 트랜지스터를 확대 도시한 부분 단면도이다.
도 4 내지 도 11은 도 3의 박막 트랜지스터의 제조 과정을 순차적으로 나타낸 단면도들이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면들은 개략적이고 축적에 맞게 도시되지 않았다는 것을 일러둔다. 도면에 있는 부분들의 상대적인 치수 및 비율은 도면에서의 명확성 및 편의를 위해 그 크기에 있어 과장되거나 감소되어 도시되었으며 임의의 치수는 단지 예시적인 것이지 한정적인 것은 아니다. 그리고 둘 이상의 도면에 나타나는 동일한 구조물, 요소 또는 부품에는 동일한 참조 부호가 유사한 특징을 나타내기 위해 사용된다. 어느 부분이 다른 부분의 "위에" 있다고 언급하는 경우, 이는 바로 다른 부분의 위에 있을 수 있거나 그 사이에 다른 부분이 수반될 수도 있다.
본 발명의 실시예는 본 발명의 이상적인 실시예를 구체적으로 나타낸다. 그 결과, 도해의 다양한 변형이 예상된다. 따라서 실시예는 도시한 영역의 특정 형태에 국한되지 않으며, 예를 들면 제조에 의한 형태의 변형도 포함한다.
이하, 도 1 내지 도 3을 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터(10)를 포함한 표시 장치(101)를 설명한다.
도 1에 도시한 바와 같이, 표시 장치(101)는 표시 영역(DA)과 비표시 영역(NA)으로 구분된 기판 본체(111)를 포함한다. 기판 본체(111)의 표시 영역(DA)에는 다수의 화소 영역들(PE)이 형성되어 화상을 표시하고, 비표시 영역(NA)에는 하나 이상의 구동 회로(910, 920)가 형성된다. 여기서, 화소 영역(PE)은 화상을 표시하는 최소 단위인 화소가 형성된 영역을 말한다. 하지만, 본 발명의 일 실시예에서, 반드시 비표시 영역(NA)에 모든 구동 회로(910, 920)가 형성되어야 하는 것은 아니며 구동 회로(910, 920)의 일부 또는 전부 생략될 수도 있다.
도 2에 도시한 바와 같이, 본 발명의 일 실시예에 따른 표시 장치(101)는 하나의 화소 영역(PE)마다 유기 발광 소자(organic light emitting diode)(70), 두 개의 박막 트랜지스터(thin film transistor, TFT)들(10, 20), 그리고 하나의 캐패시터(capacitor)(80)이 배치된 2Tr-1Cap 구조를 갖는 유기 발광 표시 장치이다. 하지만, 본 발명의 일 실시예가 이에 한정되는 것은 아니다. 따라서 표시 장치(101)는 하나의 화소 영역(PE)마다 셋 이상의 박막 트랜지스터와 둘 이상의 캐패시터가 배치된 구조를 갖는 유기 발광 표시 장치일 수도 있다. 또한, 표시 장치(101)는 별도의 배선이 더 형성되어 다양한 구조를 갖도록 형성될 수도 있다. 이와 같이, 추가로 형성되는 박막 트랜지스터 및 캐패시터 중 하나 이상은 보상 회로의 구성이 될 수 있다.
보상 회로는 각 화소 영역(PE)마다 형성된 유기 발광 소자(70)의 균일성을 향상시켜 화질(畵質)에 편차가 생기는 것을 억제한다. 일반적으로 보상 회로는 2개 내지 8개의 박막 트랜지스터를 포함할 수 있다.
또한, 기판 본체(111)의 비표시 영역(NA) 상에 형성된 구동 회로(910, 920)(도 1에 도시)도 추가의 박막 트랜지스터들을 포함할 수 있다.
유기 발광 소자(70)는 정공 주입 전극인 애노드(anode) 전극과, 전자 주입 전극인 캐소드(cathode) 전극, 그리고 애노드 전극과 캐소드 전극 사이에 배치된 유기 발광층을 포함한다.
구체적으로, 본 발명의 일 실시예에서, 표시 장치(101)는 하나의 화소 영역(PE)마다 제1 박막 트랜지스터(10)와 제2 박막 트랜지스터(20)를 포함한다. 제1 박막 트랜지스터(10) 및 제2 박막 트랜지스터(20)는 각각 게이트 전극, 액티브층, 소스 전극, 및 드레인 전극을 포함한다.
도 2에는 게이트 라인(GL), 데이터 라인(DL), 및 공통 전원 라인(VDD)과 함께 캐패시터 라인(CL)이 나타나 있으나, 본 발명의 일 실시예가 도 2에 도시된 구조에 한정되는 것은 아니다. 따라서 캐패시터 라인(CL)은 경우에 따라 생략될 수도 있다.
데이터 라인(DL)에는 제2 박막 트랜지스터(20)의 소스 전극이 연결되고, 게이트 라인(GL)에는 제2 박막 트랜지스터(20)의 게이트 전극이 연결된다. 그리고 제2 박막 트랜지스터(20)의 드레인 전극은 캐패시터(80)을 통하여 캐패시터 라인(CL)에 연결된다. 그리고 제2 박막 트랜지스터(20)의 드레인 전극과 캐패시터(80) 사이에 노드가 형성되어 제1 박막 트랜지스터(10)의 게이트 전극이 연결된다. 그리고 제1 박막 트랜지스터(10)의 드레인 전극에는 공통 전원 라인(VDD)이 연결되며, 소스 전극에는 유기 발광 소자(70)의 애노드 전극이 연결된다.
제2 박막 트랜지스터(20)는 발광시키고자 하는 화소 영역(PE)을 선택하는 스위칭 소자로 사용된다. 제2 박막 트랜지스터(20)가 순간적으로 턴온되면 캐패시터(80)는 축전되고, 이때 축전되는 전하량은 데이터 라인(DL)으로부터 인가되는 전압의 전위에 비례한다. 그리고 제2 박막 트랜지스터(20)가 턴오프된 상태에서 캐패시터 라인(CL)에 한 프레임 주기로 전압이 증가하는 신호가 입력되면, 제1 박막 트랜지스터(10)의 게이트 전위는 캐패시터(80)에 축전된 전위를 기준으로 인가되는 전압의 레벨이 캐패시터 라인(CL)을 통하여 인가되는 전압을 따라서 상승한다. 그리고 제1 박막 트랜지스터(10)는 게이트 전위가 문턱 전압을 넘으면 턴온된다. 그러면 공통 전원 라인(VDD)에 인가되던 전압이 제1 박막 트랜지스터(10)를 통하여 유기 발광 소자(70)에 인가되고, 유기 발광 소자(70)는 발광된다.
이와 같은 화소 영역(PE)의 구성은 전술한 바에 한정되지 않고 해당 기술 분야의 종사자가 용이하게 변형 실시할 수 있는 범위 내에서 다양하게 변형 가능하다.
또한, 본 발명의 일 실시예에 따른 표시 장치(101)는, 도시하지는 않았으나, 액정 표시 장치일 수도 있다. 이때, 표시 장치(101)는 액정층을 포함하며, 해당 기술 분야의 종사자에게 공지된 다양한 구조로 형성될 수 있다.
이하, 도 3을 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터(10, 20)의 구조를 적층 순서에 따라 상세히 설명한다. 박막 트랜지스터(10, 20)는 제1 박막 트랜지스터(10)를 예로 들어 설명한다.
기판(111)은 유리, 석영, 세라믹, 및 플라스틱 등으로 이루어진 투명한 절연성 기판으로 형성된다. 그러나 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 기판(111)이 스테인리스 강 등으로 이루어진 금속성 기판으로 형성될 수도 있다. 또한, 기판(111)이 플라스틱 등으로 만들어질 경우 플렉서블(flexible)한 기판으로 형성될 수도 있다.
기판(111) 상에는 버퍼층(120)이 형성된다. 버퍼층(120)은 질화규소(SiNx)의 단일막 또는 질화규소(SiNx)와 산화규소(SiO2)가 적층된 이중막 구조로 형성될 수 있다. 버퍼층(120)은 불순 원소 또는 수분과 같이 불필요한 성분의 침투를 방지하고 표면을 평탄화하는 역할을 할 수 있다. 버퍼층(120)은 기판(111)의 종류 및 공정 조건에 따라 사용되거나 생략될 수 있다.
버퍼층(120) 위에는 액티브(active)층(131)이 형성된다. 액티브층(131)은 다결정 규소막(1300)(도 5에 도시)을 패터닝하여 형성된다. 여기서, 다결정 규소막은 비정질 규소막을 금속 촉매(MC)(도 5에 도시)의 작용에 의한 결정의 성장으로 결정화시켜 형성된다. 일례로, 금속 촉매(MC)는 니켈(Ni)을 포함할 수 있다. 그리고 액티브층(131)에는 미량의 금속 촉매(MC)가 잔존할 수도 있다. 금속 촉매(MC)를 사용하여 결정화하는 방법은 비정질 규소막을 상대적으로 저온에서 비교적 짧은 시간에 결정화시킬 수 있다.
액티브층(131) 위에는 게이트 절연막 패턴(140)이 형성된다. 구체적으로, 게이트 절연막 패턴(140)은 액티브층(131)의 일부 영역 위에 형성된다. 즉, 게이트 절연막 패턴(140)은 액티브층(131)의 일부만 커버한다.
게이트 절연막 패턴(140)은 테트라에톡시실란(tetra ethyl ortho silicate, TEOS), 질화 규소(SiNx), 및 산화 규소(SiO2) 등과 같이 해당 기술 분야의 종사자에게 공지된 다양한 절연 물질 중 하나 이상을 포함하여 형성된다.
게이트 절연막 패턴(140) 위에는 게이트 전극(151)이 형성된다. 구체적으로, 게이트 전극(151)은 액티브층(131) 위에 형성된 게이트 절연막 패턴(140)의 일부 영역 위에 형성된다.
게이트 전극(151)은 몰리브덴(Mo), 크롬(Cr), 알루미늄(Al), 은(Ag), 티타늄(Ti), 탄탈(Ta), 및 텅스텐(W) 등과 같이 해당 기술 분야의 종사자에게 공지된 다양한 금속 물질 중 하나 이상을 포함하여 형성된다.
게이트 전극(151) 위에는 식각 방지막 패턴(160)이 형성된다. 구체적으로, 식각 방지막 패턴(160)은 게이트 절연막 패턴(140) 위에서 게이트 전극(151)을 덮도록 형성된다. 식각 방지막 패턴(160)은 게이트 전극(151)을 게이트 절연막 패턴(140)과의 사이에 두고 게이트 절연막 패턴(140)과 동일한 패턴으로 함께 형성된다.
식각 방지막 패턴(160)은 후술할 게터링(gettering)층(173, 175), 소스 전극(183) 및 드레인 전극(185)과 다른 식각 선택비를 갖는 절연 물질로 형성된다. 여기서, 식각 선택비가 다르다 함은 게터링층 패턴(173, 175), 소스 전극(183) 및 드레인 전극(185)이 식각될 때, 식각 방지막 패턴(160)은 식각되지 않음을 말한다.
식각 방지막 패턴(160)은 후속 공정에서 게이트 전극(151)을 보호하며, 액티브층(131)이 식각되어 손상되는 것을 방지한다.
액티브층(131)과 식각 방지막 패턴(160) 위에는 게터링(gettering)층(173, 175)이 형성된다. 게터링층 패턴(173, 175)은 액티브층(131)이 결정화되는 과정에서 사용된 금속 촉매(MC)를 제거한다. 일례로, 게터링층 패턴(173, 175)은 티타늄(Ti)을 포함할 수 있다.
구체적으로, 게터링층 패턴(173, 175)은 식각 방지막 패턴(160)과 중첩되지 않은 액티브층(131) 위부터 식각 방지막 패턴(160) 위까지 형성된다. 또한, 게터링층 패턴(173, 175)은 게이트 전극(151)을 사이에 두고 서로 이격된다. 즉, 게터링층 패턴(173, 175)은 게이트 전극(151) 상에 위치하는 소정의 공간을 사이에 두고 서로 이격된다.
또한, 게터링층 패턴(173, 175)은 게터링층 패턴(173, 175) 위에 형성될 소스 전극(183) 및 드레인 전극(185)과 액티브층(131) 간의 접촉 저항을 줄여주는 역할을 수행할 수도 있다.
또한, 게터링층 패턴(173, 175)은 이온 샤워(ion shower) 또는 이온 임플랜터(ion implanter) 공정과 같이 대면적 공정에 비효율적인 공정들을 거치지 않고 형성될 수 있다. 따라서 본 발명의 일 실시예에 따른 표시 장치(101)는 대면적화되어도 상대적으로 용이하게 제조될 수 있다.
게터링층 패턴(173, 175) 위에는 각각 소스 전극(183) 및 드레인 전극(185)이 형성된다. 구체적으로, 소스 전극(183) 및 드레인 전극(185)은 각각 게터링층 패턴(173, 175)과 동일한 패턴으로 형성된다. 따라서 소스 전극(183) 및 드레인 전극(185)도 게터링층 패턴(173, 175)과 마찬가지로 게이트 전극(151)을 사이에 두고 서로 이격된다.
이와 같이 형성된, 액티브층(131), 게이트 전극(151), 소스 전극(183), 및 드레인 전극(185)은 박막 트랜지스터(10)가 된다.
또한, 본 발명의 일 실시예에 다른 표시 장치(101)는 소스 전극(183) 및 드레인 전극(185)이 게이트 전극(151)으로부터 수평 방향으로 이격된, 즉 중첩되지 않은 오프셋(offset) 구조의 박막 트랜지스터(10)를 포함한다. 이와 같이 박막 트랜지스터(10)가 오프셋 구조로 형성되면, 누설 전류가 감소된다. 그리고 식각 방지막 패턴(160)은 게이트 전극(151)으로부터 소스 전극(183) 및 드레인 전극(185)을 수평 방향으로 이격되도록 패터닝할 때, 액티브층(131)이 일부 식각되어 손상되는 것을 방지한다.
또한, 소스 전극(183) 및 드레인 전극(185)은 게이트 전극(151)과 같이 해당 기술 분야의 종사자에게 공지된 다양한 금속 물질로 형성될 수 있다.
이와 같은 구성에 의하여, 본 발명의 일 실시예에 따른 표시 장치(101)는 금속 촉매(MC)를 이용한 결정화 방법을 통해 결정화된 액티브층(131)을 갖는 박막 트랜지스터(10)를 포함하면서도 효과적으로 대면적화될 수 있다. 즉, 표시 장치(101)는 다결정 규소 박막 트랜지스터를 사용하면서도 대면적 공정에 불리한 이온 샤워(ion shower) 또는 이온 임플랜터(ion implanter) 공정을 사용하지 않고 제조될 수 있다. 또한, 표시 장치(101)는 금속 촉매(MC)를 이용하여 효과적으로 결정화된 액티브층(131)을 가질 수 있다.
또한, 표시 장치(101)는 과식각을 방지하여 안정적으로 제조될 수 있다.
이하, 도 4 내지 도 10을 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터(10)를 중심으로 표시 장치(101)의 제조 방법을 설명한다.
먼저, 도 4에 도시한 바와 같이, 기판(111) 상에 버퍼층(120) 및 비정질 규소막(1300)을 형성한다.
버퍼층(120)은 질화규소(SiNx)의 단일막 또는 질화규소(SiNx)와 산화규소(SiO2)가 적층된 이중막 구조로 형성될 수 있다.
다음, 비정질 규소막(1300) 위에 금속 촉매(MC)를 뿌린다. 일례로, 금속 촉매(MC)는 1.0e10 atoms/cm2 내지 1.0e14 atoms/cm2 범위 내의 도즈(dose)량으로 뿌려질 수 있다. 즉, 금속 촉매(MC)는 가장 작게는 분자 단위로 비정질 규소막(1300) 위에 미량 뿌려진다.
또한, 본 발명의 일 실시예가 전술한 바에 한정되는 것은 아니며, 금속 촉매(MC)가 비정질 규소막(1300)을 형성하기 전에 버퍼층(120) 위에 뿌려질 수도 있다. 즉, 금속 촉매(MC)가 먼저 뿌려지고 그 위에 비정질 규소막(1300)이 형성될 수 있다.
다음, 비정질 규소막(1300)을 열처리하면, 비정질 규소막(1300) 위에 뿌려진 금속 촉매(MC)가 작용하여 결정이 성장되며, 도 5에 도시한 바와 같이, 비정질 규소막(1300)은 다결정 규소막(130)이 된다.
일예로, 니켈(Ni)을 금속 촉매(MC)로 사용하여 비정질 규소막(1300)이 결정화되는 과정을 살펴보면, 니켈(Ni)은 비정질 규소막(1300)의 규소(Si)와 결합하여 니켈 디실리사이드(NiSi2)가 된다. 이 니켈 디실리사이드(NiSi2)는 시드(seed)가 되어 이를 중심으로 결정이 성장하게 된다.
이와 같이, 금속 촉매(MC)를 사용하여 결정화하는 방법은 비정질 규소막(1300)을 상대적으로 저온에서 비교적 짧은 시간에 결정화시킬 수 있다.
또한, 금속 촉매(MC)를 통해 결정화된 다결정 규소막(130)은 그레인의 크기가 수십 ㎛ 수준으로 형성될 수 있다. 그리고 하나의 그레인 바운더리(grain boundary) 내에 다수의 서브 그레인 바운더리가 존재한다. 따라서 그레인 바운더리로 인해 균일성이 저하되는 것을 최소화할 수 있다.
이와 같이, 금속 촉매(MC)를 통해 결정화된 다결정 규소막(130)을 사용한 박막 트랜지스터(10)는 전류 구동 능력, 즉 전자 이동도가 상대적으로 높다. 하지만, 다결정 규소막(130)에 잔류하는 금속 촉매(MC)로 인하여, 상대적으로 높은 누설 전류를 갖는다. 따라서 금속 촉매(MC)를 제거하여 다결정 규소막(130)에 잔존하는 금속 촉매(MC)를 최소화하는 것이 바람직하다.
다음, 다결정 규소막(1300)을 패터닝하여, 도 6에 도시한 바와 같이, 액티브층(131)을 형성한다. 이때, 액티브층(131)은 사진 식각 공정을 통해 패터닝될 수 있다.
다음, 도 7에 도시한 바와 같이, 액티브층(131) 위에 게이트 절연막(1400) 및 게이트 금속막(1500)을 형성한다. 그리고 게이트 금속막(1500)을 패터닝하여, 도 8에 도시한 바와 같이, 게이트 전극(151)을 형성한다. 이때, 게이트 전극(151)은 사진 식각 공정을 통해 패터닝될 수 있다.
다음, 도 9에 도시한 바와 같이, 게이트 전극(151) 위에서 게이트 절연막(1400) 위에 걸쳐 식각 방지막(1600)을 형성한다. 식각 방지막(1600)은 후술할 게터링층 패턴(173, 175), 소스 전극(183), 및 드레인 전극(185)과 다른 식각 선택비를 갖는 물질로 만들어진다.
다음, 도 10에 도시한 바와 같이, 식각 방지막(1600) 및 게이트 절연막(1400)을 함께 패터닝하여 식각 방지막 패턴(160) 및 게이트 절연막 패턴(140)을 형성한다. 이때, 게이트 절연막 패턴(140)은 액티브층(131)의 일부 영역 위에 형성된다. 식각 방지막 패턴(160)은 게이트 전극(151)을 게이트 절연막 패턴(140)과의 사이에 두고 게이트 절연막 패턴(140)과 동일한 패턴으로 형성된다. 이때, 식각 방지막 패턴(160) 및 게이트 절연막 패턴(140)은 사진 식각 공정을 통해 패터닝될 수 있다.
다음, 도 11에 도시한 바와 같이, 식각 방지막 패턴(160) 위에 게터링층(1700)과 소스/드레인 금속층(1800)을 차례로 형성한다.
다음, 게터링층(1700)을 열처리하여 액티브층(131)에 잔류하는 금속 촉매(MC)를 제거한다. 이 공정 후에도, 금속 촉매(MC)가 모두 제거되지 않고 미량 잔존할 수도 있다. 잔존하는 금속 촉매(MC)의 양이 많을수록 누설 전류가 증가하므로, 금속 촉매(MC)를 최대한 제거하는 것이 바람직하다.
다음, 게터링층(1700)과 소스/드레인 금속층(1800)을 함께 패터닝하여, 앞서 도 3에서 도시한 바와 같이, 게터링층 패턴(173, 175), 소스 전극(183), 및 드레인 전극(185)을 형성한다. 이때, 게터링층 패턴(173, 175), 소스 전극(183), 및 드레인 전극(185)은 사진 식각 공정을 통해 패터닝된다. 이때, 사진 식각 공정은 이중 노광 또는 하프톤(half tone) 노광 공정을 포함할 수 있다.
소스 전극(183) 및 드레인 전극(185)은 식각 방지막 패턴(160)과 중첩되지 않은 액티브층(131) 위에서 식각 방지막 패턴(160) 위에 걸쳐 형성된다. 또한, 소스 전극(183)과 드레인 전극(185)은 게이트 전극(151)을 사이에 두고 서로 이격된다.
게터링층 패턴(173, 175)은 소스 전극(183) 및 드레인 전극(185)과 함께 동일한 패턴으로 형성된다. 따라서 게터링층 패턴(173, 175)도 소스 전극(183) 및 드레인 전극(185)과 마찬가지로 서로 이격된다.
또한, 소스 전극(183) 및 드레인 전극(185)은 게이트 전극(151)과 수평 방향으로 이격된다. 그리고 식각 방지막 패턴(160)은 게이트 전극(151)으로부터 소스 전극(183) 및 드레인 전극(185)을 수평 방향으로 이격되도록 패터닝할 때, 액티브층(131)이 손상되는 것을 방지한다. 구체적으로, 식각 방지막 패턴(160)은 액티브층(131) 상에 위치하는 게터링층 패턴(173, 175), 소스 전극(183), 및 드레인 전극(185)의 단부 아래에 식각 방지막 패턴(160)이 위치한다. 따라서 식각 방지막 패턴(160)은 식각 공정에서 과식각을 방지하여 액티브층(131)을 보호한다.
또한, 식각 방지막 패턴(160)은 게터링층 패턴(173, 175), 소스 전극(183), 및 드레인 전극(185)을 형성하는 과정에서 게이트 전극(151)도 보호한다.
또한, 게터링층 패턴(17, 175)은 소스 전극(183) 및 드레인 전극(185)과 액티브층(131) 간의 접촉 저항을 줄여주는 역할을 수행할 수도 있다. 따라서 표시 장치(101)의 제조 공정에서 대면적 공정에서 상대적으로 사용하기 어려운 이온 샤워(ion shower) 또는 이온 임플랜터(ion implanter) 공정을 생략할 수 있다.
이상과 같은 제조 방법을 통하여, 본 발명의 일 실시예에 따른 표시 장치(101)를 제조할 수 있다. 즉, 금속 촉매(MC)를 이용한 결정화 방법을 통해 결정화된 액티브층(131)을 갖는 박막 트랜지스터(10)를 포함하면서도 표시 장치를 효과적으로 대면적화될 수 있다. 즉, 표시 장치(101)는 다결정 규소 박막 트랜지스터를 사용하면서도 대면적 공정에 불리한 이온 샤워(ion shower) 또는 이온 임플랜터(ion implanter) 공정을 사용하지 않고 제조될 수 있다. 또한, 표시 장치(101)는 금속 촉매(MC)를 이용하여 효과적으로 결정화된 액티브층(131)을 가질 수 있다.
또한, 과식각을 방지하여 안정적으로 표시 장치(101)를 제조할 수 있다.
본 발명을 앞서 기재한 바에 따라 바람직한 실시예를 통해 설명하였지만, 본 발명은 이에 한정되지 않으며 다음에 기재하는 특허청구범위의 개념과 범위를 벗어나지 않는 한, 다양한 수정 및 변형이 가능하다는 것을 본 발명이 속하는 기술 분야에 종사하는 자들은 쉽게 이해할 것이다.
10, 20: 박막 트랜지스터 70: 유기 발광 소자
101: 표시 장치 111: 기판
120: 버퍼층 131: 액티브층
140: 게이트 절연막 패턴 151: 게이트 전극
160: 식각 방지막 패턴 173, 175: 게터링층 패턴
183: 소스 전극 185: 드레인 전극
910, 920: 구동 회로
CL 캐패시터 라인 DA: 표시 영역
DL: 데이터 라인 GL: 게이트 라인
NA: 비표시 영역 PE: 화소 영역
VDD: 공통 전원 라인

Claims (18)

  1. 기판 상에 형성되며, 금속 촉매의 작용에 의한 결정의 성장으로 결정화된 액티브층;
    상기 액티브층의 일부 영역 위에 형성된 게이트 절연막 패턴;
    상기 게이트 절연막 패턴의 일부 영역 위에 형성된 게이트 전극;
    상기 게이트 절연막 패턴 위에 상기 게이트 절연막 패턴과 동일한 패턴으로 형성되어 상기 게이트 전극을 덮는 식각 방지막 패턴;
    상기 액티브층 및 상기 식각 방지막 패턴 위에 형성된 소스 전극 및 드레인 전극; 그리고
    상기 액티브층 및 상기 식각 방지막 패턴과 상기 소스 전극 및 상기 드레인 전극 사이에 상기 소스 전극 및 상기 드레인 전극과 동일한 패턴으로 형성되어 상기 액티브층의 결정화에 사용된 상기 금속 촉매를 제거하는 게터링(gettering)층 패턴
    을 포함하는 박막 트랜지스터.
  2. 제1항에서,
    상기 금속 촉매는 니켈(Ni)을 포함하고,
    상기 게터링층 패턴은 티타늄(Ti)을 포함하는 박막 트랜지스터.
  3. 제1항에서,
    상기 게이트 전극과 중첩된 상기 액티브층의 일 영역은 채널 영역이 되고, 상기 채널 영역의 양 측면에는 상기 소스 전극 및 상기 드레인 전극과 각각 접촉된 소스 영역 및 드레인 영역이 형성된 박막 트랜지스터.
  4. 제1항 내지 제3항 중 어느 한 항에서,
    상기 식각 방지막 패턴은 상기 게터링층, 상기 소스 전극, 및 상기 드레인 전극과 다른 식각 선택비를 갖는 박막 트랜지스터.
  5. 기판을 마련하는 단계;
    상기 기판 상에 비정질 규소층을 형성하는 단계;
    상기 비정질 규소층 위 또는 아래에 금속 촉매를 산포하는 단계;
    상기 금속 촉매의 작용에 의한 결정의 성장으로 상기 비정질 규소층을 결정화시켜 다결정 규소층을 형성하는 단계;
    상기 다결정 규소층을 패터닝하여 액티브층을 형성하는 단계;
    상기 액티브층의 일부 영역 위에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막의 일부 영역 위에 게이트 전극을 형성하는 단계;
    상기 게이트 절연막 및 상기 게이트 전극을 덮는 식각 방지막을 형성하는 단계;
    상기 게이트 절연막 및 상기 식각 방지막을 함께 패터닝하여 서로 동일한 패턴으로 게이트 절연막 패턴 및 식각 방지막 패턴을 형성하는 단계;
    상기 액티브층 및 상기 식각 방지막 패턴 위에 게터링(gettering)층을 형성하는 단계;
    상기 게터링층 상에 소스/드레인 금속층을 형성하는 단계; 그리고
    상기 게터링층 및 상기 소스/드레인 금속층을 함께 패터닝하여 소스 전극, 드레인 전극, 및 게터링층 패턴을 형성하는 단계
    를 포함하는 박막 트랜지스터 제조 방법.
  6. 제5항에서,
    상기 금속 촉매는 니켈(Ni)을 포함하고,
    상기 게터링층 패턴은 티타늄(Ti)을 포함하는 박막 트랜지스터 제조 방법.
  7. 제5항에서,
    상기 게이트 전극을 마스크로 상기 액티브층에 불순물을 도핑하여, 상기 게이트 전극과 중첩되는 상기 액티브층의 일 영역은 채널 영역이 되고, 상기 채널 영역의 양 측면에 상기 소스 전극 및 상기 드레인 전극과 각각 접촉되는 소스 영역 및 드레인 영역을 형성하는 단계를 더 포함하는 박막 트랜지스터 제조 방법.
  8. 제5항 내지 제7항 중 어느 한 항에서,
    상기 식각 방지막 패턴은, 상기 게터링층, 상기 소스 전극, 및 상기 드레인 전극과 다른 식각 선택비를 갖는 박막 트랜지스터 제조 방법.
  9. 기판 상에 형성되며, 금속 촉매의 작용에 의한 결정의 성장으로 결정화된 액티브층;
    상기 액티브층의 일부 영역 위에 형성된 게이트 절연막 패턴;
    상기 게이트 절연막 패턴의 일부 영역 위에 형성된 게이트 전극;
    상기 게이트 절연막 패턴 위에 상기 게이트 절연막 패턴과 동일한 패턴으로 형성되어 상기 게이트 전극을 덮는 식각 방지막 패턴;
    상기 액티브층 및 상기 식각 방지막 패턴 위에 형성된 소스 전극 및 드레인 전극; 그리고
    상기 액티브층 및 상기 식각 방지막 패턴과 상기 소스 전극 및 상기 드레인 전극 사이에 상기 소스 전극 및 상기 드레인 전극과 동일한 패턴으로 형성되어 상기 액티브층의 결정화에 사용된 상기 금속 촉매를 제거하는 게터링(gettering)층 패턴
    을 포함하는 표시 장치.
  10. 제9항에서,
    상기 금속 촉매는 니켈(Ni)을 포함하고,
    상기 게터링층 패턴은 티타늄(Ti)을 포함하는 표시 장치.
  11. 제9항에서,
    상기 게이트 전극과 중첩된 상기 액티브층의 일 영역은 채널 영역이 되고, 상기 채널 영역의 양 측면에는 상기 소스 전극 및 상기 드레인 전극과 각각 접촉된 소스 영역 및 드레인 영역이 형성된 표시 장치.
  12. 제9항에서,
    상기 기판 상에 형성되며, 상기 드레인 전극과 연결된 유기 발광 소자를 더 포함하는 표시 장치.
  13. 제9항 내지 제12항 중 어느 한 항에서,
    상기 식각 방지막 패턴은 상기 게터링층, 상기 소스 전극, 및 상기 드레인 전극과 다른 식각 선택비를 갖는 표시 장치.
  14. 기판을 마련하는 단계;
    상기 기판 상에 비정질 규소층을 형성하는 단계;
    상기 비정질 규소층 위 또는 아래에 금속 촉매를 산포하는 단계;
    상기 금속 촉매의 작용에 의한 결정의 성장으로 상기 비정질 규소층을 결정화시켜 다결정 규소층을 형성하는 단계;
    상기 다결정 규소층을 패터닝하여 액티브층을 형성하는 단계;
    상기 액티브층의 일부 영역 위에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막의 일부 영역 위에 게이트 전극을 형성하는 단계;
    상기 게이트 절연막 및 상기 게이트 전극을 덮는 식각 방지막을 형성하는 단계;
    상기 게이트 절연막 및 상기 식각 방지막을 함께 패터닝하여 서로 동일한 패턴으로 게이트 절연막 패턴 및 식각 방지막 패턴을 형성하는 단계;
    상기 액티브층 및 상기 식각 방지막 패턴 위에 게터링(gettering)층을 형성하는 단계;
    상기 게터링층 상에 소스/드레인 금속층을 형성하는 단계; 그리고
    상기 게터링층 및 상기 소스/드레인 금속층을 함께 패터닝하여 소스 전극, 드레인 전극, 및 게터링층 패턴을 형성하는 단계
    를 포함하는 표시 장치 제조 방법.
  15. 제14항에서,
    상기 금속 촉매는 니켈(Ni)을 포함하고,
    상기 게터링층 패턴은 티타늄(Ti)을 포함하는 표시 장치 제조 방법.
  16. 제14항에서,
    상기 게이트 전극을 마스크로 상기 액티브층에 불순물을 도핑하여, 상기 게이트 전극과 중첩되는 상기 액티브층의 일 영역은 채널 영역이 되고, 상기 채널 영역의 양 측면에 상기 소스 전극 및 상기 드레인 전극과 각각 접촉되는 소스 영역 및 드레인 영역을 형성하는 단계를 더 포함하는 표시 장치 제조 방법.
  17. 제14항에서,
    상기 기판 상에 상기 드레인 전극과 연결되는 유기 발광 소자를 형성하는 단계를 더 포함하는 표시 장치 제조 방법.
  18. 제14항 내지 제17항 중 어느 한 항에서,
    상기 식각 방지막 패턴은 상기 게터링층, 상기 소스 전극, 및 상기 드레인 전극과 다른 식각 선택비를 갖는 표시 장치 제조 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105097547A (zh) * 2015-06-01 2015-11-25 合肥京东方光电科技有限公司 多晶硅薄膜晶体管及其制作方法、阵列基板及其制作方法
DE102016101670B4 (de) 2016-01-29 2022-11-03 Infineon Technologies Ag Ein Halbleiterbauelement und ein Verfahren zum Bilden eines Halbleiterbauelements

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW273639B (en) * 1994-07-01 1996-04-01 Handotai Energy Kenkyusho Kk Method for producing semiconductor device
JP3907726B2 (ja) * 1995-12-09 2007-04-18 株式会社半導体エネルギー研究所 微結晶シリコン膜の作製方法、半導体装置の作製方法及び光電変換装置の作製方法
TW334582B (en) * 1996-06-18 1998-06-21 Handotai Energy Kenkyusho Kk Semiconductor device and method of fabtricating same
TW531684B (en) * 1997-03-31 2003-05-11 Seiko Epson Corporatoin Display device and method for manufacturing the same
US6506635B1 (en) * 1999-02-12 2003-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and method of forming the same
JP4785258B2 (ja) * 2000-03-10 2011-10-05 株式会社半導体エネルギー研究所 半導体装置及びその作製方法
US20020020840A1 (en) * 2000-03-10 2002-02-21 Setsuo Nakajima Semiconductor device and manufacturing method thereof
JP2004226890A (ja) * 2003-01-27 2004-08-12 Fujitsu Display Technologies Corp 液晶表示装置とその製造方法
KR100721555B1 (ko) * 2004-08-13 2007-05-23 삼성에스디아이 주식회사 박막트랜지스터 및 그 제조 방법
DE102005020133B4 (de) * 2005-04-29 2012-03-29 Advanced Micro Devices, Inc. Verfahren zur Herstellung eines Transistorelements mit Technik zur Herstellung einer Kontaktisolationsschicht mit verbesserter Spannungsübertragungseffizienz
US8629490B2 (en) * 2006-03-31 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor storage device with floating gate electrode and control gate electrode
KR20080111693A (ko) * 2007-06-19 2008-12-24 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조 방법, 이를 이용하여 형성된박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
JP4459990B2 (ja) * 2007-08-06 2010-04-28 株式会社半導体エネルギー研究所 半導体装置
KR100889626B1 (ko) * 2007-08-22 2009-03-20 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 이를 구비한유기전계발광표시장치, 및 그의 제조방법
KR100889627B1 (ko) * 2007-08-23 2009-03-20 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 구비한유기전계발광표시장치
KR100965260B1 (ko) * 2008-01-25 2010-06-22 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법 및 이를 구비한유기전계발광표시장치
KR101049805B1 (ko) * 2008-12-30 2011-07-15 삼성모바일디스플레이주식회사 다결정 실리콘의 제조방법, 박막트랜지스터, 그의 제조방법및 이를 포함하는 유기전계발광표시장치
KR101041142B1 (ko) * 2009-11-06 2011-06-13 삼성모바일디스플레이주식회사 박막트랜지스터 및 그의 제조방법, 그를 포함하는 유기전계발광표시장치 및 그의 제조방법

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