KR101041142B1 - 박막트랜지스터 및 그의 제조방법, 그를 포함하는 유기전계발광표시장치 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 박막트랜지스터, 그의 제조방법, 그를 포함하는 유기전계발광표시장치 및 그의 제조방법에 관한 것으로써, 기판; 상기 기판 상에 위치하는 버퍼층; 상기 버퍼층 상에 위치하는 반도체층; 상기 반도체층 상에 위치하는 게이트 절연막; 상기 게이트 절연막 상에 위치하며 상기 반도체층에 대응되는 게이트 전극; 및 상기 게이트 전극과 절연되며, 상기 반도체층과 전기적으로 연결되는 소스/드레인 전극을 포함하며, 상기 반도체층은 다수개의 시드영역을 포함하며, 상기 시드영역간의 거리는50㎛ 이상인 것을 특징으로 하는 박막트랜지스터 및 그의 제조방법에 관한 것이다.
또한, 기판; 상기 기판 상에 위치하는 버퍼층; 상기 버퍼층 상에 위치하는 반도체층; 상기 반도체층 상에 위치하는 게이트 절연막; 상기 게이트 절연막 상에 위치하며 상기 반도체층에 대응되는 게이트 전극; 상기 게이트 전극과 절연되며, 상기 반도체층과 전기적으로 연결되는 소스/드레인 전극; 상기 기판 상에 위치하는 절연막; 및 상기 소스/드레인 전극과 전기적으로 연결되는 제 1전극, 유기막층 및 제 2전극을 포함하며, 상기 반도체층은 다수개의 시드영역을 포함하며, 상기 시드영역간의 거리는50㎛ 이상인 것을 특징으로 하는 유기전계발광표시장치 및 그의 제조방법에 관한 것이다.
Figure R1020090107174
금속촉매, 결정화

Description

박막트랜지스터 및 그의 제조방법, 그를 포함하는 유기전계발광표시장치 및 그의 제조방법{Thin film transistor, the fabricating method of the same, organic light emitting display device comprising the TFT and the fabricating method of the OLED}
본 발명은 박막트랜지스터, 그를 포함하는 유기전계발광표시장치 및 그들의 제조방법에 관한 것으로써, 기판 상에 홀을 포함하는 캡핑층을 사용함으로써, 실리콘층의 결정화를 이루는 금속촉매를 쉽게 컨트롤 하여 특성이 향상된 반도체층을 제조하는 것에 특징이 있다.
일반적으로, 다결정 실리콘층은 높은 전계 효과 이동도와 고속 동작 회로에 적용이 가능하며 CMOS 회로 구성이 가능하다는 장점이 있어 박막트랜지스터용 반도체층의 용도로서 많이 사용되고 있다. 이러한 다결정 실리콘층을 이용한 박막트랜지스터는 주로 능동 행렬 액정 디스플레이 장치(AMLCD)의 능동소자와 유기 전계 발광 소자(OLED)의 스위칭 소자 및 구동 소자에 사용된다.
상기 비정질 실리콘을 다결정 실리콘으로 결정화하는 방법은 고상 결 정화법(Solid Phase Crystallization), 엑시머 레이저 결정화법(Excimer Laser Crystallization), 금속 유도 결정화법(Metal Induced Crystallization) 및 금속 유도 측면 결정화법(Metal Induced Lateral Crystallization) 등이 있는데, 고상 결정화법은 비정질 실리콘층을 박막트랜지스터가 사용되는 디스플레이 소자의 기판을 형성하는 물질인 유리의 변형 온도인 약 700℃ 이하의 온도에서 수 시간 내지 수십 시간에 걸쳐 어닐링하는 방법이고, 엑시머 레이저 결정화법은 엑시머 레이저를 비정질 실리콘층에 주사하여 매우 짧은 시간 동안 국부적으로 높은 온도로 가열하여 결정화하는 방법이며, 금속 유도 결정화법은 니켈, 팔라듐, 금, 알루미늄 등의 금속을 비정질 실리콘층과 접촉시키거나 주입하여 상기 금속에 의해 비정질 실리콘층이 다결정 실리콘층으로 상 변화가 유도되는 현상을 이용하는 방법이고, 금속 유도 측면 결정화법은 금속과 실리콘이 반응하여 생성된 실리사이드가 측면으로 계속하여 전파되면서 순차로 비정질 실리콘층의 결정화를 유도하는 방법을 이용하는 결정화 방법이다.
그러나, 상기의 고상 결정화법은 공정 시간이 너무 길뿐만 아니라 고온에서 장시간 열처리함으로써 기판의 변형이 발생하기 쉽다는 단점이 있고, 엑시머 레이저 결정화법은 고가의 레이저 장치가 필요할 뿐만 아니라 다결정화된 표면의 돌기(protrusion)가 발생하여 반도체층과 게이트 절연막의 계면 특성이 나쁘다는 단점이 있으며, 상기 금속 유도 결정화법 또는 금속 유도 측면 결정화법으로 결정화하는 경우에는 많은 양의 금속 촉매가 결정화된 다결정 실리콘층에 잔류하여 박막트랜지스터의 반도체층의 누설 전류를 증가시키는 단점이 있다.
현재, 금속을 이용하여 비정질 실리콘층을 결정화하는 방법은 고상결정화(Solid Phase Crystallization)보다 낮은 온도에서 빠른 시간 내에 결정화시킬 수 있는 장점을 가지고 있기 때문에 많이 연구되고 있다. 금속을 이용한 결정화 방법은 금속 유도 결정화(MIC, Metal Induced Crystallization) 방법과 금속 유도 측면 결정화(MILC, Metal Induced Lateral Crystallization) 방법, SGS 결정화(Super Grain Silicon Crystallization) 방법 등이 있다. 그러나, 금속 촉매를 이용한 상기 방법의 경우는 결정립 형성에 관계되는 금속실리사이드로 이루어진 시드를 컨트롤 하는 어려움이 있고, 금속 촉매에 의한 반도체층의 오염으로 인하여 박막트랜지스터의 소자 특성이 저하되는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위한 것으로써, 홀을 포함하는 캡핑층을 이용하여 결정화를 이루는 금속촉매를 컨트롤 함으로써, 다결정 실리콘층의 결정립을 컨트롤 할 수 있으며, 반도체층에 존재하는 금속촉매의 양을 감소시킬 수 있으므로, 특성이 향상된 반도체층을 구비하는 박막트랜지스터, 그를 구비하는 유기전계발광표시장치 및 그들의 제조방법을 제공하는데 목적이 있다.
본 발명은 박막트랜지스터, 그것의 제조방법, 그를 포함하는 유기전계발광표시장치 및 그의 제조방법에 관한 것으로써, 기판; 상기 기판 상에 위치하는 버퍼층; 상기 버퍼층 상에 위치하는 반도체층; 상기 반도체층 상에 위치하는 게이트 절연막; 상기 게이트 절연막 상에 위치하며 상기 반도체층에 대응되는 게이트 전극; 및 상기 게이트 전극과 절연되며, 상기 반도체층과 전기적으로 연결되는 소스/드레인 전극을 포함하며, 상기 반도체층은 다수개의 시드영역을 포함하며, 상기 시드영역간의 거리는50㎛ 이상인 것을 특징으로 하는 박막트랜지스터 및 그의 제조방법을 제공한다.
또한, 기판; 상기 기판 상에 위치하는 버퍼층; 상기 버퍼층 상에 위치하는 반도체층; 상기 반도체층 상에 위치하는 게이트 절연막; 상기 게이트 절연막 상에 위치하며 상기 반도체층에 대응되는 게이트 전극; 상기 게이트 전극과 절연되며, 상기 반도체층과 전기적으로 연결되는 소스/드레인 전극; 상기 기판 상에 위치하는 절연막; 및 상기 소스/드레인 전극과 전기적으로 연결되는 제 1전극, 유기막층 및 제 2전극을 포함하며, 상기 반도체층은 다수개의 시드영역을 포함하며, 상기 시드영역간의 거리는50㎛ 이상인 것을 특징으로 하는 유기전계발광표시장치 및 그의 제조방법을 제공한다.
본 발명은 홀을 포함하는 캡핑층을 이용하여 결정화를 이루는 금속촉매를 컨트롤 함으로써, 다결정 실리콘층의 결정립을 컨트롤 할 수 있으며, 반도체층에 존재하는 금속촉매의 양을 감소시킬 수 있으므로, 용이한 방법으로 특성이 향상된 반도체층을 구비하는 박막트랜지스터, 그를 구비하는 유기전계발광표시장치 및 그들의 제조방법을 제공할 수 있다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.
도 1a 내지 도 1e는 본 발명에 따른 박막트랜지스터에 관한 도면이다.
먼저, 도 1a에 도시된 바와 같이 유리 또는 플라스틱과 같은 기판(100)상에 버퍼층(110)을 형성한다. 상기 버퍼층(110)은 기판(100)에서 발생하는 수분 또는 불순물의 확산을 방지하는 기능을 하며, 화학적 기상 증착(Chemical Vapor Deposition)법 또는 물리적 기상 증착(Physical Vapor Deposition)법을 이용하여 실리콘 산화막, 실리콘 질화막과 같은 절연막을 이용하여 단층 또는 이들의 복층으 로 형성한다.
그리고 나서, 상기 버퍼층(110) 상에 비정질 실리콘층(120A)를 형성한다. 상기 비정질 실리콘층(120A)은 화학적 기상 증착법(Chemical Vapor Deposition) 또는 물리적 기상 증착법(Physical Vapor Deposition)을 이용할 수 있다. 또한, 상기 비정질 실리콘층(120A)을 형성할 때, 또는, 형성한 후에 탈수소 처리하여 수소의 농도를 낮추는 공정을 진행할 수 있다.
이어서, 도 1b를 참조하면, 상기 비정질 실리콘층(120A) 상에 캡핑층(125)을 형성한다. 이때 상기 캡핑층(125)은 화학적 기상 증착(Chemical Vapor Deposition)법 또는 물리적 기상 증착(Physical Vapor Deposition)법을 이용하여 실리콘 산화막, 실리콘 질화막과 같은 절연막을 이용하여 단층 또는 이들의 복층으로 형성하며, 상기 비정질 실리콘층(120)의 일부를 노출시키는 다수개의 홀(A)을 구비하도록 형성한다.
상기 홀(A)에 의해 노출되는 비정질 실리콘층의 크기는 2 내지 10㎛이고, 그 다수개의 홀(A) 간의 간격(D)은 50㎛ 이상이다. 그 이유는 포토리소그래피 공정으로 형성하는 홀의 크기가 최소 2㎛이상이고, 10㎛ 이상으로 형성하게 되면 홀안의 채워지는 금속촉매용액의 양이 많아져 소량의 촉매를 형성할 수 있는 효과가 없다. 그리고, 상기 홀(A) 간의 간격이 50㎛ 미만이 되면, 그레인 사이즈가 상대적으로 작고, 비정질 실리콘층에 확산되는 금속촉매의 양이 상대적으로 많아지며, 결정화 이후 반도체층으로 사용시 박막트랜지스터의 특성이 저하될 수 있다.
그리고 나서, 상기 홀(A)의 벽면에 플라즈마 처리가 될 수 있도록, 기판을 플라즈마 처리를 한다. 상기 플라즈마(P) 처리는 질소계 또는 암모니아계 플라즈마를 이용하여 처리한다. 그 후에, 기판을 30 내지 70℃에서 유지시킨다. 상기와 같이 플라즈마 처리 및 저온의 온더에서 처리해 줌에 따라 금속촉매용액이 격벽을 따라 홀 내부로 잘 스며들 수 있다.
그리고 나서, 도 1c를 참조하면, 상기 플라즈마처리가 된 홀(A)에 노출된 비정질 실리콘층(120A)에 접촉하도록 금속촉매용액(10)를 형성한다. 상기 금속촉매용액(10)은 잉크젯(inkjet) 방법으로 상기 홀(A) 내부에 형성되며, 상기 금속촉매용액은 상기 비정질 실리콘층(120A)의 결정화를 이룰 수 있는 금속촉매를 포함하는 것으로써, Ni, Pd, Ag, Au, Al, Sn, Sb, Cu, Tr, 및 Cd로 이루어진 군에서 선택되는 어느 하나를 포함한다. 상기 금속촉매용액(10)은 금속촉매가 1011 내지 1015atoms/㎠의 면밀도가 되도록 함으로써, 잔류하는 금속촉매의 양을 조절하여 특성의 저하를 방지할 수 있도록 한다.
그 후에, 상기 기판(100)을 35 내지 40℃의 저온에서 신터링하여 용매를 날려주고, 90 내지 110℃에서 5분 이상 열처리하여, 나머지 용매를 제거함으로써 금속촉매가 본래의 금속성질을 가질 수 있도록 한다.
위와 같이 열처리가 진행되지 않으면 금속촉매가 용매를 포함하므로 결정화에 방해가 되기 때문이다.
그리고 나서, 상기 기판(100)을 열처리를 실시하여, 상기 금속촉매용액(10)에 의한 상기 비정질 실리콘층(120A)의 결정화를 진행한다. 이때, 상기 금속 촉매용액(10)의 금속촉매는 하부의 비정질 실리콘층(120A)으로 확산하여, 금속실리사이드로 이루어진 시드(seed)를 형성하며, 상기 시드로부터 결정이 성장되어 상기 비정질 실리콘층(120A)를 다결정 실리콘층(도 1d의 120B)으로 결정화한다.
도 1d를 참조하면, 상기 시드(seed)는 상기 캡핑층(125)의 다수개의 홀(A)의 하부에 대응되는 다결정 실리콘층(120B)의 시드영역(120s)에 형성되게 되며, 시드영역(120s)의 크기는 홀의 크기와 동일하게 2 내지 10㎛이며, 상기 시드영역(120s)간의 거리(D)는 상기 캡핑층(125)의 홀(A)간의 간격과 동일한 간격인 50㎛ 이상 이다.
계속해서, 도 1e를 참조하면, 상기 결정화된 다결정 실리콘층을 패터닝하여 반도체층(120)으로 형성하며, 상기 기판(100) 전면에 걸쳐 게이트 절연막(130)을 형성한다. 이때, 상기 반도체층(120)은 시드영역(120s)를 포함하도록 패터닝할 수도 있고, 시드영역(120s)를 포함하지 않게 패터닝하여 사용할 수도 있다. 상기 게이트 절연막(130)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층일 수 있다.
그리고 나서, 도 1f를 참조하면, 상기 게이트 절연막(130) 상에 상기 반도체층(120)과 대응되도록 게이트 전극(140)을 형성하고, 상기 기판(100) 전면에 걸쳐, 층간절연막(150)을 형성한다. 상기 게이트 전극(140)은 알루미늄(Al) 또는 알루미늄-네오디뮴(Al-Nd)과 같은 알루미늄 합금의 단일층이나, 크롬(Cr) 또는 몰리브덴(Mo) 합금 위에 알루미늄 합금이 적층된 다중층을 게이트 전극용 금속으로 형성한다.
그 후에, 상기 층간절연막(150) 상에 상기 반도체층(120)과 전기적으로 연결되는 소스/드레인 전극(160a, 160b)를 형성하여 본 발명의 실시예에 따른 박막트랜지스터를 완성한다.
도 2는 본 발명에 따른 유기전계발광표시장치에 관한 것으로써, 상기 실시예에 서술된 박막트랜지스터를 포함하는 것으로써, 중복을 피하기 위하여 동일한 설명은 생략한다.
도 2를 참조하면, 상기에 설명된 박막트랜지스터를 구비하는 기판(100) 전면에 걸쳐 절연막(175)을 형성한다. 상기 절연막(175)은 무기막인 실리콘 산화막, 실리콘 질화막 또는 실리게이트 온 글래스(silicate on glass) 중에서 선택되는 어느 하나 또는 유기막인 폴리이마이드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin) 또는 아크릴레이트(acrylate) 중에서 선택되는 어느 하나로 형성할 수 있다. 또는 상기 무기막과 상기 유기막의 적층구조로 형성될 수도 있다.
그리고 나서, 상기 절연막(175) 상에 상기 소스/드레인 전극(160a, 160b)와 전기적으로 연결되는 제 1 전극(180)을 형성한다. 상기 제 1 전극(180)은 애노드 또는 캐소드로 형성할 수 있다. 상기 제 1 전극(180)이 애노드인 경우, 상기 애노드는 ITO, IZO 또는 ITZO 중에서 어느 하나로 이루어진 투명 도전막으로 형성할 수 있으며, 캐소드인 경우 상기 캐소드는 Mg, Ca, Al, Ag, Ba 또는 이들의 합금을 사용하여 형성할 수 있다.
그 후에, 제 1 전극(180)의 일부를 노출시키며, 화소를 정의하는 화소정의막(185)를 형성하고, 상기 노출된 제 1 전극(180) 상에 유기발광층을 포함하는 유기막층(190)을 형성한다. 상기 유기막층(190)에는 정공주입층, 정공수송층, 정공억제층, 전자억제층, 전자주입층 및 전자수송층으로 이루어진 군에서 선택되는 하나 또는 복수의 층을 더욱 포함할 수 있다.
그리고 나서, 상기 기판(100) 전면에 걸쳐 제 2 전극(195)을 형성함으로써 본 발명에 따른 발광표시장치를 완성한다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시 예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
도 1a 내지 도 1f는 본 발명에 따른 박막트랜지스터에 관한 도면이다.
도 2는 본 발명에 따른 유기전계발광표시장치에 관한 도면이다.

Claims (20)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 기판을 제공하고,
    상기 기판 상에 버퍼층을 형성하고,
    상기 버퍼층 상에 비정질 실리콘층을 형성하고,
    상기 비정질 실리콘층 상에 상기 비정질 실리콘층을 노출시키는 하나 또는 다수개의 홀을 포함하는 캡핑층을 형성하고,
    상기 기판을 플라즈마 처리를 실시하고,
    상기 홀에 금속촉매용액을 형성하고,
    상기 기판을 열처리하여, 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하고,
    상기 캡핑층을 제거하고,
    상기 다결정 실리콘층을 패터닝하여 반도체층으로 형성하고,
    상기 기판 상에 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에 게이트 전극을 형성하고,
    상기 게이트 전극과 절연되며, 상기 반도체층과 연결되는 소스/드레인 전극을 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  6. 제 5항에 있어서,
    상기 플라즈마 처리는 질소계 플라즈마 또는 암모니아계 플라즈마 중 어느 하나로 처리하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  7. 제 5항에 있어서,
    상기 금속촉매용액을 형성한 후, 신터링하고,
    상기 기판을 열처리하는 것을 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법.
  8. 제 7항에 있어서,
    상기 신터링은 30 내지 45℃의 온도로 실시하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  9. 제 7항에 있어서,
    상기 열처리는 90 내지 110℃의 온도로 실시하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  10. 제 5항에 있어서,
    상기 금속촉매용액은 Ni, Pd, Ag, Au, Al, Sn, Sb, Cu, Tr, 및 Cd로 이루어진 군에서 선택되는 어느 하나를 포함하는 용액을 사용하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 기판을 제공하고,
    상기 기판 상에 버퍼층을 형성하고,
    상기 버퍼층 상에 비정질 실리콘층을 형성하고,
    상기 비정질 실리콘층 상에 상기 비정질 실리콘층을 노출시키는 하나 또는 다수개의 홀을 포함하는 캡핑층을 형성하고,
    상기 기판을 플라즈마 처리를 실시하고,
    상기 홀에 금속촉매용액을 형성하고,
    상기 기판을 열처리하여, 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하고,
    상기 캡핑층을 제거하고,
    상기 다결정 실리콘층을 패터닝하여 반도체층으로 형성하고,
    상기 기판 상에 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에 게이트 전극을 형성하고,
    상기 게이트 전극과 절연되며, 상기 반도체층과 연결되는 소스/드레인 전극을 형성하고,
    상기 기판 전면에 걸쳐 절연막을 형성하고,
    상기 소스/드레인 전극과 전기적으로 연결되는 제 1 전극, 유기막층 및 제 2 전극을 형성하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  16. 제 15항에 있어서,
    상기 플라즈마 처리는 질소계 플라즈마 또는 암모니아계 플라즈마 중 어느 하나로 처리하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  17. 제 15항에 있어서,
    상기 금속촉매용액을 형성한 후, 신터링하고,
    상기 기판을 열처리하는 것을 더 포함하는 것을 특징으로 유기전계발광표시장치의 제조방법.
  18. 제 17항에 있어서,
    상기 신터링은 30 내지 45℃의 온도로 실시하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  19. 제 17항에 있어서,
    상기 열처리는 90 내지 110℃의 온도로 실시하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
  20. 제 15항에 있어서,
    상기 금속촉매용액은 Ni, Pd, Ag, Au, Al, Sn, Sb, Cu, Tr, 및 Cd로 이루어진 군에서 선택되는 어느 하나를 포함하는 용액을 사용하는 것을 특징으로 하는 유기전계발광표시장치의 제조방법.
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